KR20070077614A - 정전기방전 보호패턴을 구비한 인쇄회로기판 및 이를구비한 반도체 패키지 - Google Patents

Abstract

정전기 방전 보호패턴을 구비한 인쇄회로기판 및 이를 구비한 반도체 패키지를 개시한다. 본 발명의 인쇄회로기판은 적어도 일면의 일측에 형성된, 접지단자를 포함한 다수의 외부 접속단자들이 배열되는 단자부; 상기 일면에 형성되어, 상기 단자부의 상기 접지단자에 전기적으로 연결되는 도전성 패턴; 및 상기 일면의 가장자리를 따라 형성되어 상기 도전성 패턴을 둘러싸도록 배열되는 정전기 방전 보호패턴을 포함한다. 상기 정전기 방전 보호패턴은 적어도 2개의 보호패턴으로 분할되고, 각 보호패턴이 상기 접지단자에 전기적으로 연결된다.

Description

정전기방전 보호패턴을 구비한 인쇄회로기판 및 이를 구비한 반도체 패키지{PCB with ESD protection pattern and Semiconductor package having the same}

도 1은 종래의 반도체 패키지 및 인쇄회로기판의 개략적인 평면구조를 보여주는 도면이다.

도 2는 본 발명의 실시예에 따른 반도체 패키지 및 인쇄회로기판의 개략적인 평면구조를 도시한 것이다.

도 3 및 도 4는 도 2에 도시된 인쇄회로기판상에 형성된 정전기 방전 보호패턴의 등가회로도를 도시한 것이다.

도 5는 본 발명의 인쇄회로기판의 정전기 보호패턴의 저항에 대한 피이크 전류의 변화를 보여주는 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 반도체 패키지 310 : 인쇄회로기판

320 : 반도체 칩 330 : 도전성 패턴

340 : 단자부 370 : 패시브 소자

360, 360a, 360b : 정전기 방전 보호패턴

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 정전기 방전(ESD) 보호 패턴을 구비한 인쇄회로기판 및 이를 구비한 반도체 패키지에 관한 것이다.

일반적으로, 고전압의 전계에 노출되어 있는 반도체 소자의 경우, 고전압의 전계 소오스로부터 정전기 방전 전하가 상기 반도체 소자로 흐르게 된다. 이러한 정전기 방전 전하는 순간적으로 반도체 소자로 흐르게 되어 반도체 소자가 타거나 또는 반도체 소자가 동작 정지되는 불량을 초래하게 된다. 이러한 현상은 반도체 소자가 미세화되고 디멘죤이 작아지면서 더욱 더 심각한 문제점으로 대두되고 있다.

도 1은 종래의 반도체 패키지와 인쇄회로기판의 개략적인 평면구조를 도시한 것이다. 도 1을 참조하면, 반도체 패키지(100)는 인쇄회로기판(PCB, 110) 및 상기 인쇄회로기판(110)상에 실장된 반도체 칩(120)을 포함한다. 상기 인쇄회로기판(110)의 일측에는 다수의 외부 접속단자(140a, 140b)가 배열된 단자부(140)가 구비된다. 상기 인쇄회로기판(110)의 일면에는 도전성 패턴(130)이 형성된다.

종래에는 인쇄회로기판(110)의 일면상에 배치되는 도전성 패턴(130)이 상기 인쇄회로기판(110)의 가장자리에 인접하여 배열되므로, 외부로부터 정전기 방전이 일어나게 되면, 상기 도전성 패턴(130)을 통해 화살표(150)로 표시된 바와 같이 정전기 방전 전하가 유입된다. 따라서, 외부로부터 발생된 정전기 방전 전하는 용이하게 상기 인쇄회로기판(110)에 실장된 반도체 칩(120)으로 직접 유입되어 치명적 인 손상을 가하게 된다.

이를 방지하기 위하여, 상기 도전성 패턴(130)을 상기 인쇄회로기판(110)의 에지로부터 멀리 떨어져 배열시키는 방법이 있으나, 반도체 칩을 실장시켜 주기 위한 실장면적이 감소하거나, 인쇄회로기판(110)이 휘거나 또는 방열 저하등 또 다른 문제를 야기시키므로, 정전기 방전을 방지하는데 바람직한 방법은 아니다.

한편, 정전기 방전을 방지하기 위하여, 반도체 소자내에 정전기 방전 보호회로를 추가하는 방법이 있었는데, 정전기 방전 보호회로만으로 고전압의 정전기 방전 전하로부터 반도체 소자를 보호하는 데 한계가 있다. 그러므로, 대부분의 반도체 소자가 내부에 정전기 방전 보호회로를 내장하고 있음에도 불구하고 정전기 방전에 의한 소자불량은 여전히 존재하고 있다.

정전기 방전을 방지하기 위한 방법으로, 패키지상 또는 보드상에 고저항 또는 인덕턴스와 같은 고임피던스 소자로 구성되는 패시브 소자를 탑재하는 방법이 제안되기도 하였다. 그러나, 이방법은 가격상승, 공정추가, 공정추가에 따른 수율저하, 반도체 칩의 실장면적감소, 실장면적 감소에 따른 집적도 저하 등을 초래하였다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 정전기 방전 보호패턴을 분할 구성하여 가이드 패턴의 저항치를 증가시켜 정전기 방전을 방지할 수 있는 인쇄회로기판 및 이를 구비한 반도체 패키지를 제공하는 것이다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 인쇄회로기판은 적어도 일면의 일측에 형성된, 접지단자를 포함한 다수의 외부 접속단자들이 배열되는 단자부; 상기 일면에 형성되어, 상기 단자부의 상기 접지단자에 전기적으로 연결되는 도전성 패턴; 및 상기 일면의 가장자리를 따라 형성되어 상기 도전성 패턴을 둘러싸도록 배열되는 정전기 방전 보호패턴을 포함한다. 상기 정전기 방전 보호패턴은 적어도 2개의 보호패턴으로 분할되고, 각 보호패턴이 상기 접지단자에 전기적으로 연결된다.

상기 정전기 방전 보호패턴이 분할된 부분은 외부로부터 정전기 방전 전하가 상기 보호패턴을 통해 상기 접지단자로 유입되는 경로가 길어지도록, 상기 접지단자로부터 멀리 떨어져 위치한다. 상기 정전기 방전 보호패턴의 각 보호패턴에 연결되는 수동소자를 더 포함한다.

또한, 본 발명의 반도체 패키지는 적어도 일면의 일측에 형성된, 접지단자를 포함한 다수의 외부 접속단자들이 배열되는 단자부; 및 상기 일면에 형성되어, 상기 단자부의 상기 접지단자에 전기적으로 연결되는 도전성 패턴을 구비하는 인쇄회로기판; 상기 인쇄회로기판의 상기 일면상에 실장된 반도체 칩; 및 상기 인쇄회로기판의 상기 일면의 가장자리를 따라 형성되어 상기 도전성 패턴을 둘러싸도록 배열되는 정전기 방전 보호패턴을 포함한다. 상기 정전기 방전 보호패턴은 적어도 2개의 보호패턴으로 분할되고, 각 보호패턴이 상기 접지단자에 전기적으로 연결된다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 2는 본 발명의 실시예에 따른 반도체 패키지와 인쇄회로기판의 평면구조를 개략적으로 도시한 것이다. 도 2를 참조하면, 반도체 패키지(300)는 인쇄회로기판(310) 및 상기 인쇄회로기판(310)의 일면상에 실장된 반도체 칩(320)을 포함한다. 상기 인쇄회로기판(310)의 상기 일면에는 다수의 외부 접속단자(340a, 340b)가 배열된 단자부(340)가 구비된다. 상기 인쇄회로기판(310)의 상기 일면에는 도전성 패턴(330)이 형성된다.

상기 단자부(340)는 상기 인쇄회로기판(310)의 일측에 형성되고, 상기 도전성 패턴(330)은 상기 단자부(340)를 제외한 상기 인쇄회로기판(310)에 형성된다. 상기 단자부(340)는 인쇄회로기판(310)의 상기 일면에 대향하는 타면에 형성될 수도 있으며, 상기 도전성 패턴(330)은 필요에 따라 인쇄회로기판(310)의 양면에 형성될 수 있을 뿐만 아니라 상기 인쇄회로기판(310)의 내부 층에도 형성될 수 있다.

상기 반도체칩(320)은 상기 인쇄회로기판(310)의 칩실장영역에 실장되어, 와이어 본딩 등과 같은 공지의 방법에 의하여 상기 도전성 패턴(330)에 전기적으로 연결된다. 상기 도전성 패턴(330)은 신호를 전달하기 위한 회로패턴과 전원면, 접 지면 등을 포함한다. 상기 단자부(340)는 외부와의 접속을 위한 단자들(340a, 340b)이 배열되며, 신호단자와 전원단자(340a) 및 접지단자(340b) 등을 포함한다.

상기 인쇄회로기판(310)은 정전기 방전전하로부터 상기 반도체 칩(310)을 보호하기 위한 정전기 방전 보호 패턴(360)을 포함한다. 상기 정전기 방전 보호패턴(360)은 인쇄회로기판(310)의 가장자리를 따라 형성되어, 상기 도전성 패턴(330)을 둘러싸도록 배열된다. 상기 정전기 방전 보호패턴(360)은 상기 상기 도전성 패턴(330)과 일정간격을 두고 형성되어 상기 도전성 패턴(330)이 외부로부터 노출되는 것을 차단하게 된다. 상기 정전기 방전 보호패턴(360)은 2개의 보호패턴(360a), (360b)으로 분할구성되어 상기 단자부(340)에 배열된 외부접속 단자들중 접지단자(340a)과 전기적으로 연결되어진다.

본 발명의 실시예에서, 구리 등의 금속물질을 이용하여 상기 도전성 패턴(330)을 형성할 때, 상기 정전기 방전 보호패턴(360)을 형성하는 것이 가능하므로, 상기 정전기 방전 보호패턴(360)을 형성하기 위하여 별도의 공정은 추가되지 않을 수 있다. 본 발명에서는 상기 정전기 방전 보호패턴(360)이 2개의 보호패턴(360a, 360b)으로 분할되는 것을 예시하였으나, 이에 한정되는 것은 아니며 다수의 보호패턴으로 분할하여 상기 접지단자에 전기적으로 연결되도록 구성할 수 있다.

정전기 방전으로부터 상기 반도체 칩(320)을 보다 보호하기 위하여, 본 발명에서는 상기 인쇄회로기판(310)에 정전기 방전 보호소자(370)가 배치된다. 상기 정전기 방전 보호소자(370)는 정전기 방전 보호패턴(360)에 연결구성되는 저항 등과 같은 패시브 소자(370a, 370b)를 구비한다. 상기 정전기 방전 보호소자(370)로는 저항외에, 인덕턴스와 같은 패시브소자가 사용될 수도 있다.

외부로부터 정전기 방전에 의한 정전기 방전 전하가 유입되면, 정전기 방전 전하(350)는 화살표로 표시된 바와 같이, 정전기 방전 보호패턴(360)을 따라 좌측 및 우측의 양쪽으로 상기 도전성 패턴(330)을 우회하여 단자부(340)의 접지단자(340a)로 빠져나가게 된다. 이와같이, 정전기 방전 보호패턴(330)은 정전기 방전 전하로부터 상기 도전성 패턴(330)과 반도체 소자(320)를 보호하게 된다.

따라서, 상기 정전기 방전 보호패턴(360)의 정전기 방전 보호효과를 극대화하기 위해서는, 상기 정전기 방전 보호패턴(360)을 직선으로 형성하는 것보다 굴곡지게 형성하여 길이를 증가시켜 임피던스를 증가시킬 수도 있다. 또한, 상기 정전기 방전 보호패턴(360)의 폭도 최대한 가늘게 형성여 임피던스를 증가시켜 줄 수도 있다. 상기 제1보호패턴(360a)과 제2보호패턴(360b)이 분리되는 부분은 상기 단자부(340)로부터 멀리 위치하도록 하여, 외부로부터 정전기 방전 전하가 상기 접지단자(340a)로 흘러가는 경로가 길어지도록 함이 바람직하다.

상기 정전기 방전 보호패턴(360)을 하나의 패턴으로 형성하여 상기 도전성 패턴(330)을 둘러싸도록 배열되는 구조에 비하여 2개의 패턴으로 분할 형성하여 상기 도전성 패턴(330)을 둘러싸도록 배열되는 구조가 정전기 방전 보호능력이 더 우수하다. 이를 도 3 및 도 4를 참조하여 설명하면 다음과 같다. 도 3은 상기 정전기 방전 보호패턴(360)을 하나의 패턴으로 형성하였을 때의 등가회로를 도식화한 것이고, 도 4는 상기 정전기 방전 보호패턴(360)을 2개의 패턴으로 형성하였을 때의 등가회로를 도식화한 것이다.

상기 정전기 방전 보호패턴(360)을 하나의 패턴으로 형성한 경우에는 노드 n1 과 n2 사이에 상기 정전기 방전 보호패턴(360)이 병렬구성되며, 정전기 방전 보호패턴(360)의 저항값을 R 이라 할 때 정전기 방전 보호패턴(360)의 총저항값은 R/2 로 된다. 한편, 상기 정전기 방전 보호패턴(360)을 2개의 패턴으로 분할 형성한 경우에는 노드 n1a 와 노드(n2)사이에 제1보호패턴(360a)의 배열되고, 노드 n1b와 노드 n2사이에 제2보호패턴(360b)이 배열된다. 각 보호패턴(360a, 360b)의 저항값을 각각 R 이라 하면 정전기 방전 보호패턴(360)은 제1보호패턴(360a)과 제2보호패턴(360b)이 노드 n2와 노드 n1a 및 n1b사이에 직렬구성되므로, 각 보호패턴(360a, 360b)의 총저항값은 R 이 된다. 그러므로, 정전기 방전 보호패턴(360)을 2개로 분할구성하여 상기 도전성 패턴(330)을 둘러싸도록 배열되는 구조가 더 큰 저항값을 얻을 수 있으므로, 정전기 방전 보호능력이 더 우수함을 알 수 있다.

도 5는 정전기 방전 전류패스의 저항값에 따른 정전기 방전 전류의 피이크치를 나타낸 도면이다. 도 5를 참조하면, 전류패스의 저항값이 증가하면 정전기 방전 전류의 피이크치가 낮아짐을 알 수 있다. 그러므로, 본 발명에서와 같이 정전기 방전 보호패턴(360)이 큰 저항값을 갖도록 굴곡지게 형성하거나 미세폭을 갖도록 형성하는 것이 바람직하다. 더욱이, 상기 정전기 방전 보호패턴(360)을 분할구성하여 큰 저항값을 갖도록 형성하는 것이 보다 바람직하다.

이상에서 자세히 설명한 바와 같이, 본 발명에 따른 인쇄회로기판 및 이를 구비한 반도체 패키지는 인쇄회로기판의 가장자리를 따라 정전기 방전보호패턴이 형성되어 도전성 패턴 및 반도체 칩을 둘러싸도록 배열하여, 외부의 정전기 방전으로부터 내부소자를 보호할 수 있다. 정전기 방전 보호패턴은 새로운 추가공정없이 형성하여 정전기 방전 전하의 유입을 방지하므로, 제조비용의 상승 없이 수율 향상을 도모할 수 있다. 또한, 정전기 방전 보호패턴이 인쇄회로기판의 가장자리를 따라 상기 도전성 기판을 둘러싸도록 배열되므로, 소자실장면적에는 거의 영향을 미치지 않으므로, 고집적도의 반도체 소자에 적용가능하다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

1. 적어도 일면의 일측에 형성된, 접지단자를 포함한 다수의 외부 접속단자들이 배열되는 단자부;

   상기 일면에 형성되어, 상기 단자부의 상기 접지단자에 전기적으로 연결되는 도전성 패턴; 및

   상기 일면의 가장자리를 따라 형성되어 상기 도전성 패턴을 둘러싸도록 배열되는 정전기 방전 보호패턴을 포함하되,

   상기 정전기 방전 보호패턴은 적어도 2개의 보호패턴으로 분할되고, 각 보호패턴이 상기 접지단자에 전기적으로 연결되는 인쇄회로기판.
2. 제 1 항에 있어서, 상기 정전기 방전 보호패턴이 분할된 부분은 외부로부터 정전기 방전 전하가 상기 보호패턴을 통해 상기 접지단자로 유입되는 경로가 길어지도록, 상기 접지단자로부터 멀리 떨어져 위치하는 것을 특징으로 하는 인쇄회로기판.
3. 제 1 항 또는 제2항에 있어서, 상기 정전기 방전 보호패턴의 각 보호패턴에 연결되는 수동소자를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
4. 적어도 일면의 일측에 형성된, 접지단자를 포함한 다수의 외부 접속단자들이 배열되는 단자부; 및 상기 일면에 형성되어, 상기 단자부의 상기 접지단자에 전기적으로 연결되는 도전성 패턴을 구비하는 인쇄회로기판;

   상기 인쇄회로기판의 상기 일면상에 실장된 반도체 칩; 및

   상기 인쇄회로기판의 상기 일면의 가장자리를 따라 형성되어 상기 도전성 패턴을 둘러싸도록 배열되는 정전기 방전 보호패턴을 포함하되,

   상기 정전기 방전 보호패턴은 적어도 2개의 보호패턴으로 분할되고, 각 보호패턴이 상기 접지단자에 전기적으로 연결되는 반도체 패키지.
5. 제 4 항에 있어서, 상기 정전기 방전 보호패턴이 분할된 부분은 외부로부터 정전기 방전 전하가 상기 보호패턴을 통해 상기 접지단자로 유입되는 경로가 길어지도록, 상기 접지단자로부터 멀리 떨어져 위치하는 것을 특징으로 하는 반도체 패키지.
6. 제 4 항 또는 제5항에 있어서, 상기 정전기 방전 보호패턴의 각 보호패턴에 연결되는 수동소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.

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