TW565927B - Semiconductor device having multi-layer wiring structure and its manufacturing method - Google Patents

Semiconductor device having multi-layer wiring structure and its manufacturing method Download PDF

Info

Publication number
TW565927B
TW565927B TW091122008A TW91122008A TW565927B TW 565927 B TW565927 B TW 565927B TW 091122008 A TW091122008 A TW 091122008A TW 91122008 A TW91122008 A TW 91122008A TW 565927 B TW565927 B TW 565927B
Authority
TW
Taiwan
Prior art keywords
insulating film
film
semiconductor device
insulating
wiring
Prior art date
Application number
TW091122008A
Other languages
English (en)
Inventor
Noriaki Matsunaga
Yoshiaki Shimooka
Kazuyuki Higashi
Hideki Shibata
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW565927B publication Critical patent/TW565927B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

565927 ⑴ 玖3發明說明 (發明忒明應敘明：發a月所屬之技術領域、筅前技術、内容、實施方式及圖式簡單說明) 相關申請案交叉參考 本申請案乃根據先前於2001年9月27日所辦理的日本專 利申請案第2001-298309號並主張其利益優先權，其完整内 容均可作為以下内容之參照。 發明背景 1·發明範圍 本發明係關於多層配線構造之半導體裝置，尤其係關於 同一配線層内的絕緣膜之構造。 2 ·相關技藝描述 半導體裝置為講求性能，尤其為了提升LSI(大型積體電 路）的内部性能，而趨向使用多層配線構造的絕緣膜之低介 電率化發展，亦即，藉由使用低介電率的絕緣膜作為設置 在配線相互間的絕緣膜，以降低配線相互間的寄生電容、 改善配線傳遞訊號的延遲時間，並促使LSI動作高速化。 於此’為使絕緣膜的介電率k降低至3以下，必須降低絕 緣膜的密度，然而因絕緣膜的機械性強度與抵銷的關係， 絶緣膜的介電率越低，則機械性強度越不足。 以往的多層配線構造之半導體裝置中，使用於同一配線 層的絕緣膜係以同一種材料構成，若使用低介電率者作為 此絕緣膜，會產生以下問題。 第一個問題在於，於多層配線構造中使用低介電率的絕 緣膜時，將耐不住接合工序及封裝工序等過程中的機械性 衝擊，而導致絕緣膜破裂。 -6 · (2) (2)565927 列，圖1顯示絕緣膜在接合工序中的機械性衝擊下 =的Γ1中，複數配線層60分別使用包含介電率低： X材科之絕緣膜61而構成；複數金屬配線62分 ^列如CU(鋼）構成，其係埋入各絕緣媒61的表面而形成； 取上層的配線層崎了金屬配線62以外，尚形成有Cu構成 的銲墊63’·此外，最上層的配線⑽上進—步形成有鍵化 膜 64 〇 - 於此，上述絕緣膜61如使用低介電率且密度小的材料， 貝J在接5工序中文到針對銲墊63的機械性衝擊時，接著於 銲墊63下部角落部位的部分絕緣膜61會產生裂痕。 第一個問題在於’絕緣膜形成過程中，絕緣膜所釋放的 氣組或水會對元件造成不良影響。藉由塗佈甲基聚矽氧烷 (methyl p〇lysii〇xane)並經過鍛燒形成絕緣膜的情形時，由 於甲基聚矽氧烷的塗佈膜的架橋反應需藉由脫水縮合反應 來進行，因此在成膜過程中必然會釋放出大量的氫氣及水 ’然而’當LSI之中形成有強介電體記憶單元及 MIM(Metal-Insulator-Metal，二端子二極體型）電容器時， 這些元件的電容器絕緣膜在氫氣氛中加熱下，多半會造成 性能惡化。 圖2A〜圖2C顯示構成多層配線構造之一配線層中，形成 有MIM電容器的半導體裝置之製造工序。 首先’如圖2A所示，於包含例如s〇G(Spin On Glass，旋 塗式玻璃層）等的絕緣膜61之表面，形成有配線層60，該配 線層60中埋設有例如包含cu的金屬配線62。接著於全面形 565927
成例如包含氮化矽（SiN)等的停止絕緣膜65 ,並於其上進一 步形成MIM電容器66。MIM電容器66藉由上部電極與下部 電極，形成夾層式的電容絕緣膜構造，該絕緣膜包含例如 氮化矽、氧化鈕、氮化鈦等。 接著，如圖2B所示，塗佈例如甲基聚矽氧烷後進行鍛燒 ，形成構成上層配線層的絕緣膜6丨。進行此絕緣膜6丨的鍛 燒之際，甲基聚矽·氧烷的塗佈膜會釋放出大量氫氣（H)，此 釋放出的氫氣一經加熱，MIM電容器66的電容絕緣膜即吸 收氫氣，而導致性能惡化。 其後’如圖2C所示，形成包含例如cu而貫通絕緣膜6 J表 面及内部之金屬配線62。 第三個問題在於，絕緣膜所釋放的氣體會造成其他膜腐 姓、侵蝕，而導致膜龜裂。絕緣膜的種類中，有吸水性、 透水性高的膜，此外，具有鍵能較低的鍵合特性之絕緣膜 中亦有不穩定的膜，會在多層配線形成工序中於350〜4〇〇 C左右之&度下釋放氣體’在此種排氣下，不但排放氣體 的絕緣膜本身之特性會產生變化，所釋放的氣體更會造成 其他膜腐蝕、侵蝕，而導致膜龜裂。 圖3係顯示使用容易釋放氣體的膜作為構成配線層的絕 緣膜61之情況下，膜於加熱工序中發生斷裂的情形。 在圖3中，於構成配線層的絕緣膜61上形成包含氮化矽 (SiN)等的停止絕緣膜65後，再於其上形成新的絕緣膜61， 而於此新的絕緣膜61進行鍛燒的加熱工序中，如使用容易 排放氣體的膜作為絕緣膜6 1，則此絕緣膜6 1會釋放出氣體 (4) (4)565927
，造成絕緣膜61與下部的膜之密著性惡化，而於密著性惡 化的部分，例如於銲整63的上部發生停止絕緣膜Η斷裂的 情形。 如上所述’以往向來是以—種材料來構成同—配線層使 用的絕緣膜，然而使用低介電率的媒作為絕緣膜而欲求動 作高速化時，絕緣膜會因機械性衝擊而產生裂痕，而絕緣 膜所釋放的氣體或水會對元件產生不良影響，且絕緣膜所 釋放的氣體會造成媒腐钱或侵姓而引起膜龜裂，因此在可 靠性方面存在著諸多問題。 發明概述 根據本發明的特徵之一，其目的在於提供一種多層配線 構造之半導體裝置，其具有··電極，其係被施以機械性壓 力，第，邑緣膜，其係設置於必須講求機械性強度的區域 且开/成有上述電極，第二絕緣膜，其係與上述第一絕緣 膜形成於同-層，而設置在無需講求上述第一絕緣膜般的 機械性強度之區域；及配線層，其係設置於上述第二絕緣 膜的表面。 根據本發明的其他特徵，其係在於提供一種多層配線構 造的半導體裝置之製造方法，其係於基台上塗佈會產生架 橋反應或者發泡反應的絕緣材料之膜；對上述絕緣材料製 成的膜進订熱處理；促使產生架橋反應或發泡反應，而於 上述基〇上形成第一絕緣膜；使上述第一絕緣膜選擇性地 殘留於上述基台上’而除去其他區域；最後於上述第一絕 緣膜除去後的區域，形成第二絕緣膜。 -9- 565927 圖式之簡要說明 圖1為以往的半導體裝置之剖面圖。 圖2A〜圖2C係順序顯示以往的半導體裝置製造工序之 剖面圖。 圖3為以往的半導體裝置之剖面圖。 圖4 A係根據本發明的第一實施形態製作之l s ι晶片之平 面圖。 圖4B為圖4A中的4B—4B沿線之剖面圖。 d 5 A圖5 G ίτ順序顯示根據本發明的第一實施形態製 作之LSI晶片的製造工序之剖面圖。 圖6A〜圖6B係順序顯示根據本發明的第一實施形態製 •作之LSI晶片的其他製造工序之剖面圖。 圖7 A係根據本發明的第二實施形態製作之lsi晶片之平 面圖。 圖7B為圖7A中的7B—叩沿線之剖面圖。 圖8A〜圖8F係順序顯示根據本發明的第二實施形態製 作之L SI晶片的製造工序之剖面圖。 圖9 A係根據本發明的第三實施形態製作之LSI晶片之平 面圖。 圖9B為圖9A中的9B—9B沿線之剖面圖。 圖ι〇係根據本發明的第四實施形態製作之LSI晶片之剖 面圖。 圖11A係根據本發明的變形例製作之配線層之平面圖。 圖11B為圖11A中的11 b — 11B沿線之剖面圖。 -10- ⑹ 發明詳述 以下參照圖式，詳細說明本發明之實施形態。 圖4A、圖4B係根據本發明實施於LSI的第一實施形態而 製作之LSI晶片的平面圖及剖面圖。又於圖4B中，僅顯示出 晶片上部附近的構造。此外，圖式並非反映實際的尺寸。 晶片的上部疊層有例如三層配線層11、12、13，此三層 配線層1 1、12、1 3分別在晶片的中央部及周邊部分區設置 有兩種絕緣膜。 上述兩種絕緣膜中，設在晶片中央部的其中一種絕緣膜 14係以例如有機s 〇 G膜構成，此絕緣膜14具有多個空洞， 且其介電率k低於3，例如設為2.2〜2.7的範圍内之值；於此 絕緣膜14的表面，埋設形成有例如包含Cll的複數金屬配線 15 ° 此外’設於晶片周邊部的另一種絕緣膜丨6，係由例如以 電装CVD(電漿化學氣相沉積）法而形成的SiN膜構成，此絕 緣膜16相較於包含有機S〇G膜構成的另一種絕緣膜14，其 介電率k較高，但機械性強度較佳，而於此絕緣膜16的表面 ’埋設形成有例如包含Cu的複數銲塾1 7。 此外於上述配線層n、12、13的上部，分別形成有包含
SiN、SiCN、SiCO等其中任一種材料的停止膜18，上述停 止膜18係在於防止cu擴散至其他配線層。 此外，形成於上述配線層11、12、1 3的銲墊1 7 ,係介以 形成於配線層12、13的對等配線19，與相對應者互成電性 連接。 565927
最上層的配線層13上，例如形成有包含SiN膜/TE〇s_Si〇2 膜/SiN膜等二層構造的鈍化膜2〇，而在對應於此鈍化膜2〇 的上述銲墊17之位置，形成有銲墊用的開口部21。 在圖4A及圖4B所示的LSI晶片中，複數配線層n、12、 13具有表面形成有金屬配線15及銲墊17的絕緣膜，各絕緣 膜係包3 0又置在晶片中央部的其中一種絕緣膜1 4 ,及設置 在晶片周邊部的另·一種絕緣膜丨6而構成。 此處的各配線層11、12、13中，於其表面形成有金屬配 線15的絕緣膜14具有多個空洞，且其介電率k設定在2.2〜 2.7的乾圍之較低值，因此，各配線層相互間的金屬配線。 彼此的電容鍵合度變小，而得以壓低附隨於各金屬配線i 5 的寄生電容值，進而改善傳遞各金屬配線15的訊號之延遲 時間，而可望使LSI晶片動作高速化。 另一方面，在各配線層U、12、13中，位於銲墊17的周 圍或下方之絕緣膜16，係構成以利用電漿CVD法而形成的 SiN膜，此絕緣膜1 6的機械性強度優於包含有機s〇Q膜的絕 緣膜14，因此，在對最上層配線層13的銲墊17進行打線接 合的接合工序，及封裝工序等過程中，即使對銲墊17施加 機械性衝擊（機械性壓力）的情形下，絕緣膜16亦難以發生斷 此外，包含利用電漿CVD法而形成的SiN膜之絕緣膜16 ，因吸水、透水性低，故可抑制較容易因排氣而產生膜龜 裂的銲墊附近之停止膜18龜裂。 根據以上說明的上述實施形態而製作之LSI晶片，既無損 •12- 565927 於可靠性又可望實現動作高速化。 又於上述實施形態中，係在於說明使用兩種絕緣膜作為 構成各配線層的絕緣膜之構造，然不限於此，亦可使用兩 種以上的絕緣膜而構成。 — 此外’在上述實施形態中，係在於說明使用有機S0G膜 作為介電率k低於3的絕緣膜14之情形，然不限於此，利用 電渡CVD法而形成.的SiN膜之巾，亦有介電率化低於3者，因 此亦可使用此SiN膜作為絕緣膜μ。 圖4A、圖4B所示的LSI晶片，可經由例如以下說明的製 造工序製造而成。 百先’如圖5A所示，在預先形成有元件及其他配線層的 晶圓（基台）30上，利用自旋塗佈法，塗佈以帶有〇H基的si〇2 為基本骨架之前驅體混合於溶媒中之材料，而形成有機 SOG(旋塗式玻璃）膜31。 接著’如圖SB所示，在氧氣氛或氮氣氛中，在例如3S〇 〜40(TC以上的溫度下施行熱處理，藉此鍛燒有機8〇(}膜31 而形成絕緣膜14。此時，藉由前驅體間發生脫水聚合，會 形成以氧原子為媒介的Si〇2之架橋，在絕緣膜14上產生多 個空洞，絕緣膜14即形成多孔質的膜。 為又而5 ’脫水聚合發生在35〇〜4〇〇。〇以上的溫度，溶 媒的揮發則是從2〇〇 C開始。此外，多孔質的絕緣膜14之介 龟率1:為2·2〜2.7範圍内的值。 接著，如圖5C所示，藉由pep工序，對上述絕緣膜14進 行選擇性蝕刻，僅於各晶片的中央部殘留絕緣膜丨4，其他 -13- (9)565927
部分一律除去。 接著，如圖5D所示，利用例如 含S顯絕緣膜16。 UVD法，全面堆疊包 接著’如圖5E所示，以CMP法；隹> rrr也 _ 進订研磨或者堆疊光阻後 ’錯由回料方法除去絕緣㈣，直到上述絕緣膜_頂 面與絕緣膜14的頂面形成同一面且平坦為止，如此、
形成絕緣膜，以各晶片的中央部包含絕緣膜14，而各晶 片的周邊部包含絕緣膜16。 其後，如圖5F所示，分別於絕緣膜14的表面形成金屬配 線1 5、於絕緣膜16的表面形成銲墊1 7。 上述金屬配線15及料17的具體形成方法如y :亦即， 於絕緣㈣及絕緣膜16的表面分別行成金屬配線用及辉塾 形成用的溝槽後，視需要利用濺射法順序形成包含TaN、Ta 、WN等的阻障金層及電極料Cu，其㈣用電鍍法形成 Cu，接著利用CMP法藉由研磨進行平坦化。
接著，如圖5G所示，於全面形成包含SiN、SiCN、Sic〇 等的停止膜1 8。 稭由上述一連串工序形成一層配線層，再藉由重複進行 此一連串工序直到必要次數，以形成多層配線層。 又於上述實施形態中，係在於說明對有機S〇G膜施以熱 處理並鍛燒，使其產生架橋反應而形成具有多數空洞的多 孔貝絕緣膜14之情形，然此亦可改為於s〇G膜中混入分子 量大的樹脂’藉由鍛燒時的熱能使此分子量大的樹脂在發 泡反應下，分解、脫離成CH4、C02、H2、C等小分子量者 • 14·
565927 而產生多個空洞，藉此形成多孔質的絕緣膜14。 再者’亦可使用高分子材料取代上述SOG膜而形成絕 緣膜14 ’例如，基本而言，亦可先塗佈於溶媒中混入具 - 有空間構造的大分子量之單聚合體（CxHy)之材料，其後 、 進行舞X燒’藉由溶媒揮發而形成具有分子能級的空洞之 絕緣膜1 4。 或者’亦可塗佈混合了熱穩定性高及熱穩定性低等兩種 有機樹脂之高分子材料，藉由鍛燒時的熱能使熱穩定性低 鲁 的有機樹脂相揮發，而形成具有空洞的絕緣膜14。 此外’亦可進一步塗佈混有si〇2的無機相之高分子材料 ’並進行鍛燒後，藉由曝露於HF氣氛使Si02單獨溶出，而 形成具有空洞的絕緣膜丨4。 然而，在圖5A〜圖5G所示的製造方法中，乃在於說明有 機SOG膜31成膜後，經過鍛燒形成絕緣膜丨4，接著對絕緣 膜14進行選擇蝕刻，而僅於各晶片中央部殘留絕緣膜丨4之 情形。 0 相對於此’以根據變形例的製造方法而言，在圖5 a的工 序中’於有機SOG膜31成膜後，如圖6A所示，藉由選擇性 · 地對各晶片中央部供給能源，使其升溫至3 5 〇〜4 〇 〇。〇以上 ， 的溫度’然後進行此部分的有機S〇G膜3 1鍛燒形成絕緣膜 14 ° 接著，如圖6B所示，以有機溶媒溶解未供給能源的部分 之有機S 0 G膜3 1 ’僅於各晶片中央部殘留絕緣膜14。之後 的步驟均與圖5D〜圖5G的情形相同，故在此省略說明。 -15· 565927 ⑼ 又上述能源可供應以例如雷射光照射、電子束照射或分 子束照射。 以下參照圖7A及圖7B，說明根據本發明的第二實施形態 製作之LSI晶片。又於圖7A及圖7B中，對應於圖4A及圖4B 之處均附註相同符號而省略其說明，僅說明相異於圖4八及 圖4B之處。 圖7A及圖7B所示的LSI晶片，例如亦具有三層配線層n 、12、13，而此三層配線層η、12、π分別由包含有機s〇g 膜的一種絕緣膜構成；晶片中央部包含多孔質的絕緣膜i4a ;晶片周邊部包含非多孔質的絕緣膜丨4b。 多孔質的絕緣膜14a之介電率]^例如設在21左右的低值 ，且機械性強度不大；而非多孔質的絕緣膜丨41)例如具有2.7 左右的低介電率k，但機械性強度優於絕緣膜14a。 在此，表面形成有金屬配線丨5的絕緣膜14a為多孔質的絕 緣膜’其介電率k設在u左右的低值，因&，各配線層相 互間的金屬配線15彼此的電容鍵合度變小，而得以壓低附 隨於各金屬配線15的寄生電容值，進而改善傳遞各金屬配 線1 D的訊號之延遲時間，而可望使LSI晶片動作高速化。 另-方面，在各配線層"、12、13中，位於銲墊17的周 圍或下方之絕緣膜14b係為非多孔質的絕緣膜，絕緣膜⑽ 的機械性強度優於絕緣膜l4a，因此，在對最上層配線層Η 的鲜塾Π進行打線接合的接合工序及封裝卫序等過程中， 即使對銲墊⑽加機械性料的㈣τ，絕㈣⑽亦難以 發生斷裂。 -16- (12) (12)565927
亦即，在本實施形態的LSI晶片中，亦如同圖4A及圖4β 所示者’能夠提升動作速度而無損於可靠性。 又於圖7A及圖7B的LSI晶片中，係在於說明使用兩種絕 緣膜作為構成各配線層的絕緣膜之構造，然而亦可使用兩 種以上的絕緣膜而構成。 圖7A及圖7B所示的LSI晶片，可經由例如以下說明的製 造工序製造而成。- 1·先’如圖8A所在預先形成有元件及其他配線層的 晶圓（基台）30上，利用自旋塗佈法，塗佈以帶有〇H基的si〇2 為基本骨架之前驅體混合於溶媒中之材料，而形成有機 SOG膜 31。 接著，如圖8B所示，於氧氣氛或氮氣氛中锻燒有機s〇G 膜31，使全面引起架橋反應而形成絕緣膜丨外，此時’此絕 緣膜14b的介電率k為2.7左右的值。 接者，如圖8C所示，對各晶片中央部的絕緣膜Mb選擇性 供給能源，以溫度高於先前鍛燒時的溫度對此部分進行加 熱’藉此促進此部分產生架橋反應，而形成具有多個空洞 的多孔質絕緣膜14a。此外，於晶片周邊部殘留非多孔質的 絕緣膜14 b。 上述肖b源可供應以例如雷射光照射、電子束照射或分子 束照射。 如此，即如圖8D所示形成絕緣膜，其中各晶片的中央部 包含絕緣膜14a，而各晶片的周邊部包含絕緣膜i4b。 其後，如同圖5F及圖5G的情形般，而如圖8E及圖8F所示 -17- 565927
(13) ’分別於絕緣膜14a的表面形成金屬配線15、於絕緣膜14b 的表面形成銲墊17。 又於本實施形態中，除了藉由對各晶片中央部的絕緣膜 14b選擇性地供給能源進行加熱，促進架橋反應，以於該部 伤形成具有多數空孔之多孔質絕緣膜14a外，亦可預先於 S〇G膜中混入分子量大的樹脂，而於選擇性供應能源時， 精由發泡反應使此分子量大的樹脂分解、脫離成CH4、C0, 、：Η2、c等小分子量者，以形成多孔質的絕緣膜14a。 上述圖8A〜圖8F的方法，係在於說明藉由雷射光照射、 電子束照射或分子束照射，選擇性地供給能源進行加熱， 來促進架橋反應或發泡反應，以形成多孔質的絕緣膜14a之 情形。 相對於上述方法’亦可於構成配線層的絕緣膜表面形成 配線後，自外部施加交流磁場使配線產生渦電流，以使配 線的溫度上升，藉此單獨對配線附近的絕緣膜進行加熱， 而選擇性產生架橋反應或發泡反應，使該部分的絕緣膜變 成多孔質的絕緣膜。 圖9A及圖9B顯示根據第三實施例製作的LSI晶片之平面 圖及剖面圖，其方法係如上所述，藉由自外部施加交流磁 場以形成多孔質的絕緣膜。又於圖9A及圖9β中，對應於圖 4A及圖4B之處均附註相同符合而省略其說明，僅說明相異 於圖4A及圖4B之處。 在圖9A及圖9B中，於鍛燒後的非多孔質絕緣膜14b表面 形成有金屬配線15 ,而藉由外部施加交流磁場使上述各金 -18- (14) (14)565927 屬配線15產生渦電流，進而使溫度上升，單獨對金屬配線 1 5附近的、、’s緣膜供給熱能，選擇性引起架橋反應或發泡反 應，以形成多孔質的絕緣膜14a。 圖1〇係根據本發明的第三實羞形態製作之LSI晶片之剖 面圖。又於圖1〇中，對應於圖4B之處均附註相同符號而省 略其說明，僅說明相異於圖4B之處。 LSI aa片的形成有例如三層配線層1 1、1 2、1 3，而此三層 S己線層11 12、13中’分區設有兩種絕緣膜，此兩種絕緣 膜中，位於表面形成有金屬配線15的區域内，設有多孔質 的絶緣膜40a，其係包含例如介電率1^為21左右的有機s〇G 膜，位於表面設有銲墊丨7及MIM電容器4丨的區域内，則設 有包含ΑΙΑ〆氧化鋁）的絕緣膜4〇1}。 MIM電容器41藉由上部電極與下部電極，形成夾層式電 容ι§絕緣膜的構造，該絕緣膜包含例如siN(氮化矽）、Ta〇 (氧化鈕）及TiN(氮化鈦）等。 設在表面形成有金屬配線丨5的區域之絕緣膜4〇a為多孔 質的絕緣膜，其介電率k設在2· 1左右的低值，因此，各配 線層相互間的金屬配線1 5彼此的電容鍵合度變小，而得以 壓低附隨於各金屬配線1 5的寄生電容值，進而改善傳遞各 金屬配線15的訊號之延遲時間，而可望使LSI晶片動作高速 化。 至於設在形成有銲墊17及MIM電容器41的區域、包含 Α1ζ〇3的絕緣膜40b，不但機械性強度較佳，且於加熱時的 氫氣釋放量較少。 -19- (15) (15)565927 因此在對銲塾17進行打線接合的接合工序及封裝工序 寺過程中，即使對銲墊17施加機械性衝擊的情形下，絕緣 膜40b亦難以發生斷裂。 此外形成有MIM電容等的區域内，並設有包含八丨2〇3 的’心、’水膜40b，如此於加熱工序過程中，可抑制電容器 的黾谷，邑緣膜曝露於氫氣中，而防止電容器的性能低 落。 - 又上述實施形態係在於說明形成有MIM電容器的區域内 。又有加熱犄會釋放較少的氫氣之絕緣膜，然而對於具有 宅合、纟巴緣膜的其他元件而言，例如形成有高介電體記憶體 的LSI晶片，只要於此高介電體記憶體所形成的區域内設置 包含Al2〇3的絕緣膜即可。 此外，使用包含A!2〇3的絕緣膜作為氫氣釋放量較少的 絕緣膜之情形，已於先前說明，然而除此之外，亦可使 用例如以電漿CVD法形成的s丨&膜等，作為上述絕緣膜 40b ° 又於圖1 0中，係在於說明使用兩種絕緣膜作為構成各配 線層的絕緣膜之情形，然而亦可使用兩種以上的絕緣膜而 構成。 在以上各實施形態中，用於同一配線層的異種絕緣膜 不限於上述者，亦可因應LSI晶片内的區域別之特性，分 別採用適當的絕緣膜，例如，就絕緣膜的種類而言，可 使用多孔質/非多孔質的有機S0G、MSQ(甲基倍半氧矽烷 ，Methyl-silsesquioxane)、HSQ(氫化倍半氧矽烷， -20· 565927
(16)
Hydrogen-silsesquioxane)、SiN、SiON、SiCN、Si02、PSG 、高分子材料製成的多孔質MSX(甲基聚矽氧烷， Methyl-poly-siloxane)，以及多孔質PAE(聚芳香烴醚， Poly-arylene-ether)等。 此外，於各配線層設置兩種不同的絕緣膜時，亦可如圖 11A及圖11B所示，將其中一種絕緣膜51呈網狀配置，另一 種絕緣膜52則於此網狀之間呈島狀配置。 在此如仿照第一實施例的形態加以說明，則例如其中一 種絕緣膜5 1即相當於具有多個空洞且介電率k的值設在2 2 〜2.7的範圍之絕緣膜14，另一種絕緣膜52即相當於機械性 強度較佳的絕緣膜16，或者反之亦可。 此外，上述各實施形態中，係針對本發明實施於LSI晶片 之情形進行說明，該LSI晶片上設有銲塾作為承受機械性壓 力的電極；然不限於此，亦可實施於晶片上形成有多個球 狀電極的BGA用LSI晶片。亦即，於安裝BGA用LSI晶片時 的電極連接之際，會對球狀電極施以機械性衝擊（機械性壓 力），因此，只要在形成有球狀電極的配線層區域内設置機 械性強度較強的絕緣膜，例如設置利用電漿CVD法而形成 的SiN膜等，而對於形成有金屬配線的區域等不要求機械性 強度的配線層區域内，設置例如有機s〇G膜等介電率低的 絕緣膜即可。 附加優點及修訂將附隨於已成熟之技藝產生，故本發明 中之廣義特徵，不得受限於本申.請書中所揭示及記述之詳 、、，内谷及具體圖式，因此，在不違背追加申請及其同質文 -21- 565927 (17) 件中所定義的一般發明概念之精神與領域下，得於未來提 出不同的修訂内容。 圖式代表符號說明 11 配線層 12 配線層 13 配線層 14a 絕緣膜 14b 絕緣膜 15 出射側基板本體 16 絕緣膜 17 銲塾 18 停止膜 19 對等配線 20 鈍化膜 21 開口部 30 晶圓 31 金屬電極 40a 絕緣膜 40b 絕緣膜 50 絕緣膜 51 絕緣膜 60 配線層 61 絕緣膜 62 金屬配線
-22- 565927 (18) 63 銲墊 64 鈍化膜 65 停止絕緣膜 66 電容器
-23 -

Claims (1)

  1. 565927 拾、申請專利範圍 1· 一種多層配線構造之半導體裝置，其具有： 電極，其係被施以機械性壓力； 第一絕緣膜，其係設置於必須講求機械性強度的區域 ’且形成有上述電極； 第二絕緣膜，其係與上述第一絕緣膜形成於同一層， 而叹置在無需講求上述第一絕緣膜般的機械性強度之 區域；及 配線層，其係設置於上述第二絕緣膜的表面。 2.如申請專利範圍第旧之半導體裝置，其中前㈣施以 機械性壓力㈣極為銲墊；冑述第一絕緣膜設置於上述 銲墊的周圍或下方區域。 3·如申請專利範圍第旧之半導體裝置，其中前述第一絕 緣膜設置於半導體裝置的周邊部。 (如申請專利範圍第旧之半導體裝置，其中前述第二絕 緣膜的介電率k低於3。 5.如申請專利範圍第！項之半導體裝置，其中前述第1 緣膜為SOG膜；前述第二絕緣獏為電漿cvd膜。 6· 一種多層配線構造之半導體裝置，其具有： 電極，其係被施以機械性壓力； 非多孔質絕緣膜’其係設置於必須講求機械性強度的 區域’且形成有上述電極； 多孔性絕緣膜，其係與上述非多孔性絕緣膜形成於同 層而。又置在無需要求上述第_絕緣膜般的機械性強 565927
    7. 8· 9. 10. 11. 12. 度之區域；及 配線層’其係設置於上述多孔質絕緣獏的表面。 :申請專利範圍第6項之半導體裝置’其中前述多孔質 絶緣膜與非多孔質絕緣膜均為s〇G膜。 如申請專利範圍第6項之半導體裝置，其中前述被施以 機械性屋力的電極為銲塾；前述非多孔f絕緣膜設置於 上述銲墊的周圍或下方區域。 、 如申請專利範圍第6項之半導體裝置，其中前述非多子 質絕緣膜為電聚CVD膜；前述多孔質絕緣膜為s〇g膜 一種多層配線構造之半導體裝置，其具有： 第一絕緣膜，其係設置於形成電容絕緣膜的第一區域 ’且於加熱時的氣體釋放量較少；及 第二絕緣獏，其係與上述第一絕緣膜形成於同一層， 而設置在上述第一區域以外的第二區域。 如申請專利範圍第10項之半導體裝置，其中前述第二絕 緣膜於加熱時的氣體釋放量多於前述第一絕緣膜。 如申請專利範圍第10項之半導體裝置，其中前述第一絕 緣膜為氧化鋁膜及電漿CVD氧化膜中任一者。 種夕層配線構造的半導體裝置之製造方法，其係· 於基台上塗佈會產生架橋反應或者發泡反應的絕緣 材料之膜； 將上述絕緣膜材料之膜予以熱處理，使其產生架橋反 應或發泡反應，而於上述基台上形成第一絕緣膜； 使上述第一絕緣膜選擇性地殘留於上述基台上，而除
    13.
    去其他區域； 而於上述第一絕緣膜除去後的區域，形成第二絕緣 膜。 _ 14. 一種多層配線構造的半導體裝置之製造方法，其係： 為 於基σ上塗佈會產生架橋反應或者發泡反應的絕緣 材料之膜； 藉由對上述絕緣材料的膜供給能源，選擇性促使其產 生架橋反應或者發泡反應； 除去未產生架橋反應或發泡反應的區域之上述絕緣 材料之膜，而殘留產生架橋反應或發泡反應的區域之上 述絕緣材料之膜，藉此於上述基台上形成第一絕緣膜； 而於上述絕緣材料之膜除去後的區域，形成第二絕緣 膜。 "女申明專利範圍第1 4項之製造方法，其中係藉由照射雷 射光’對前述絕緣材料的膜供給能源。 16. 如申請專利範圍第14項之製造方法，其中係藉由照射電 子束’對前述絕緣材料的膜供給能源。 φ 17. 如申請專利範圍第14項之製造方法，其中係藉由照射分 子束’對前述絕緣材料的膜供給能源。 · 如申％專利範圍第14項之製造方法，其中前述絕緣材料 - 的獏係為有機SOG獏。 19· 一種多層配線構造的半導體裝置之製造方法，其係·· 於基台上形成包含會產生架橋反應或發泡反應的絕 緣材料之絕緣膜； 565927
    於上述絕緣膜的表面選擇性形成配線； 而藉由施加交流磁場使上述配線產生渦電流並加熱 上述配線，藉此促使上述配線附近區域的上述絕緣膜選 擇性產生架橋反應或發泡反應。 20.如申請專利範圍第19項之製造方法，其中前述絕緣膜係 為有機SOG膜。
    -4-
TW091122008A 2001-09-27 2002-09-25 Semiconductor device having multi-layer wiring structure and its manufacturing method TW565927B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001298309A JP2003100757A (ja) 2001-09-27 2001-09-27 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW565927B true TW565927B (en) 2003-12-11

Family

ID=19119226

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091122008A TW565927B (en) 2001-09-27 2002-09-25 Semiconductor device having multi-layer wiring structure and its manufacturing method

Country Status (6)

Country Link
US (2) US6563218B2 (zh)
EP (1) EP1298725A3 (zh)
JP (1) JP2003100757A (zh)
KR (1) KR100574728B1 (zh)
CN (1) CN1267992C (zh)
TW (1) TW565927B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
US20050212020A1 (en) 2003-04-24 2005-09-29 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2004349474A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 半導体装置とその製造方法
JP3666751B2 (ja) 2003-11-28 2005-06-29 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜形成システム
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7173842B2 (en) * 2004-03-31 2007-02-06 Intel Corporation Metal heater for in situ heating and crystallization of ferroelectric polymer memory film
US7504727B2 (en) 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
JP4749133B2 (ja) * 2004-11-30 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7524755B2 (en) * 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
JP5326202B2 (ja) 2006-11-24 2013-10-30 富士通株式会社 半導体装置及びその製造方法
US20140069170A1 (en) * 2007-04-19 2014-03-13 Se Yeol Seo Sensor for humidity and management system therefor
KR100886814B1 (ko) * 2007-04-19 2009-03-04 서세열 기저귀용 습도 센서 및 그 관리 시스템
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
TWI419268B (zh) * 2007-09-21 2013-12-11 Teramikros Inc 半導體裝置及其製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
KR100909757B1 (ko) * 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성 방법
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
JP5731904B2 (ja) * 2011-05-25 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2017212248A (ja) * 2016-05-23 2017-11-30 サンケン電気株式会社 半導体装置
JP7087618B2 (ja) * 2018-04-17 2022-06-21 大日本印刷株式会社 受動素子

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4795693A (en) * 1983-07-13 1989-01-03 American Telephone And Telegraph Company, At&T Technologies, Inc. Multilayer circuit board fabrication process
US4903118A (en) * 1988-03-30 1990-02-20 Director General, Agency Of Industrial Science And Technology Semiconductor device including a resilient bonding resin
US5438022A (en) * 1993-12-14 1995-08-01 At&T Global Information Solutions Company Method for using low dielectric constant material in integrated circuit fabrication
DE69535718T2 (de) * 1994-05-27 2009-03-19 Texas Instruments Inc., Dallas Verbindungsverfahren mit Benutzung eines porösen Isolators zur Reduzierung der Kapazitäten zwischen Leiterbahnen
MY113904A (en) * 1995-05-08 2002-06-29 Electron Vision Corp Method for curing spin-on-glass film utilizing electron beam radiation
US6157083A (en) * 1996-06-03 2000-12-05 Nec Corporation Fluorine doping concentrations in a multi-structure semiconductor device
US6040628A (en) * 1996-12-19 2000-03-21 Intel Corporation Interconnect structure using a combination of hard dielectric and polymer as interlayer dielectrics
JP3159093B2 (ja) * 1996-12-25 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
EP0886306A1 (en) * 1997-06-16 1998-12-23 IMEC vzw Low temperature adhesion bonding method for composite substrates
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
US6121130A (en) * 1998-11-16 2000-09-19 Chartered Semiconductor Manufacturing Ltd. Laser curing of spin-on dielectric thin films
US6225238B1 (en) * 1999-06-07 2001-05-01 Allied Signal Inc Low dielectric constant polyorganosilicon coatings generated from polycarbosilanes
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy

Also Published As

Publication number Publication date
CN1267992C (zh) 2006-08-02
US6563218B2 (en) 2003-05-13
CN1423328A (zh) 2003-06-11
EP1298725A2 (en) 2003-04-02
KR20030027741A (ko) 2003-04-07
KR100574728B1 (ko) 2006-04-28
EP1298725A3 (en) 2003-10-22
US20030201539A1 (en) 2003-10-30
US6750138B2 (en) 2004-06-15
US20030057557A1 (en) 2003-03-27
JP2003100757A (ja) 2003-04-04

Similar Documents

Publication Publication Date Title
TW565927B (en) Semiconductor device having multi-layer wiring structure and its manufacturing method
TWI278962B (en) Semiconductor device
TWI291742B (en) Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects
CN100382302C (zh) 双重镶嵌互连结构及其制作方法
TWI227907B (en) Semiconductor device and method of manufacturing the same
TWI228790B (en) Integrated circuit and fabrication method thereof and electrical device
TW201118997A (en) Pad structure for semiconductor devices
US8129269B1 (en) Method of improving mechanical properties of semiconductor interconnects with nanoparticles
US8455985B2 (en) Integrated circuit devices having selectively strengthened composite interlayer insulation layers and methods of fabricating the same
JP2007173511A (ja) 半導体装置の製造方法
TWI278968B (en) Method for forming a multi-layer low-k dual damascene
TWI294647B (en) Improved etch stop layer
TW523867B (en) Deliberate void in innerlayer dielectric gapfill to reduce dielectric constant
JP4280204B2 (ja) 半導体装置
JP2001223269A (ja) 半導体装置およびその製造方法
JP4419025B2 (ja) 半導体装置の製造方法
JP2005032875A (ja) 半導体装置及びその製造方法
US8330276B2 (en) Semiconductor device and method for manufacturing the same
JP2005317763A (ja) 絶縁膜形成方法及び半導体装置
JP2000268632A (ja) 絶縁膜およびその製造方法、並びに電子装置およびその製造方法
TW200522257A (en) Heterogeneous low k dielectric
US7015589B2 (en) Semiconductor device having low-k dielectric film in pad region
JP2003068851A (ja) 半導体装置及びその製造方法
JP4927343B2 (ja) 半導体チップおよびその製造方法
JP4437922B2 (ja) 基板上の電気的相互接続構造およびその形成方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees