TW554488B - Method for manufacturing a bipolar transistor having a polysilicon emitter - Google Patents

Method for manufacturing a bipolar transistor having a polysilicon emitter Download PDF

Info

Publication number
TW554488B
TW554488B TW091115532A TW91115532A TW554488B TW 554488 B TW554488 B TW 554488B TW 091115532 A TW091115532 A TW 091115532A TW 91115532 A TW91115532 A TW 91115532A TW 554488 B TW554488 B TW 554488B
Authority
TW
Taiwan
Prior art keywords
layer
emitter
conductivity type
polycrystalline silicon
region
Prior art date
Application number
TW091115532A
Other languages
English (en)
Inventor
Jakob Kriz
Martin Seck
Armin Tilke
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Application granted granted Critical
Publication of TW554488B publication Critical patent/TW554488B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66272Silicon vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Description

554488 A7
554488 A7 B7 五、發明説明( 重要,因為其同樣對於具有多晶矽射極的雙極電晶體的電 性特徵會有很強的影響力。 如上面簡述,試圖藉由沉積高度摻雜的多晶矽層形成雙 極電晶體的射極以達到具有高截止頻率及高電流增益的雙 極電晶體。接著,該多晶矽層中的摻雜劑便會利用回火從 該多晶矽層擴散至形成該雙極電晶體電性主動射極區的單 晶矽基板中。此處,多晶矽係當作摻雜劑源,當作饋送 區’以及當作即將形成的接觸端點孔的著陸表面。至於該 電晶體的操作特性,使用多晶矽具有下面明確的優點,該 多晶矽層及該單晶矽基板之間的介面可當作由該基底射出 的少數載子的擴散位障,因此可提高該電晶體的電流增益 及截止頻率。 不過,多晶矽的一項缺點係與金屬比較起來,其特定的 電阻咼出非常多的級數。過高的射極電電阻對於該雙極電 晶體的高頻特性的影響特別大。因此,必須儘可能地使用 越薄的多晶矽層越好。相反地,在製'造雙極電晶體期間, 必須在此多晶矽層停止蝕刻該接觸焊墊的接觸孔以確保製 程的安全’因此其最小厚度必須大於1〇〇 。與該射極電 阻有關的問題會隨著現代具超窄射極視窗的雙極電晶體而 與日俱增,因為該多晶矽可能會完全填塞該射極視窗,因 此,該主動射極上方的多晶矽層高度會進一步地提高。 應該了解的係,除了多晶矽之外,亦可能會使用到非晶 矽,其可能會在後續的回火方法中進行結晶。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554488
,解决上述與製造具有多晶碎射極的雙極電晶體相關的 門遞纟a積金屬層之後便必須對該射極進行熱碎化處 :。相勿係金屬/,夕化合物,其在術斤中係當作熱穩 疋低阻值包阻的追跡及接點。該石夕化物層的厚度一般為 0· 1 至 0.2 # m。不 i尚,;s 去 ,,ητ7 , , ^ 通吊,依照此方式所形成的矽化物 層比較不規律’因此,實際上並無法制此層填塞該射極 視窗。 進 *步地衡量後,*$ E? 2:>*7 JLA Γ* ·Λ* 3夕叩矽層的厚度必須越小越好,而 其摻雜則係越高越好。必要時,則必須避免多晶矽填塞該 射極視®,但疋,這在早期的技術中因為射極尺寸比較 大,所以比較容易達成。如果,在該射極之上沉積該多晶 矽(後留下—個超,的間隙的話,當想要沉積下一層而必 須蚀刻該接觸孔時,視所選擇的技術而定,因為該間隙可 能會填塞不必要的材料’例如氮化物位障,因而便必須花 費更大的功夫。 在大Ρ刀的^形中,该射極區電阻器對該電晶體特性的 負面影響都可輕易地被接收及/或可試圖利用電路技術補 償此負面影響。 從本技藝開始’本發明的目的便係提供一種經過改良的 用於製造具有多晶碎射極的雙極電晶體之方法,其射極電 阻相當的低以便改良該雙極電晶體的電性特性。 此目的可藉由申3青專利範圍第i項之製造具有多晶石夕射 極的雙極電晶體之方法以達成。 裝 訂
-6- 554488 A7
仕不飨明用 万4造具有多晶矽射極的雙 中,會先產生第-導電率類型的集極區,^m二万法 =的基極區1著會塗敷至少—層絕緣材料,:= 土少-層進行圖樣處理以便曝露該基極區的至:對 =會產生以轉料進行高度轉的第-導電率_的 材:層,以便原則上能夠覆蓋住已經曝露的 -^又。接者在琢夕晶矽半導體材料層之上產生第二厣古 導電材料層,以便利用相同的材料形成一射極雙;了 5 即,該高度摻雜的多晶矽半導體声巾 g。退 曰/千导缸層中的罘一導電率類型的 接雜原子至少有一部份會滲入該基極區以便產生^ 率類型的射極區。 屯 本發明係基於在製造具有多晶石夕射極的雙極電晶體期 間,藉由形成一射極雙層便可降低該射極端點的特定電 阻,並且因而大幅地改良該裝置的電性特徵。利用本^ 明,將會在兩個階段中沉積該雙極電晶體射極。此處,^ 第一層係由一種常見的,高度摻雜的多晶矽材料所構^ 的。此多晶矽材料係當作該摻雜材料源,並且可用以在該 基板的多晶矽層及單晶半導體材料之間產生一多晶矽單晶 介面。因此,可能會如同目前為止的實例一樣選擇非常薄 的多晶矽層。所塗敷的第二層則係一種高導電性的材料 層,藉此,便可保持非常低位準的引線至該雙極電晶體射 極的電阻。此高導電層可進一步充當欲針對各種接觸焊墊 所進行的接觸孔的蝕刻阻止層。此層有可能完整地填塞該
本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 554488 五、發明説明( 射極視窗卻不會對該射極電阻有太大的負面影響,即不备 增加射極電阻。 曰 此第—呵導電層必須能夠忍受射極回火(溫度處理)的高 溫I其通常約為100(TC或更高,基於該製造技術的理由: 其應孩進一步提供與各種製程’如乾式蝕刻製程之類,所 使用的矽材料相同的特性。 、I由本發明用於製造具有多晶矽射極的雙極電晶體之方 法,其中會提供一雙層射極沉積以便形成一射極雙層,其 :確保超低的射極電阻,因而才可能達到該電晶體二 電性特徵。m由該沉積射極雙層達到降低射極電阻 的目的對於截止頻率會有正面的影響,通f,冑電路中的 電壓及功率增益亦會有正面的影響。 如前面所述,該第-下方層❹多⑼材料所構成,農 可當2該主動電晶體區域的摻雜劑源,其中第二上方層則 係由高導電材料所構成,其可當作阻止㈣該接觸坪二之 接觸孔之蚀刻阻止裝置並且當作該接觸烊墊與該珍射ς之 間的垂直電流傳輸。 圖式簡單說明 下面將參考隨附的圖式說明本發明之較佳具體實施例, 其中: 圖1所示的係*有多晶⑦㈣的雙極電晶體之製造方法 的早期技術,其會在沉積該射極多晶矽材料及該矽化物層 之後形成一窄射極視窗;及 554488 五、發明説明( :所示的係具有多晶赚的雙極電晶體之製造方法 =技術’其會在經過回火及接點處理所產生的該射極 又曰圖樣處理之後形成一窄射極視窗。 現在將參考圖1及2詳細解釋本發明中製造具有多晶石夕射 極的雙極電晶體之較佳具體實施例。 如圖1所示’較佳的係會使用到單晶矽主體作為該雙極 ★電晶體的基板Π)β在基板10中,會形成第—導電率類型的 罘-區12 :爾後’此第一區域12將稱為集極區。在基板 1〇中’會進一步形成第二導電率類型的區域14,爾後,其 將稱為基極區1 4。 Μ #連結本發明,第一導電率類型便係所謂的η·型摻雜,而 第二導電率類型則係所謂的Ρ-型掺雜。如果多數的電荷載 子係電子的話,那麼半導體材料中的摻雜便稱為心型,如 果多數的電荷載子係電洞的話,那麼半導體材料中的摻雜 便稱為ρ-型。在本發明中,摻雜導電率類型有可能選擇相 反的類型。 基極區1 4與集極區1 2相鄰,其中該基極區丨4至少有一 區ί又係开> 成於泫基板1 〇的表面1 5及該集極區1 2之間。在 該基板1 0的表面上,會以適當的方式塗敷一多晶矽層1 7, 例如多晶矽,其可提供第二種導電率類型(ρ -型),其中基 本上該基板1 0中的基極區1 4仍然保持曝露。在後面,該層 1 7可當作該基極區1 4的ρ -摻雜基極端點區。 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 554488 五、發明説明(7 ^該基板1〇的表面上或其内部’會由—種材料,例如介 电貝絕緣)材料,構成一層或多層 、佳;r Fi样帝㈤ 其中會對該介電層 進仃圖^處理以便曝露該基極區14的至少_區段。 接f曰塗敷由多晶半導體材料,較 ★ mi。 私佳的係聚矽氧,所構 成的層1 8 ’使得原則上此多晶矽層 14已經曝露的部份。 夠覆蓋住該基極區 在此情形中,因為未摻雜的多晶 ,,Λ Α1Π4 ο 、 曰曰夕層的電阻非常地高 (、,力為10 Ω cm),所以在該電晶體中 能的多晶矽層18便必須具備掺雜劑 ^ ^ 私功 F N列如,硼,磷或碎 望 可 以便達到個別的摻雜類型’所希望的摻雜濃度, 的多晶梦層電性導電率。為節省額外的接雜步驟,通常可 以在多晶石夕摻雜期間藉由添加適當的材料達到對 層18摻雜的目的。在此情形中,該多晶㊉^ 8包括該 導電率類型(η-型)。 晶 高 化 中 ήπ. 力又 中 高 利用本發明,較佳的係能夠塗敷一已經高度摻雜的多 石夕材料,因為會直接在現有的多晶㊉層18上方塗敷第二^ 導電材料的層20,以便與該多晶矽層18共同形成所謂的: 極雙層。由高導電材料所構成的第二層2〇通常會係一矽 物層。矽化物係金屬/矽氧烷化合物,其在矽^烷技術 係一種溫度穩定,低電阻的材料。該矽化物層的=度二 為0.1至0.2 # m ,其中〇丨至〇 2 #卬係沉積在規律表面 的厚度。所以,在該射極視窗中,該矽化物層的厚度戈 度會在0.2 # m之上,例如〇·5 # m。最常見的情形,:李 用的矽化物有MoSi2*WSi2。 /曰< 本紙張尺度適财@ Η家標準(CNS) Α4規格(21GX297公y 10- 554488 A7
現在將參考圖2以便解釋本發明中製造具有多晶矽射極 =雙極電晶體之方法的進-步步驟。接著,該半導體結構 知曰進行溫度處理(回火),使得該摻雜劑至少有一部份會 從該高度摻雜的多晶矽層18擴散至該單晶主體中,即滲入 土板1 0。因此,會在該基板中形成該主動射極區2 2,尤其 是在基極區14的附近。因此,該高度摻雜的多晶矽層“中 的第一導電率類型的摻雜原子至少有一部份會滲入該基板 以便在孩基板丨〇中的基極區丨4附近產生第一導電率類型的 王動射極區22。該主動射極區22會從該多晶矽層丨8與該 基板10之間的介面15延伸至基板1〇的半導體材料中。 再者,在溫度處理期間,利用第二導電率類型摻雜且供 基辰端點1 5使用的多晶矽層丨7中的第二導電率類型的摻雜 訂
原子會有一部份滲入該基板1〇中,其與該基板1〇中的基極 區14表面會有非常大的連接。 矽技術中的專有名詞,溫度處理或回火,所指的係在惰 性氣體環境中,例如氮,氬,氫,及所形成的氣體,於高 溫下進行矽處理。因此,不會成長新的層也不會移除任何 材料仁疋已經存在的層及石夕基板本身則會發生明確的改 變。在此情形中,各種不同摻雜多晶矽層丨7 ,丨8中的第一 或第二導電率類型的摻雜劑會滲入該半導體基板1 〇相鄰的 半導體材料中。 接著會對由多晶矽層丨8及高導電第二層2 〇所構成的射極 雙層進行圖樣處理以產生該雙極電晶體的射極端點區。圖 樣處理通常都係藉由對個別層進行乾式蝕刻以達成。如果 -11- 五、發明説明(9 〜上万4導電的,夕化物層2 相同的或對等的處理特性, =…一夕層18 助於處理的進行。 “姑刻特性,的話,將會有 然終=料28填充該半_構中仍 極端區的接點端=基;m的便產生該射 二山 土泜嘀5 17的接點端26。在該射極 :: 財化物層2 〇可當作蚀刻該接觸孔的姓刻阻止元 ιθ由上ϋ本喬明用於製造具有多晶矽射極的雙極電晶俨 之方法’其可能降低該射極端區的料電阻,因而才可^ 大幅地改良雙極電晶體的電性特徵。因此,藉由沉積心 極雙層以達到降低射極電阻的目的對於截止頻率會有正面 的影響’通常’對電路中的電壓及功率增益 影響。 叼 用於製造具有多晶矽射極的雙極電晶體之新穎的,有利 的概念包括以兩階段的方式進行該射極端區的沉積的步 驟因此4第層1 8通常係由高度摻雜的多晶碎材料所 構成的。在本發明中,其僅係當作該摻雜劑源,並且用以 產生一多晶矽單晶介面,因此可能選擇比以前更薄的厚 度。1¾第二層2 0則係一高度導電材料層,其可保持非常低 位準的引線電阻,並且可當作蝕刻該接觸孔的阻止層。其 可填塞該射極視窗卻不會顯著地提昇射極電阻。在較佳的 處理中,此第二層2 0必須能夠忍受射極回火的高溫,其通 554488 五、發明説明( 常約為100〇。〇或承黑,# „ 1 理理:能進-步—二=r法中的處 第可採用另外—種處理類型,其中會在沉積該 12=進行射極回火。當沉積該第二層時,純金屬 使用ι 夕化物)都係理想材料,其中,最好的係 ==的金㈣物’如二碎化—之類; 障。。、匕的材料’如鎮,則可能需要有額外沉積一擴散位 法 晶 電 本1月用於製造具有多晶石夕射極的雙極電晶體之方 ,根據本發明必須進行雙階段的射極沉冑,其下方多 矽層可當作該主動電晶體區域的接雜劑源,而上方高導電 U其可§作㈣孩接觸孔之㈣阻止裝置並 觸孔與該多晶石夕射極之間的垂直電流傳輸。 晶 蝴2者,應該瞭解的係,本發明亦可應用於有偏差的電 -口構中尤其疋,具羞晶成長基極區的電晶體。 集 結 =以,在某些電晶體結構中,該基極區及甚至部分的 極區會為晶成長在該基板之上。在未來可能經常使用的 構中,亦有可能以有利的方式使用本發明的射極雙層 符號對照表 10 基板 !2集極區 14 基極區 15基板表面 16 絕緣層 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) -13- 554488 A7 B7 五、發明説明(u ) 17 p-摻雜多晶矽層 18 η-摻雜多晶矽層 20 矽化物層 22 主動射極區 24 射極接點 26 基極接點 28 絕緣材料 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)

Claims (1)

  1. 554488 A BCD 六、申請專利範園 1. 一種用於製造一具有一多晶矽射極的雙極電晶體之方 法,包括: 產生一第一導電率類型的一集極區(12),以及與其相 鄰一第二導電率類型的一基極區(1 4); 塗敷至少一層一絕緣材料層(16),並且對該至少一層 (1 6)進行圖樣處理以便曝露該基極區(丨4)的至少一區 段; 利用一摻雜原子產生高度摻雜的該第一導電率類型的 一多晶矽半導體材料層(18),以便原則上能夠覆蓋住該 已經曝露的區段,然後在該多晶矽半導體材料之該第一 層(18)<上產生一第二層一高度導電材料層(2〇)以便產 生相同的一射極雙層;及 該咼度摻雜的多晶矽層(丨8)中的該第一導電率類型的 該摻雜原子至少有一部份會滲入該基極區(14)以便產生 該第一導電率類型的一射極區(2 2 )。 2·如申請專利範圍第!項之方法,進一步包括對該射極雙 層進行圖樣處理的步驟,以便產生一射極端區。 3_如申請專利範圍第^員之方法,進一步包括_讓該射極 端區與一接點端(2 4 )產生接觸的步驟。 4·如申請專利範圍第Η之方法,其中該高度接雜的多晶 矽層(1 8)中的該第一導電率類型的摻雜原子至少有一部 份會滲入該基極區(1 4)的該步驟係利用回火來進行。 5·如申請專利範圍第1項之方法,其中該第二層可當 作蝕刻該接觸孔的阻止層。 两 -15- 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐)' __________ 554488 A8 B8 C8 D8 申請專利範圍 6·如申請專利範圍第1項之方法,其中該第二層(2〇)係由 與半導體材料具有相同的處理特性的一材料所構成的。 7.如申請專利範圍第1項之方法,其中影響步驟會在產生 該第二層(2 〇 )該步驟之前或之後才執行。 -16- ---- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
TW091115532A 2001-07-13 2002-07-12 Method for manufacturing a bipolar transistor having a polysilicon emitter TW554488B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10134089A DE10134089A1 (de) 2001-07-13 2001-07-13 Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter

Publications (1)

Publication Number Publication Date
TW554488B true TW554488B (en) 2003-09-21

Family

ID=7691669

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091115532A TW554488B (en) 2001-07-13 2002-07-12 Method for manufacturing a bipolar transistor having a polysilicon emitter

Country Status (7)

Country Link
US (1) US7060583B2 (zh)
EP (1) EP1407484A2 (zh)
KR (1) KR20040013146A (zh)
CN (1) CN100362636C (zh)
DE (1) DE10134089A1 (zh)
TW (1) TW554488B (zh)
WO (1) WO2003007361A2 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115965B2 (en) * 2004-09-01 2006-10-03 International Business Machines Corporation Vertical bipolar transistor with a majority carrier accumulation layer as a subcollector for SOI BiCMOS with reduced buried oxide thickness for low-substrate bias operation
CN100361281C (zh) * 2005-11-11 2008-01-09 中国电子科技集团公司第五十五研究所 半导体平台工艺
US7470594B1 (en) 2005-12-14 2008-12-30 National Semiconductor Corporation System and method for controlling the formation of an interfacial oxide layer in a polysilicon emitter transistor
KR101649004B1 (ko) * 2009-05-26 2016-08-17 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
CN103400764B (zh) * 2013-07-24 2016-12-28 上海华虹宏力半导体制造有限公司 双极型晶体管的形成方法
KR102220032B1 (ko) * 2018-08-20 2021-02-25 한국과학기술원 폴리 실리콘 이미터 층이 삽입된 2-단자 바이리스터 및 그 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US518276A (en) * 1894-04-17 richards
DE3304642A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit bipolartransistor-strukturen und verfahren zu ihrer herstellung
JPS6146063A (ja) * 1984-08-10 1986-03-06 Hitachi Ltd 半導体装置の製造方法
EP0270703B1 (de) * 1986-12-12 1991-12-18 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
US6004855A (en) * 1988-04-11 1999-12-21 Synergy Semiconductor Corporation Process for producing a high performance bipolar structure
US5204276A (en) * 1988-12-06 1993-04-20 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5001533A (en) * 1988-12-22 1991-03-19 Kabushiki Kaisha Toshiba Bipolar transistor with side wall base contacts
US5185276A (en) * 1990-01-31 1993-02-09 International Business Machines Corporation Method for improving low temperature current gain of bipolar transistors
JP2855919B2 (ja) * 1991-10-24 1999-02-10 日本電気株式会社 半導体装置およびその製造方法
JP2606141B2 (ja) * 1994-06-16 1997-04-30 日本電気株式会社 半導体装置およびその製造方法
FR2756100B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos
US6414372B2 (en) * 1997-02-18 2002-07-02 Nec Corporation Bipolar transistor having lightly doped epitaxial collector region constant in dopant impurity and process of fabrication thereof
KR100248504B1 (ko) * 1997-04-01 2000-03-15 윤종용 바이폴라 트랜지스터 및 그의 제조 방법
JP3366919B2 (ja) * 1997-06-27 2003-01-14 エヌイーシー化合物デバイス株式会社 半導体装置
JP3186691B2 (ja) * 1998-04-07 2001-07-11 日本電気株式会社 半導体装置及びその形成方法
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
EP1037284A3 (en) * 1999-03-15 2002-10-30 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor and method for fabricating the same
FR2795233B1 (fr) * 1999-06-18 2001-08-24 St Microelectronics Sa Procede de fabrication autoaligne de transistors bipolaires
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
SE517833C2 (sv) * 1999-11-26 2002-07-23 Ericsson Telefon Ab L M Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden

Also Published As

Publication number Publication date
WO2003007361A3 (de) 2003-04-24
CN100362636C (zh) 2008-01-16
CN1528013A (zh) 2004-09-08
US7060583B2 (en) 2006-06-13
KR20040013146A (ko) 2004-02-11
DE10134089A1 (de) 2003-01-30
WO2003007361A2 (de) 2003-01-23
EP1407484A2 (de) 2004-04-14
US20040185631A1 (en) 2004-09-23

Similar Documents

Publication Publication Date Title
TW473844B (en) Method of fabricating a self-aligned bipolar junction transistor in silicon carbide and resulting devices
US4481706A (en) Process for manufacturing integrated bi-polar transistors of very small dimensions
JP3995219B2 (ja) ダイオードを内蔵した絶縁ゲートバイポーラトランジスタとその製造方法
JPH0376576B2 (zh)
TW200535939A (en) A transistor structure with minimized parasitics and mehtod of fabricating the same
TW201029110A (en) Silicided trench contact to buried conductive layer
TW200805657A (en) Power semiconductor device having improved performance and method
JPS625349B2 (zh)
JP2003347233A (ja) ポリシリコン層およびポリシリコン構造を有する半導体デバイスにおける粒度を制御する方法
TW554488B (en) Method for manufacturing a bipolar transistor having a polysilicon emitter
TWI305927B (en) Semiconductor device and method of making the same
JP2002524853A (ja) バイポーラトランジスタを備える半導体デバイスの製造方法
JP2606805B2 (ja) エミツタ‐ベース複合体の製法
US20060186437A1 (en) Bipolar transistor
EP0104079B1 (en) Integrated circuit contact structure
JPH0198261A (ja) 選択的に成長したエピタキシャル層の横方向範囲を制御した側壁コンタクトバイポーラトランジスタ
US5734194A (en) Semiconductor device and method of making
JPS6095969A (ja) 半導体集積回路の製造方法
WO2022034826A1 (ja) 半導体装置の電極部及びその製造方法
JP2576373B2 (ja) 半導体装置及びその製造方法
JP4090009B2 (ja) 半導体装置の製造方法
KR940004257B1 (ko) 바이폴라 트랜지스터의 제조방법
JP2004022720A (ja) 半導体装置
JP2000114458A (ja) トレンチ型キャパシタ
JP2023008517A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees