TW550603B - Laminated inductor - Google Patents

Laminated inductor Download PDF

Info

Publication number
TW550603B
TW550603B TW091102050A TW91102050A TW550603B TW 550603 B TW550603 B TW 550603B TW 091102050 A TW091102050 A TW 091102050A TW 91102050 A TW91102050 A TW 91102050A TW 550603 B TW550603 B TW 550603B
Authority
TW
Taiwan
Prior art keywords
conductor pattern
turns
coil conductor
coil
laminated
Prior art date
Application number
TW091102050A
Other languages
English (en)
Inventor
Keiji Sakata
Original Assignee
Murata Manufacturing Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co filed Critical Murata Manufacturing Co
Application granted granted Critical
Publication of TW550603B publication Critical patent/TW550603B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/24Magnetic cores
    • H01F27/245Magnetic cores made from sheets, e.g. grain-oriented
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F17/0013Printed inductances with stacked layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)

Description

550603 A7 ______B7 五、發明說明(I ) 發明背景 發明之領域 本發明有關於一種疊層電感器,而更特別的是有關於 一種合倂於各種電子電路之中並且用來充當雜訊濾波器等 等的疊層電感器。 習知技術之說明 至今在如此的疊層電感器之間,顯示一種電感器’其 中的線圈50藉由以圖6所示的規則順序來連接螺紋線線圈 導體圖樣51與52而經由通孔53形成於疊層主體內部°線 圏50乃是由線圏導體圖樣51與52組合而成的,其中每〜 f固皆建構有兩匝、通孔53等等。換言之,建構線圈5〇致 使以螺紋線方向從外部至內部的線圈導體圖樣51以及以螺 糸文線方向從內部至外部的線圏導體圖樣52係交替地設置。 以如此的方法,傳統的螺紋線線圈導體圖樣51與52具有 丰目同的匝數(兩匝或者更多),而且可以交替地串聯連接’ 因而在小尺寸的電感器中能得到高的電感値。 然而,在使用傳統螺紋線線圈導體圖樣的疊層電感器 中,由於使用具有多匝數(兩匝或者更多)的線圏導體圖樣 ,因此並不能夠調整每一匝的電感値,故而存在每一匝電 感値的中心數値並不能夠彼此一致之問題。 再者’在傳統的疊層電感器中,當不能夠得到所需要 的電感値時,則要實行諸如使用具有許多匝數的線圈導體 圖樣、使用具有高導磁率的材質來充當疊層主體等等之對 __________3 __ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) C請先閱讀背面之注意事項再填寫本頁) ·. 線- 550603 A7 B7 五、發明說明(v) 策。然而,當線圏導體圖樣51與52的匝數增加時,便需 要減少線圈導體圖樣51與52的圖樣寬度,並且因而會有 糸泉圈50的直流電阻値增加之問題。再者,當使用具有高導 磁率的材質來充當疊層主體時,則在疊層電感器中,便很 有可能會發生磁飽和,而且會有直流重疊特性惡化之問題 〇 以如此的方法,由於線圈導體圖樣的匝數受限於傳統 白勺疊層電感器,因此會有設計自由度低之問題,並且難以 得到最適當的特性。 發明槪要 所以,本發明的目的爲提供一種疊層電感器,其中具 有高的設計自由度,而且能夠簡易地得到最適當的特性。 爲了達到以上的目的,根據本發明的一種疊層電感器 包含一暨層主體’其中經由絕緣層來堆疊具有至少一面的 複數個螺紋線線圏導體圖樣。在疊層電感器中,該複數個 芽泉圈導體圖樣電氣地串聯連接在一起,藉以定義一線圈, 而且該線圈包含至少兩種具有不同匝數的線圈導體圖樣。 开多成於具有上述架構的疊層主體中之線圈電感値會根據至 少兩種具有不同匝數的線圏導體圖樣之總匝數而改變。因 比匕,當該線圏乃是由諸如一匝的線圏導體圖樣以及兩匝的 芽泉圈導體圖樣所組成時,則該線圏的電感値便會藉由使用 一匝的線圏導體圖樣而以一匝的單位來調整之。另一方面 ,藉由使用兩匝的線圏導體圖樣便能夠得到較大的電感値 ____4 _ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公f )' — (請先閱讀背面之注意事項再填寫本頁) --裝 --線· 550603 A7 __________B7___ 五、發明說明(、) (請先閱讀背面之注意事項再填寫本頁) 。換言之’經由具有不同匝數的螺紋線線圏導體圖樣之組 合’該線圈的電感値便能夠簡易地達到目標數値。此時, 由於只有一部份的線圏導體圖樣具有多匝數,因吐與僅以 導體1¾樣構成之線圏相較,該線圈便會具有低的 直流電阻値。 再者’該複數個線圈導體圖樣經由設置於絕緣層的第 一位置或是設置於第二位置的通孔而電氣地串聯連接。如 果線圈導體圖樣改變,則由於通孔會在相同的位置上,因 it匕一些在絕緣層中用來形成通孔的打孔印模便已足夠。 再者,在絕緣層的疊層方向上將具有較多匝數的線圈 導體圖樣安排於外部,藉以將具有較少匝數的線圈導體圖 樣夾於中間。在以上的結構中,在疊層主體較上以及較下 方的線圈導體圖樣之匝數會較大於其中間的。因此,在疊 層主體的中間其線圈的直流電阻値之分佈會是低的,而在· 上邰以及下部則是局的。因此,在熱散逸能力筒的璧層主 體上部與下部中之熱產生量會增加,而熱散逸能力低的中 之熱產生量便會受到抑制。 再者,與此相對比的是,當較少匝數的線圈導體圖樣 安排於外部時,則在絕緣層以及線圈導體圖樣藉由壓力而 堆疊並且附著在一起時所導致的變形便會降低。由於在外 咅β藉由壓力所引起的附著上之變形較大,因此能夠藉由在 疊層主體較外部處,設置變形不太可能會發生於其中的較 少匝數之線圈導體圖樣來減少其變形。以如此的方法,便 會g夠增加熱散逸的效率,而且藉由以不同的方法來設置線 ____5 ___ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 550603 A7 ____B7__ 一 五、發明說明(* ) 圏導體圖樣,便能夠降低在壓力所引起的附著上之變形, 然而其間的折衷對策乃是需要的,並且其必須隨著需求的 場合來選擇之。 再者,以一種在絕緣層的疊層方向以具有較少匝數的 芽泉圈導體圖樣起始的上升順序來安排線圏導體圖樣。在以 上的結構中,在絕緣層以及線圏導體圖樣藉由壓力而堆疊 並且附著在一起時所導致的變形便會降低。 再者,以絕緣層的疊層方向來堆疊複數個疊層部分; 而在其中每一疊層部分中,線圏導體圖樣則是以一種由具 有較少匝數的線圈導體圖樣起始的上升順序來安排的。因 爲以上的結構,由於設置具有較少匝數的線圏導體圖樣以 便實質地一致於具有多面數的線圏導體圖樣之間,因此會 進一步地降低在絕緣層以及線圏導體圖樣藉由壓力而堆疊 並且附著在一起時所導致的變形。 圖式簡單說明 圖1爲顯示根據本發明第一實施例的疊層電感器架構 之立體分解圖; 圖2爲顯示圖1的疊層電感器外觀之立體圖; 圖3爲顯不根據本發明第二實施例的疊層電感器架構 之立體分解圖; 圖4爲顯75根據本發明第三實施例的疊層電感器架構 之立體分解圖; 圖5爲顯示根據本發明第四實施例的疊層電感器架構 ___6___ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) C請先閱讀背面之注意事項再填寫本頁) 訂·- -1線· 550603 A7 B7 五、發明說明(Ο 之立體分解圖; 圖6爲顯示傳統疊層電感器的線圏導體圖樣之示意圖 〔元件符號說明〕 10 疊層電感器 l〇a 疊層電感器 12 兩匝的螺紋線線圈導體圖樣 13 引出導體圖樣 14 引出導體圖樣 15a 通孔 15b 通孔 16 線圈 18 疊層部分 20 疊層主體 21 陶瓷薄片 22 陶瓷薄片 23 陶瓷薄片 24 陶瓷薄片 27 陶瓷薄片 50 線圈 51 螺紋線線圏的導體圖樣 52 螺紋線線圏的導體圖樣 53 通孔 (請先閱讀背面之注意事項再填寫本頁) .. -線· 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 550603 A7 ___B7 五、發明說明(έ ) 較佳實施例之說明 此後,參照附圖來說明根據本發明的疊層電感器之實 施例。 第一實施例,圖1與2 如同圖1所示的,根據本發明第一實施例的疊層電感 器10係包含:其上形成有建構一匝的螺紋線線圈導體圖樣 11之陶瓷薄片21、其上形成有建構兩匝的螺紋線線圏導體 圖樣12之陶瓷薄片22、其上分別形成有引出導體圖樣13 與14之陶瓷薄片23與24等等。形成陶瓷薄片21至24致 使磁性的陶瓷粉末以及非傳導性的陶瓷粉末以一種接合材 料等物混合並且捏製在一起,並且以薄片狀形成。 堆疊在其上設置有一匝的螺紋線線圏導體圖樣11之陶 瓷薄片21,並且將其上設置有兩匝的螺紋線線圈導體圖樣 12之陶瓷薄片22分別堆疊於疊層陶瓷薄片21之上與下方 。在一匝的螺紋線線圈導體圖樣11中的圖樣寬度較大於在 兩西的螺紋線線圏導體圖樣12中的。再者,其上設有引出 導體圖樣13與14的陶瓷薄片23與24則分別堆疊於疊層 陶瓷薄片的上與下層。換言之,以陶瓷薄片21至24堆疊 的如此方向,具有較多匝數的線圏導體圖樣12設置於具有 車交少匝數的線圈導體圖樣11之上與下側,致使將具有較少 画:數的線圏導體圖樣11夾於中間。 此時,當一匝的線圈導體圖樣11中之圖樣寬度以P1 tk張尺度中國國家標準(CNS)A4規格(21〇x297公釐) ' --------------裝--- (請先閱讀背面之注音W事項再填寫本頁) 訂· •線· 550603 B7 五、發明說明(9 ) 表示並且在兩匝的線圈導體圖樣12中具有其間間隙的鄰接 兩圖樣之圖樣寬度以P2表示時,則將之設爲P1=P2。再者 ,設置線圈導體圖樣11以及線圏導體圖樣12致使當從上 方觀看時,線圏導體圖樣11與12便會實質地平放於另一 個之上方。進一步地改善電感器10電氣特性的小型以及穩 度度乃是其中的一個目的。 經由形成在每一個陶瓷薄片21至23中的通孔15a以 及15b,一*個接著一*個電氣地串聯連接兩面的線圈導體圖 樣12、一匝的線圏導體圖樣11、以及引出導體圖樣13與 14。以如此的方法,線圈導體圖樣11與12建構一個具有 平行於陶瓷薄片21至24疊層方向的線圈軸之線圈16。 於此,通孔15a與15b形成於陶瓷薄片21至23的固 定的位置上。換言之,通孔15a形成於線圈導體圖樣11與 12中的螺紋線圖樣之內部位置(陶瓷薄片21至23中的第 一位置上)。另一方面,通孔15b形成於線圈導體圖樣11 與12中的螺紋線圖樣之外部位置(陶瓷薄片21至23中的 第二位置上)。所以,通孔15a與15b分別位於參考線圏導 體圖樣11與12的相同位置上,而且當藉由使用打孔印模 將充當通孔的洞孔形成於陶瓷薄片21至23時’則一些種 類的打孔印模便已足夠,而且疊層電感器1〇的製造成本便 tg夠降低。 如同圖1所示的,以上的陶瓷薄片21至23會以規則 順序置於另一個之上,而且覆蓋的陶瓷薄片(並無顯示) 會配置於其上與下方,並且之後以模子將之壓制以及鍛燒 ___9 才、紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) --裝 i線- 550603 A7 __B7_ 五、發明說明(β ) (請先閱讀背面之注意事項再填寫本頁} ,藉以形成如圖2所示的疊層主體20。在疊層主體20的 兩末端部分上設置終端電極1與2。形成終端電極1與2 致使在Ag、Ag-Pd、Cu、Ni等等的傳導性漿狀物塗敷之後 ,接著將之烘烤,或者進一步地將之電鍍。終端電極1電 氣地連接到引出導體圖樣13,而終端電極2則電氣地連接 到引出導體圖樣14。 線! 在具有如此架構的疊層電感器10中,線圈16的電感 値之增加或者減少乃是根據兩線圈導體11與12總匝數之 增加或者減少而定的,其中兩線圈之間的匝數則是不同的 。所以,藉由調整其中設有一匝的線圏導體圖樣11之陶瓷 薄片的數目,便能夠以一匝的單位來調整線圏16的匝數。 換言之,藉由調整其中設有一匝的線圈導體圖樣11之陶瓷 薄片21的數目,便能夠槪略地調整線圈16的電感數値。 因此,同樣也可建構一種具有偶數匝或者奇數匝的線圈。 接著,在本實施例中,藉由以相同於之前的方法來改變引 出導體圖樣13與14的形狀,以便從事線圏16的電感値之 微調。然而,其並不需要表明這些引出導體圖樣13與14 不相應於說明在本發明第一觀點的一匝或者更多瞪之螺紋 糸泉線圈導體圖樣。 另一方面,藉由使用兩匝的線圈導體圖樣12,便能夠 得到較高的電感値。換言之,經由具有不同匝數的螺紋線 糸泉圈導體圖樣11與I2之組合,線圏I6的電感値便能夠簡 易地達到目標數値。此時,由於只有線圏導體圖樓12具有 多匝數,因此相較於其中所有的線圏導體圖樣皆镇有多阻 10 本^張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) " ^_ A7 550603 B7___ 五、發明說明(ί ) 數的傳統疊層電感器’而能夠得到具有較低直流電阻値的 電感器10。 再者,在疊層電感器10中,由於位於疊層主體20上 與下側的線圏導體圖樣中之阻數較大於位在疊層主體20中 間的|泉圏導圖樣的,因此線圈16的直流電阻値稀疏地分 佈於疊層主體20的中間,並且稠密地分佈於上與下側。所 以,在熱散逸能力高的疊層主體20之上與下部中’熱產生 量會增加,而在熱散逸能力低的中間’熱產生量則會受到 壓抑。因此,就整體而言’電感器中熱散逸的效率便能夠 增加。 第二實施例’圖3 根據本發明第二實施例的疊層電感器之架構顯示於圖 3。在疊層電感器l〇a中,除了在參照圖1與2所說明的疊 層電感器中設有一匝的螺紋線線圈導體圖樣11之陶瓷薄片 21以及設有兩西的螺紋線線圈導體圖樣12之陶瓷薄片22 之外,尙使用其中設有三匝的螺紋線線圈導體圖樣17之陶 瓷薄片27。換言之,建構一疊層部分18 ’致使設有兩匝的 螺紋線線圈導體圖樣12之陶瓷薄片22置於設有一匝的螺 糸文線線圈導體圖樣11之陶瓷薄片21上’而設有三匣的螺 絞:線線圈導體圖樣P之陶瓷薄片27則置於設有陶瓷薄片 22之上。接著,堆疊複數個疊層部分18 °再者’在圖3中 ,藉由相同的參考數字來命名相應於圖1的部件。 此時,當一匝的線圈導體圖樣11的圖樣寬度以P1表 ______η____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) _t· · · 線- 550603 A7 ___B7___ 五、發明說明(P ) 示、在兩匝的線圈導體圖樣12中其間具有一間隙的兩鄰接 圖樣之圖樣寬度以P2表示、以及在三匝的線圈導體圖樣 17中其間具有兩間隙的三鄰接圖樣之圖樣寬度以P3表示 時,則將之設爲P1=P2=P3。再者,配置線圈導體圖樣U 、12、以及17,致使當從上方觀看時,線圈導體圖樣11、 12、以及17實質地平放於另一個之上。進一步地改善電感 器IGa的電氣特性之小型化以及穩定度乃是其中的一個目 的。 三匝的線圈導體圖樣17、兩匝的線圈導體圖樣12、 一匝的線圈導體圖樣11、以及引出導體圖樣13與14經由 形成於每一陶瓷薄片21至23、以及27中的通孔i5a與 1 5 b而一個接著一個地電氣串聯連接。以如此的方法,,線 圏導體圖樣11、12、以及Π建構一個具有平行於陶瓷薄 片21至24、以及27疊層方向的線圏軸之線圏16a。 於此,通孔15a與15b形成於陶瓷薄片21至23、以 及27的固定的位置上。換言之,通孔l5a形成於線圈導體 圖樣11、12、以及17中的螺紋線圖樣之內部位置(陶瓷薄 片2丨至23、以及27中的第一位置上)。另一方面,通孔 15b形成於線圈導體圖樣11、12、以及Π中的螺紋線圖樣 之外部位置(陶瓷薄片21至23、以及27中的第二位置上)。 如同圖3所示的,以上的陶瓷薄片21至24、以及27 會以規則的順序置於另一個之上,而且覆蓋的陶瓷薄片(並 無顯示)會配置於其上與下方,並且之後以模子將之壓制以 及鍛燒,藉以形成如圖2所示的疊層主體20。在疊層主體 12 (請先閱讀背面之注意事項再填寫本頁) .祕 Ίδ、· :線. 木紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) A7 550603 B7___________ 五、發明說明(H ) 20的兩末端部分上設置終端電極1與2。終端電極1電氣 地連接到引出導體圖樣13 ’而終端電極2則電氣地連接到 引出導體圖樣I4。 在以如此方法所得到的疊層電感器1〇a中,配置較少 匝數的線圈導體圖樣11 ’藉以實質地一致於多匝數的導體 圖樣丨2與I7之間。所以,在陶瓷薄片21至24、與27以 及線圈導體圖樣11、I2、以及17經由壓力而堆疊並且附 著在一起時所產生的變形便能夠抑制。 一般而言,當複數個匝的複數個線圏導體圖樣堆疊時 ,則在此一部分中,經由壓力所造成的附著所產生的變形 便會增加。此乃是起因於因爲在多匝數的線圈導體圖樣中 其圖樣寬度變得較窄,故而由於陶瓷薄片與線圈導體圖樣 之間所產生的位準不同’使得壓力的疊層與附著之處理過 程中所引起的變形會變得較大。然而’當配置較少匝數的 ,乎泉圈導體圖樣11實質一致於多數匝的線圈導體圖樣12與 17之間時,則由於具有較大圖樣寬度的線圈導體圖樣11 會存在於具有較小圖樣寬度的線圏導體圖樣12與17之間 ,因此經由壓力所造成的疊層以及附著之處理過程中所產 生的變形便幾乎不會發生。 所以,在疊層電感器l〇a中,除了根據第一實施例的 疊層電感器10所產生的效應之外,尙能夠實現大量生產的 ,經濟效益,而且能夠得到穩定的電氣特性。 第三實施例,圖4 ____ 13___ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) i裝 . --線_ 550603 A7 ___B7_ 五、發明說明(、V) 根據本發明第三實施例的疊層電感器之架構顯示於圖 4中。在疊層電感器l〇b中,除了在參照圖1與2所說明 的疊層電感器中設有一匝的螺紋線線圈導體圖樣11之陶瓷 薄片21以及設有兩匝的螺紋線線圏導體圖樣12之陶瓷薄 片22之外,尙使用其中設有三匝的螺紋線線圈導體圖樣 17之陶瓷薄片27。換言之,建構疊層電感器10b,致使設 有兩II的線圏導體圖樣12之多數疊層陶瓷薄片22置於設 有*一的線圈導體圖樣11之多數暨層陶瓷薄片21之上’ 而設有三匝的線圈導體圖樣之多數疊層陶瓷薄片則進一步 地置於陶瓷薄片22之上。再者,在圖4中,藉由相同的參 考數字來命名相應於圖1的部件。 在具有以上架構的疊層電感器l〇b中,除了根據第一 實施例的疊層電感器10中所產生的效應之外,尙能夠實現 大量生產的經濟效益,並且因而能夠得到穩定的電氣特性 第四實施例,圖5 根據本發明第四實施例的疊層電感器之架構顯示於圖 5中。在疊層電感器l〇c中,在陶瓷薄片21至24堆疊的 女口此方向上,將具有較少匝數的線圏導體圖樣11配置於具 有較多匝數的線圈導體圖樣12之上與下側,藉以將具有較 多匝數的線圏導體圖樣12夾於中間。再者,在圖5中,藉 由相同的參考數字來命名相應於圖1的部件。 在具有以上架構的疊層電感器l〇c中,由於位於疊層 __________14 ___ 木紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
550603 A7 _____B7__ 五、發明說明(4) 主體上與下側上的線圏導體圖樣之匝數會少於位在疊層主 體中間的線圏導體圖樣的匝數,因此在藉由壓力而將陶瓷 薄片21至24堆疊並且附著在一起時所導致的變形便能夠 降低。換言之,由於外部的變形較大於內部的變形,因此 藉由配置變形不太可能會發生於其中的較少匝數之線圏導 體圖樣11,便能夠降低在疊層主體外部的部件中經由壓力 的附著所產的變形。 其他之實施例 本發明並不受限於以上的實施例,而且所要了解的是 ,在本發明的精神以及範疇內,可以從事各種的修改。例 女口,根據說明書以各種的方法係能夠改變線圏的匝數、線 圏導體圖樣的形狀等等。 再者,本發明不僅能夠應用於疊層電感器,同樣可應 用於疊層型式的LC混合物部件中之電感器部分、疊層型 式的LR混合物部件中之電感器部分、疊層型式的共模扼 流圈等等之中。再者,在以上的實施例中,其中線圈軸垂 直於架置表面之電感器用來充當範例並且說明之,然而其 中線圈軸平行於架置表面之電感器同樣也可以使用。 再者,在以上的實施例中,在其上形成有線圈導體圖 樣的陶瓷薄片已經堆疊之後,便將之整合鍛燒,然而其產 生的方法並不受限於此。可以使用預先鍛燒過的陶瓷薄片 。再者,可以藉由以下所說明的方法來產生電感器。在藉 由使用一種類似漿糊狀的陶瓷材質,以打印等等方法形成 — _ 15____ 衣紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) ir^J·. -線- 550603 A7 _____B7_____ 五、發明說明(A ) 糸邑緣層之後,藉由塗刷一種類似漿糊狀的傳導性材質於絕 糸彖層的表面上來形成一線圈導體圖樣。然後,藉由塗刷一 種漿糊狀的陶瓷材質於線圏導體圖樣之上,來製作包含其 中的線圏導體圖樣之絕緣層。以相同的方法,從事線圈導 體圖樣之間的電氣連接,並且藉由以規則順序來重複如此 的塗刷動作,便能夠得到具有疊層架構的電感器。 實際的範例 將所要得到的電感値之目標數値設爲22μΗ,並藉由使 用一匝以及兩匝的螺紋線線圈導體圖樣來產生四種疊層電 感器(樣本1號至樣本4號),且評估計算之。其結果顯示 於表1之中。在樣本1至3中,只有使用相同匝數的線圏 導體圖樣,而在樣本4中,則組合具有不同匝數的線圏導 體圖樣。在表1中,陶瓷薄片材質Α爲一種具有相對低導 磁率的陶瓷材質。在表1中,線圈導體圖樣的圖樣寬度以 及線圈的匝數形成於四種樣本1號至4號之上,並且顯示 實際上所得到的電感數値、直流電阻數値、以及線圈可允 許之電流。 __ 16 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公f ) (請先閱讀背面之注意事項再填寫本頁) 一5J·' ί線- 550603 A7 _____ Β7 五、發明說明(< ) 表1 陶瓷薄 線圈導體圖樣 線圏 電感値 直流電 阻値(Ω) 可允許 片材質 匝數 圖樣寬度 (mm) 之匝 數 _ 之電流 樣本 A 1匝 0.55 17.5 14.1 0.82 180 1號 樣本 A 2匝 0.25 18.5 22.2 1.75 160 2號 樣本 B 1匝 0.55 13.5 22.1 0.62 80 3號 樣本 A 1匝 0.55 16.5 22.5 1.28 140 4號 2匝 0.25 6.0 如同將要從表1 了解的是,在樣本1號中,所得到的 電感數値並不會達到目標數値22μΗ。相反的是,在樣本2 號以及樣本3號中,所得到的電感數値實際上達到目標數 値。然而,在樣本2號中的直流電阻値乃是高的,而在樣 本3號中可允許的電流則乃是低的。另一方面,在樣本4 號中的直流電阻値以及可允許的電流則更爲平衡。 如同淸楚地了解於以上的說明,根據本發明,由於形 成於疊層主體中的線圏乃是由至少兩種以上而具有不同匝 婁^之螺紋線線圈導體圖樣所組成的,因此藉由具有不同匝 17 t氏張尺度適用中國國家標準(CNS)A4規格(210 X 297公f Γ " "" (請先聞讀背面之注意事項再填寫本頁)
550603 A7 ^_B7 五、發明說明(々) 數的線圏導體圖樣之組合,其便可以任意地調整線圈的匣 數,並且能夠簡易地得到具有所需的電感値之疊層電感器 Ο 再者,可以降低用來形成通孔致使其通孔設置於絕緣 層的第一位置或者位於第二位置的打孔印模之種類,而使 得疊層電感器的製造成本能夠降低。 再者,線圈的直流電阻値之分佈在疊層主體的中間部 分會變低,而在疊層主體的上與下側會變高,致使具有較 多匝數的線圏導體圖樣會配置於外部,藉以將在絕緣層堆 疊方向上具有較少匝數的線圈導體圖樣夾於中間。所以, 在熱散逸效率高的疊層主體的上與下部’便能夠增加其熱 產生量,並且因而能夠得到熱散逸效率高的高度可靠之疊 層電感器。 再者,相對於此,當具有較少匝數的線圏導體圖樣配 置於外部時,則在線圈導體圖樣以及絕緣層藉由壓力而堆 疊並且附著在一起時所引起的變形便能夠降低。由於當經 由壓力而附著時的變形外部較大於內部的’因此藉由在外 咅[S配置具有較少匝數而同樣也會引起變形的線圈導體圖樣 ,便能夠降低在因壓力所引起的附著上之變形。以如此的 方法,藉由改變線圈導體圖樣的位置,便能夠增加熱散逸 的效率,並且能夠降低因經由壓力所致的附著其所引起的 變形。 再者,能夠降低在線圈導體圖樣以及絕緣層藉由壓力 而堆疊並且附著在一起時所引起的變形,致使線圏導體圖 _18 ____ 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) --I I I I I----— II --I (請先閱讀背面之注意事項再填寫本頁) 訂· 線· 550603 A7 _B7_ 五、發明說明(/)) 樣以絕緣層堆疊方向起始於具有較少匝數的線圈導體圖樣 之規則順序來配置其線圏導體圖樣。 (請先閱讀背面之注意事項再填寫本頁) 再者,具有較少匝數的線圈導體圖樣係能夠配置成實 質地一致於具有多匝數的線圏導體圖樣之間,致使堆疊其 中每一個線圏導體圖樣以規則順序起始於較少匝數的線圈 導體圖樣之複數個疊層部分。因此,便能進一步地降低在 糸泉圈導體圖樣以及絕緣層藉由壓力而堆疊並且附著在一起 時所引起的變形,而實現大量生產的經濟效益,並且能夠 得到穩定的電氣特性。 _19 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐)

Claims (1)

  1. 550603 C8 D8 六、申請專利範圍 I 一種疊層電感器,包含: 一疊層主體,其中具有至少一匝的複數個螺紋線線圏 導體圖樣係經由絕緣層堆疊, 其中,該複數個線圏導體圖樣係電氣地串聯連接在一 起’藉以定義一線圏,並且其中,該線圏包含至少兩種具 有不同匝數的線圈導體圖樣。 2.如申請專利範圍第1項之疊層電感器,其中,該線 圈導體圖樣經由設置於絕緣層第一位置或者第二位置的通 孔而電氣地串聯連接自一起。 3·如申請專利範圍第1或2項之疊層電感器,其中, 具有較多匝數的線圈導體圖樣係安排於外部,藉以在絕緣 層堆疊方向上將具有較少匝數的線圈導體圖樣夾於中間。 4. 如申請專利範圍第1或2項之疊層電感器,其中, 將具有較少匝數的線圏導體圖樣安排於外部,藉以在絕緣 層堆疊方向上將具有較多匝數的線圏導體圖樣夾於中間。 5. 如申請專利範圍第1或2項之疊層電感器,其中, 該線圈導體圖樣乃是以一種在絕緣層堆疊方向上起始於具 有較少匝數的線圈導體圖樣之上升順序來安排之。 6. 如申請專利範圍第1或2項之疊層電感器,其中, 以絕緣層堆疊方向來堆疊複數個疊層部分,在每一疊層部 分中,以一種起始於具有較少匝數的線圈導體圖樣之上升 順序來安排線圈導體圖樣。 7. 如申請專利範圍第1項之疊層電感器,其中,一匝 的線圈導體圖樣之圖樣寬度等於由線圏導體圖樣複數個匝 ____1___ 本紙張尺度·適用令國國家標準(CNS)A4規格(210 χ 297公爱) (請先閲讀背面之注意事項再塡寫本頁)
    550603 A8 B8 C8 D8 申請專利範圍 的多圖樣寬度以及鄰接匝的間隙所界定的。 8.如申請專利範圍第2項之疊層電感器 ——位置乃是位於螺紋線線圏導體圖樣的內部 置則是位於其外部。 其中,該第 而該第二位 (請先閲讀背面之注意事項再塡寫本頁) 、IT, 線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW091102050A 2001-02-14 2002-02-06 Laminated inductor TW550603B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001037072A JP2002246231A (ja) 2001-02-14 2001-02-14 積層型インダクタ

Publications (1)

Publication Number Publication Date
TW550603B true TW550603B (en) 2003-09-01

Family

ID=18900254

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091102050A TW550603B (en) 2001-02-14 2002-02-06 Laminated inductor

Country Status (4)

Country Link
US (1) US7046114B2 (zh)
JP (1) JP2002246231A (zh)
KR (1) KR20020077799A (zh)
TW (1) TW550603B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103339833A (zh) * 2011-01-31 2013-10-02 日立工机株式会社 盘式电动机和电动工作机
CN110648832A (zh) * 2018-06-27 2020-01-03 合利亿股份有限公司 无线充电线圈

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841847B2 (en) * 2002-09-04 2005-01-11 Chartered Semiconductor Manufacturing, Ltd. 3-D spiral stacked inductor on semiconductor material
US20050104158A1 (en) * 2003-11-19 2005-05-19 Scintera Networks, Inc. Compact, high q inductor for integrated circuit
JP4140061B2 (ja) 2004-01-23 2008-08-27 株式会社村田製作所 チップインダクタおよびその製造方法
ATE396487T1 (de) * 2004-06-07 2008-06-15 Murata Manufacturing Co Mehrschichtige spule
JP2006049432A (ja) * 2004-08-02 2006-02-16 Murata Mfg Co Ltd 積層型電子部品
TW200717549A (en) 2005-10-14 2007-05-01 Murata Manufacturing Co Multiplayer coil component
FR2892848B1 (fr) * 2005-10-27 2009-12-25 Centre Nat Etd Spatiales Transformateur tournant
CN101341556A (zh) * 2005-12-19 2009-01-07 皇家飞利浦电子股份有限公司 交错的平面变压器初级绕组和次级绕组
JP4635969B2 (ja) * 2006-06-23 2011-02-23 Tdk株式会社 コイル装置、トランスおよびスイッチング電源
US8236370B2 (en) * 2006-07-05 2012-08-07 Reprotect, Inc. Condoms with lubricant compositions and packaging providing enhanced functionality
JP2008177254A (ja) * 2007-01-16 2008-07-31 Murata Mfg Co Ltd インダクタ及びその製造方法
FR2911992A1 (fr) * 2007-01-30 2008-08-01 St Microelectronics Sa Inductance multiniveaux
JP4895039B2 (ja) * 2007-06-08 2012-03-14 日本電気株式会社 インダクタ、配線基板、および半導体装置
US8217748B2 (en) * 2007-11-23 2012-07-10 Alpha & Omega Semiconductor Inc. Compact inductive power electronics package
US7868431B2 (en) * 2007-11-23 2011-01-11 Alpha And Omega Semiconductor Incorporated Compact power semiconductor package and method with stacked inductor and integrated circuit die
US7884452B2 (en) 2007-11-23 2011-02-08 Alpha And Omega Semiconductor Incorporated Semiconductor power device package having a lead frame-based integrated inductor
US7884696B2 (en) * 2007-11-23 2011-02-08 Alpha And Omega Semiconductor Incorporated Lead frame-based discrete power inductor
US7948346B2 (en) * 2008-06-30 2011-05-24 Alpha & Omega Semiconductor, Ltd Planar grooved power inductor structure and method
JP5029761B2 (ja) 2008-08-07 2012-09-19 株式会社村田製作所 積層インダクタ
EP2242067B1 (en) * 2009-04-16 2013-01-23 SEPS Technologies AB A transformer
US9111675B1 (en) 2010-04-07 2015-08-18 Xilinx, Inc. Stacked inductor structure
US8143987B2 (en) * 2010-04-07 2012-03-27 Xilinx, Inc. Stacked dual inductor structure
TWI611439B (zh) 2010-07-23 2018-01-11 乾坤科技股份有限公司 線圈元件
WO2012077315A1 (ja) * 2010-12-06 2012-06-14 株式会社村田製作所 積層型インダクタ
US8717723B2 (en) 2012-01-10 2014-05-06 Xilinx, Inc. Driver circuit and method of generating an output signal
CN203982942U (zh) * 2012-02-29 2014-12-03 株式会社村田制作所 层叠型电感器以及电源电路模块
JP2013251455A (ja) * 2012-06-01 2013-12-12 Ibiden Co Ltd 電磁コイル
KR101359664B1 (ko) * 2012-06-28 2014-02-10 한국과학기술원 전력 발생용 연성 박막형 다적층 평판 코일 및 그 제조 방법
US9035435B2 (en) 2012-11-14 2015-05-19 Power Integrations, Inc. Magnetically coupled galvanically isolated communication using lead frame
US8976561B2 (en) 2012-11-14 2015-03-10 Power Integrations, Inc. Switch mode power converters using magnetically coupled galvanically isolated lead frame communication
US8818296B2 (en) 2012-11-14 2014-08-26 Power Integrations, Inc. Noise cancellation for a magnetically coupled communication link utilizing a lead frame
US9048017B2 (en) * 2013-03-14 2015-06-02 Xilinx, Inc. Circuits for and methods of implementing a gain stage in an integrated circuit
KR101892689B1 (ko) 2014-10-14 2018-08-28 삼성전기주식회사 칩 전자부품 및 칩 전자부품의 실장 기판
KR20160053380A (ko) * 2014-11-04 2016-05-13 삼성전기주식회사 적층형 인덕터
JP2016139742A (ja) * 2015-01-28 2016-08-04 株式会社村田製作所 コイル部品
JP6825189B2 (ja) * 2015-07-29 2021-02-03 サムソン エレクトロ−メカニックス カンパニーリミテッド. コイル部品及びその製造方法
KR101762028B1 (ko) * 2015-11-24 2017-07-26 삼성전기주식회사 코일부품 및 그 제조방법
WO2017104309A1 (ja) * 2015-12-14 2017-06-22 株式会社村田製作所 積層型コイル
JP6388096B2 (ja) 2016-07-15 2018-09-12 株式会社村田製作所 高周波トランスおよび移相器
KR102559973B1 (ko) * 2016-07-27 2023-07-26 삼성전기주식회사 인덕터
US10832848B2 (en) * 2017-06-26 2020-11-10 Qualcomm Incorporated Low DC resistance and high RF resistance power amplifier choke inductor
JP7021599B2 (ja) * 2018-04-18 2022-02-17 株式会社村田製作所 コモンモードチョークコイル

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873757A (en) * 1987-07-08 1989-10-17 The Foxboro Company Method of making a multilayer electrical coil
JPH0737719A (ja) 1993-07-16 1995-02-07 Matsushita Electric Ind Co Ltd チップインダクタ及びその製造方法
JPH0869935A (ja) * 1994-06-21 1996-03-12 Sumitomo Special Metals Co Ltd 多層プリントコイル基板の作製方法並びにプリントコイル基板及び多層プリントコイル基板
US5781093A (en) * 1996-08-05 1998-07-14 International Power Devices, Inc. Planar transformer
US5880662A (en) * 1997-08-21 1999-03-09 Dale Electronics, Inc. High self resonant frequency multilayer inductor and method for making same
JP2000286123A (ja) * 1999-03-30 2000-10-13 Tokin Corp 積層型インダクタンス素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103339833A (zh) * 2011-01-31 2013-10-02 日立工机株式会社 盘式电动机和电动工作机
CN110648832A (zh) * 2018-06-27 2020-01-03 合利亿股份有限公司 无线充电线圈

Also Published As

Publication number Publication date
US7046114B2 (en) 2006-05-16
US20020157849A1 (en) 2002-10-31
KR20020077799A (ko) 2002-10-14
JP2002246231A (ja) 2002-08-30

Similar Documents

Publication Publication Date Title
TW550603B (en) Laminated inductor
KR101983150B1 (ko) 적층형 인덕터 및 그 제조 방법
JP4535131B2 (ja) 積層コイル部品
CN101752058B (zh) 多层电感器
TW554354B (en) Multilayer inductor
TW490692B (en) Method of producing laminated ceramic electronic component and laminated ceramic electronic component
US20120032767A1 (en) Laminated coil
TW490687B (en) Multilayer inductor
JP3164000B2 (ja) 積層型インダクタ
TWI248091B (en) Chip inductor and manufacturing method therefor
TW452808B (en) Surface mount RC devices
TW536719B (en) Method of manufacturing laminated ceramic electronic component, and laminated ceramic electronic component
US6498555B1 (en) Monolithic inductor
JPS6379307A (ja) 積層トランス
US20150137929A1 (en) Multilayer inductor
TW495776B (en) Electronic device
TW465178B (en) Delay line
JP3545701B2 (ja) コモンモードチョーク
JP3594031B1 (ja) 積層セラミック電子部品、積層コイル部品および積層セラミック電子部品の製造方法
JP4432303B2 (ja) 積層インダクタ
JPH11265823A (ja) 積層型インダクタ及びその製造方法
CN111667970B (zh) 线圈组件
US20160126003A1 (en) Multilayer inductor
JP2003217935A (ja) 積層インダクタアレイ
US20010054472A1 (en) Manufacturing method for a laminated ceramic electronic component

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees