TW550573B - Gapless programming for a NAND type flash memory - Google Patents

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TW550573B
TW550573B TW091105436A TW91105436A TW550573B TW 550573 B TW550573 B TW 550573B TW 091105436 A TW091105436 A TW 091105436A TW 91105436 A TW91105436 A TW 91105436A TW 550573 B TW550573 B TW 550573B
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Masaru Yano
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Description

550573 A7 B7 五、發明説明 【發明領域】 本發明一般有關電子記憶體設計，並特別是有關用以 增進於-反及閘型快閃記憶體之執行的技術。 【習知技藝說明】 由於具增加的儲存需要之攜帶式及嵌入式產品的廣大 範疇，對於快閃記憶體要求正快速成長。一快閃記憶體能 取代一大量儲存媒體諸如一硬碟，並且例如被用於數位相 機與語音信箱系統。一反及閘型快閃記憶體晶胞陣列典型 地包含數個串聯的信號位元儲存電晶體，例如記憶體晶 胞 ^些5己憶體晶胞被安排成頁。例如，一頁可包含5 12 個位元組（4096個位元）。每個區塊有數頁，抹除係在一每 區塊之基礎下執行。進入該記憶體晶胞陣列之讀取係根據 頁，給予一起始頁位址，連續頁可被快速地讀出，例如以 每位元組50nsec的週期時間，連續地執行進入至一頁中的 一位組。將一頁寫入至該記憶體晶胞陣列在兩個步驟下 被完成：首先，該位址及資料被寫入至一内部暫存器，即 頁緩衝器，及第二，一特定指令開始寫入，即規劃，於該 内部暫存器之資料至該非揮發記憶體晶胞陣列。該資料之 寫入僅在一每頁基礎下被執行，當讀取進入為快速時，寫 入時間為慢的，如200psec。 第1圖係一典型習知技藝反及閘型快閃記憶體元件的 簡化結構。該反及閘型快閃記憶體結構丨1()包含一狀態機器 112、一指令暫存器114、及一位址暫存器116、一狀態暫存 器1 1 8、一記憶體陣列120、一 γ-解碼器122、頁緩衝器124、 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公董） (請先閱讀背面之注意事項再填寫本頁) 訂· -4- 550573 A7 _____B7 五、發明説明纟 ) (請先閲讀背面之注意事項再填寫本頁) 一 X-解碼器126、及I/O暫存器in。該I/O暫存器接收輸 入/輸出至該記憶體元件經由1/〇埠134，該等1/()璋134接收 一頁位址，其被送至該位址暫存器116，該1/〇暫存器132 接著接收對於該位址之資料，此資料被送至該γ-解碼器 122並被寫入頁緩衝器124,如頁130,利用來自該位址暫存 器1 1 6經由該X-解碼态126的位址。一寫入致能低態（wEbar) 信號136的每一上升緣寫入從該及1/0暫存器134之資料的 一位元組至於頁緩衝器124中的八個一位元頁緩衝器。然後 一來自備妥/忙磅線之規劃控制信號將該頁緩衝器124中的 資料寫入至記憶體陣列120中的該等記憶體晶胞，如頁 130。為了讀取一頁’如頁130’於該頁位址暫存器no中的 頁位址被送至該X-解碼器126以進入該頁，並將其寫至該 頁緩衝器124用以讀取。讀取致能低態（REbar)信號138被用 來將該資料讀出至該I/O暫存器132。 第2圖係一習知技藝的典型記憶體陣列之簡化及展開 的方塊圖。第2圖顯示複數個資料區塊，例如區塊212，214， 218，222及220。於區塊212中，有一個或更多頁，例如頁 —0 240及頁一i 242，頁_丨242包含512個記憶體晶胞，例如 244 ’ 246及248，在此每個記憶體晶胞儲存一位元。一頁中 的母個A憶體晶胞被512條平彳于位兀線（b L )，例如晶胞2 4 4 的 BLO 230、晶胞 246 的 BL1 232、及晶胞 248 的 BL51 1 234， 所規劃。一頁，例如頁一i 242，中的所有512個記憶體晶胞 同時被規劃，每個區塊，例如區塊2 12具有一關聯七個其他 區塊’例如214及218，及五個其他區塊（未示）。此區塊群 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -5- 550573 A7 __ B7__ 五、發明説明（ ） (請先閲讀背面之注意事項再填寫本頁) 平行地被規劃（及讀取），以至於每頁之位元組資料，而不 是位元資料，可被存取，例如頁_丨242的512個位元組。於 是，每個區塊，例如區塊212，具有複數頁，例如頁_丨242， 在此每一頁，例如頁」242，具有512個同時被位元線BL0 230至BL511 234所規劃之位元，並且每一區塊係八位元 深，例如212至218，以至於頁_1具有512個平行規劃（及讀 取）的位元組。 第3圖係一 512位元之頁緩衝器124之展開圖例。例如， 對於頁頁」242，有4096(5 12x8)個頁緩衝器用於一 512位元 組頁，頁緩衝器3 12係一利用於一位元之頁緩衝器，該頁緩 衝器312是第1圖中該複數個頁緩衝器124中的一個頁緩衝 器，該頁緩衝器3 12包含一資料線，DATA1 3 14其接收來自 I/O暫存器132的一位元資料經由第1圖之該Y-解碼器122 根據WEbarl36的上升緣，DATA1 314被儲存利用一 “保存 器”，具有背對背反相器，例如反相器334及反相器336。 當信號PGMON322為高時，電晶體322導通，並且當BL CONTROL· 320為高時，然後儲存於該保存器之值被送至位 元線BL1 232並用來規劃例如第2圖頁_i 242中的記憶體晶 胞 246。 第4圖係一顯示習知技藝一典型反及閘型快閃記憶體 的寫入程序之簡化時序圖。一例反及閘型快閃記憶體元件 為進階微處理元件（AMD)C-MOS僅3.0伏特之反及閘型快 閃記憶、體元件Am3LV0128D。該寫入致能低態（WEbar)412 顯示複數個寫入脈衝，例如上升緣414，416，及418，資料 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -6- 550573 A7 ---- - B7 五、發明説明（ ) — (請先閲讀背面之注意事項再填寫本頁) 420從„亥I/O暫存态132被讀取並寫入至該頁緩衝器IN在 WEbar 4!2的每個上升緣414, 416, 418。例如，:A· 422(—位兀組）被寫入至其八個頁緩衝器在冒邱扣412的上 升緣414上，此被完成用於512個位元組。接著該備妥/忙碌 線（R/B)430從高至低432之轉變以啟動於該頁緩衝器丨24之 資料進入到一頁，例如於記憶體陣列12〇(第1圖）之頁13〇， 的規劃。規劃時間434係一傳統上持續近2〇〇-25〇微秒之脈 衝。從第4圖，對於每一頁之資料寫入到該記憶體陣列，有 一連串的寫入至能脈衝為了將資料輸入到該等頁緩衝器， 一規劃脈衝跟隨在後為了將該頁規劃至該記憶體陣列。問 題是此輸入資料-規劃頁、輸入下一筆資料_規劃下一頁等 用以寫入複數個連續頁的連續程序係耗時。 因此隨著反及閘型快閃記憶體之慢的寫入時間之問 通’有品要減少用於連續寫入至該記憶體陣列的時間，即 增進寫入資料至該記憶體陣列的執行。 【發明概要】 本發明提供包含一種系統及方法之技術用以減少該用 於複數頁寫入至一反及閘型快閃記憶體陣列之總時間。於 本發明的一示範實施例中，寫入被分成兩部份，當儲存於 該頁緩衝器之本頁被用於規劃記憶體陣列時，第一部份接 收及保持該下一頁於一中間緩衝器，然後該下一頁被載入 該頁緩衝器，與該下一頁被規劃入該記憶體陣列並行，另 一頁被輸入並保留於該中間緩衝器。因此，於此實施例中， 管線寫入該複數頁至該反及閘型快閃記憶體陣列係與有關 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -7- 550573
發明説明 於總時間之減少一起完成。 (請先閲讀背面之注意事項再填寫本頁) 於本發明的一實施例中，係提供一種利用管線寫入複 數頁至 < 快閃記憶體之方法。首先，—第—資料輸入被接 收，包含一第一頁；及然後該第一頁被規劃與接收一第二 資料輸入並行，該第二資料輸入包含一第二頁。 本發明之另一實施例提供一種用以大致上無間隙規劃 一反及閘型快閃記憶體的方法。首先，一第一資料輸入被 接收，其包含-第一頁。接著，該第一頁被規劃成複數個 該反及閘型快閃記憶體之記憶體晶胞。並且在接收該第一 資料輸入後，一第二資料輸入被接收與規劃該第一頁並 行，該弟二資料輸入包含一第二頁。 .、τ· 本發明之又一實施例提供一種用以增進於一反及閘型 快閃記憶體陣列之執行的系統。該系統包含：一第一緩衝 器電路用以接收-第-資料項；一記憶體晶胞於該反及間 型快閃記憶體陣列中其利用該第一資料項被規劃；一第二 緩衝器電路用以接收-第二資料項當該記憶體晶胞利用該 第一資料項被規劃時；及一開關用以轉換該第二資料項至 該第一缓衝器電路。 、 本發明之一第四實施例提供一種用以增進於一反及閘 型快閃記憶體陣列之執行的系統。該系統包含:一資料栓 鎖用以接收一來自一第一；[/0暫存器之第一頁資料項；一資 料載入開關用以將該第一頁資料項轉換至一頁緩衝器；及 一記憶體陣列晶胞用以非揮發儲存該第一頁資料項，其中 該資料栓鎖接收一第二頁資料項與儲存該第二頁資米斗項並 -8- 550573 A7 ____—______B7 五、發明説明έ ) 行。 本發明之一第五實施例提供一種用以減少對於寫入複 數個連續頁資料的總時間之方法。首先，一資料栓鎖係載 入有該複數個連續頁資料的一下一頁；及與該載入並存 地，操作係執行在一記憶體陣列上。在該記憶體陣列上之 操作包含：以該複數個連續頁資料的一頁，規劃該記憶體 陣列，該頁係儲存於一頁緩衝器；驗證該規劃；及當該下 一頁被適當地載入時，以該下一頁載入該頁緩衝器。 本發明之一第六實施例提供一種用以轉換複數頁至及 從一快閃記憶體之方法。首先，一第一資料輸入，包含一 第一頁，被接收。接著，該第一頁入被規劃入該快閃記憶 體與接收一第二資料輸入並行，該第二資料輸入包含一第 一頁。最後，一第二頁從該快閃記憶體被讀出與該規劃該 第一頁並行。 本發明之一第七實施例提供一種用以增進於一反及閘 型快閃記憶體陣列之執行的系統。該系統包含：一第一緩 衝器電路用以接收一第一資料項；一第一記憶體晶胞於該 反及閘型快閃記憶體陣列中其利用該第一資料項被規劃； 一第一緩衝恭電路用以接收一第二資料項當該記憶體晶胞 利用”亥第-資料項被規劃時；_開關用以轉換該第二資料 項至該第一緩衝器電路；及一第三緩衝器電路用以接收於 該反及f㈣快閃記憶體陣列中的—第：記憶體晶胞，當該 第一 5己憶體晶胞利用該第—資料項。 關於以下說明、附加申請專利範圍及附圖，將使^本發 本紙張尺度適用中國國家標準（CNS) A4規格（2ι〇χ297公楚） (請先閲讀背面之注意事項再填寫本頁)
-9- 550573 A7 B7 五、發明説明 明的這些及其他實施例、特徵、觀點及優點更明暸。 【圖示之簡單說明】 (請先閲讀背面之注意事項再填窝本頁) 第1圖係一典型習知技藝反及閘型快閃記憶體元件的 簡化結構； 第2圖係一習知技藝的典型記憶體陣列之簡化及展開 的方瑰圖； 苐3圖係一 512位元之習知技藝的典型頁緩衝器之展開 圖例； 第4圖係一顯示習知技藝一典型反及閘型快閃記憶體 的寫入程序之簡化時序圖； 訂丨 第5圖係一說明本發明一大致無間隙實施例的簡化時 序圖； 第6圖係一顯示一用於一傳統反及閘型快閃記憶體之 連績^頁的傳統寫入順序之表； 第7圖係一說明本發明一實施例之管線例子的表； 第8圖係一本發明之實施利用於一位元的系統圖； 第9圖說明本發明另一實施例一管線系統之簡化方塊 圖； 第10圖係一說明本發明一實施例大致無間隙規劃技術 的簡4匕流程圖； 第11圖說明本發明一實施例寫入三頁之例； 第12圖係一本發明另一實施例其將該記憶體陣列分成 複數個部份；及 第13圖說明本發明一實施例寫入及讀出三頁之分j。
-10- 550573 A7 -------B7__ 五、發明説明（ ) 【較佳實施例之詳細說明】 在以下的説明中，許多特定的細節被提出以提供本發 月特疋實施例更完全的說明。然而明顯的是，對於熟知此 技藝者，無以下所給予之所有特定細節本發明可能被實 仃。於其他的例子中，已知的特徵未詳細地說明如此才不 至使本發明難懂。 苐5圖係一說明本發明一大致無間隙實施例的簡化時 序圖。WEbar信號512具有兩群脈衝，一第一群514從該I/0 暫存器132輸入一頁到頁緩衝器124，及一第二群516從該 I/O暫存器132輸入下一頁到頁緩衝器124。資料係顯示藉由 資料信號(Data signal)520其具有一對應的第一群512個位 元組，例如第一頁的522，524，526，及一第二群512個位 元組，例如下一頁的530,532,及534。當備妥/忙碌（R/B)54〇 脈衝5 44產生’指示該頁緩衝器124中的資料係正被規劃到 該記憶體陣列120時，第二群516的WEbar512脈衝將該下一 頁的第二群資料，例如53 0，532，及534，512，輸入到該 頁緩衝器124。因在規劃時間544後的下一規劃時間下，於 该專頁緩衝器之資料係準備被規劃，此大致上允許記憶體 陣列120的無間隙規劃。在習知技藝方面上此係一優點，在 此在規劃將開始之前，該記憶體陣列需要等待直到該下一 頁之資料群被輸入到該頁緩衝器124(例如第4圖）。 第6及7圖說明在一傳統反及閘型快閃記憶體與本發明 實施例的一反及閘型快閃記憶體間之差異。第6圖係一表顯 示用於-傳統反及閘型快閃記憶體之三個連續頁的一傳統 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
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發明説明 (請先閱讀背面之注意事項再填寫本頁) 寫入序列，表610顯示時間間隔612，例如Ui 614、ta2 616、 ta3 618、ta4 620、ta5 622、及 ta6 624，有三列顯示該三個 連續頁，例如頁1 630，頁2 632及頁3 634。頁1 630在時間 間隔tal 614下具有資料輸入64〇，以在時間間隔ta2 616下 頁1 642之規劃跟隨在後。頁2 632必須等到頁1 63〇被完成 規劃其頁642，在時間間隔ta3 618下其可輸入資料6料之 前。然後在時間間隔ta4 620下，頁2 032規劃它的頁642同 樣地，頁3 634必須等到時間間隔ta5 622在它可輸出資料 650之前。於是，用於將每一頁規劃到該記憶體陣列之序列 包含一資料輸入以規劃該頁跟隨在後，在此直到前一頁已 完成規劃該頁到到該記憶體陣列，該下一頁才開始輸入資 料。 該狀態暫存器118可被用來監控規劃週期的進行並且 在規劃週期終了之後應被檢查以驗證規劃係成功的。因 此’該狀態暫存器118於規劃一頁的期間與之後可被檢查。 第6圖中讀取該狀態暫存器U8為了驗證一頁之規劃能夠產 生例如在ta3 6 18下的頁1 630 ,在ta5 622下的頁2 632等 等。對於第7圖，驗證一頁之規劃，即讀取該狀態暫存器能 發生在例如頁1 630的ta3，頁2的ta4 620及頁3 634的ta5 622 〇 第7圖係一說明本發明一實施例之管線例子的表7 1〇。 為了比較目的，第7圖中時間間隔612係同於第6圖。頁1 630 在時間間隔tal 614下具有資料輸入640，以在時間間隔ta2 616下頁1之規劃642跟隨在後。頁2 632目前係管線>f匕以致 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -12- 550573 A7 _____ B7 五、發明説明（〇 ) 該資料輸入644可開始在時間間隔ta2 616而不是如第6圖 中在時間間隔ta3 618下。在時間間隔ta3 618下之頁2規劃 646跟隨該資料輸入644之後。同樣地，頁3係管線化以致該 資料輸入650可開始在時間間隔ta3而不是如第6圖中在時 間間隔ta5 622下。在時間間隔ta4 620下之頁3規劃646跟隨 該資料輸入65 0之後。於是，由於數個時間間隔，例如ta5 622及ta6 624，第7圖之管線實施例已減少規劃時間，並且 因此增進寫入至該反及閘型快閃記憶體的執行。 第8圖係一本發明之實施利用於一位元的系統圖。第8 圖具有-資料匯流排812 ’其被輸入至一 γ_解碼電路8! 4。 一位元係顯示輸出Y-解碼電路814並被輸入到資料栓鎖 816。該資料栓鎖816的輸出係連接至一資料載入開關818， 其輸出該一位元經由信號線844至頁緩衝器82〇。第8圖中， 頁緩衝器820的例子係大致相似於第3圖中的頁缓衝器 312，頁緩衝器820輸出一位元線，例如BL1 316，到該記 憶體陣列120已規劃一記憶體晶胞，例如記憶體晶胞246(第 2圖）。該資料栓鎖816包含一保存器，其具有背對背反相器 830及832,然後該保存器之輸出至反相器834以改正本發明 之保存器。該資料栓鎖816用來儲存下一頁資料，當儲存於 该頁緩衝器知本頁資料係正被規劃到該記憶體陣列時。該 資料载入開關818包含一 nMOS電晶體840其作為一開與觀 之開關以連接或斷開該資料載入開關818至頁緩衝器82〇分 別視為料載入信號842的高或低值。於其他實施例中，該資 料栓鎖816包含一暫存器、記憶體晶胞或任何其他儲存元件 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-13- 550573 A7 ------------- B7______ 五、發明説明G ) (請先閲讀背面之注意事項再填寫本頁) 揮發或非揮發。於另一實施例中，該資料載入開關8i8包含 一 PMOS電晶體、一個或更多cM〇s電晶體之組合、一邏輯 閘極電極、一二態電路、一網路開關、或任何其他開-關之 開關電路。於另一實施例中，該頁緩衝器82〇包含一暫存 為、記憶體晶胞或任何其他儲存元件揮發或非揮發。當第8 圖顯示完成一位元時，此技藝中的一普通技藝能延長它至 剩餘的記憶體陣列，例如第2圖及第3圖。 第9圖說明本發明另一實施例一管線系統之簡化方塊 圖。該I/O暫存器132經由資料匯流排912送資料至丫_解碼器 914以被儲存於一中間儲存體，中間緩衝器9丨6。當一開關 918被打開時，於中間緩衝器916中的資料被送至頁缓衝器 920。然後於該頁緩衝器92()中的資料被規劃到該反及閘型 快閃記憶體陣列922在一頁一頁為基礎。該開關9丨8作為一 壁其允許該頁緩衝器920及該中間緩衝器916同時操作。因 此下一頁之頁資料可被儲存於中間緩衝器916同時或與頁 緩衝器920 t本頁之資料被規劃到記憶體陣列922並行。 第10圖係一說明本發明一實施例大致無間隙規劃技術 的簡化流程圖。在步驟1014該頁緩衝器初始係載入有資 料。例如，此包含一資料位元從該資料匯流排812而來經由 Y-解石馬814至資料栓鎖816。於此開始的情況中，該資料載 入信號842為高的並且電晶體840通過該位元線直接到頁緩 衝器820,於此其被儲存於背對背反相器334及336。於是在 初始化之後該資料栓鎖816及該頁緩衝820儲存相同的資料 位元。在頁緩衝器820最初被載入後，該資料載入信號被設 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） -14- 550573 A7 B7 五、發明説明（2 為低的，關掉該資料載入開關818。然後在步驟1018，該記 憶體陣列120(第1圖）中的一記憶體晶胞係規劃有該資料位 兀。當上述例子說明一位元的程序時，一頁中得所有位元 以相同的方式被處理。因此在步驟1〇14一頁被載入該頁緩 衝器920並且在步驟丨〇丨8，整頁被規劃入該記憶體陣列 922。另一實施例中，一部份頁規劃可被完成同於amd/富 士通反及閘型快閃記憶體八11131^01280/1^]^301^0128得 情況。與規劃該頁到該記憶體陣列並行，來自下一頁之資 料被輸入到中間緩衝器916(步驟1〇16)。在步驟1〇2〇規劃該 頁到該記憶體陣列922係藉由檢查該裝態暫存器118而驗證 (第1圖）。在步驟1〇2〇，若該規劃未被驗證時，該頁再一次 被規劃到該陣列再一次在步驟1018。若被驗證，於是在步 驟1 024，該下一頁之資料被檢查以了解是否該資料已被適 當地載入該中間緩衝器9丨6，若為否定時，該程序結束在 1026。此意謂有一錯誤或者是將需要等待直到該資料能完 成載入或再載入該中間緩衝器916。若該資料已被成功地載 入資料栓鎖8 1 6時，於是該開關被打開，並且於是該下一頁 資料從該中間緩衝器916被轉換到該頁緩衝器920(步驟 1030)，並且在該開關918被關掉之轉換後，於是該頁緩衝 器920中的下一頁與另一隨後被載入該中間緩衝器9 1 6之頁 (即’下下一頁）同時被規劃。該上述程序被重複直到被也 入之連續頁之所有頁被規劃入該記憶體陣列922。 第11圖說明本發明一實施例寫入三頁之例。第1 1圖顯 示一表1110，顯示被寫入該記憶體陣列之三連續頁，例如 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填窝本頁) 、§. -15- 550573 A7 B7 五、發明説明（3 ) 頁1 1 140、頁2 1142、及頁3 1144。時間間隔1112包含tbl 1114、tb2 1116、tb3 1118、tb4 1120、tb5 1122、tb6 1124、 及tb7 1126。表示該資料載入的時間間隔，例如tb2 1116、 tb4 1 120、及tb6 1166，係相對短的如同該資料載入開關， 例如第8圖中的開關818，僅包含打開或關閉一電晶體，例 如840，並且載入該等位元到該等頁緩衝器係平行地完成。 頁1 1140栓鎖該輸入資料11 50到資料栓鎖8 16在時間間隔 tbl 1114,然後資料栓鎖開關81 8被打開並且該資料被載入 1152頁緩衝器820在時間間隔tb2 1116，然後儲存於該頁緩 衝器820之資料被規劃到一記憶體晶胞經由相關之位元 線’在時間間隔tb3 1118，來自頁2 1142的下一筆資料被輸 入1156到資料栓鎖916在時間間隔tb3 1118，其係在相同於 頁1 1 140被規劃1154之時間間隔期間。在時間間隔tb4 112〇 頁2 1 142之資料從該資料栓鎖816被載入丨158到該頁緩衝 器820,並且然後在時間間隔tb5 1122被規劃U62。頁3 1144 開始在時間間隔tb5 1122並相似於頁2 1142進行除了時間 上的轉移，即栓鎖輸入資料1164、資料載入1166、及規劃 1170 〇 因此S線主要優點之一係減少用於將被寫入該記憶體 陣列之複數頁之總寫入時間，在該管線被裝滿後此結果產 生，因為輸入至該中間儲存之下頁資料，例如資料栓鎖， 與規劃儲存於該等頁緩衝器之目前頁資料平行發生。 第12圖係一本發明另一實施例其將該記憶體陣列分成 複數個部份。該兩個記憶體陣列係顯示用以僅作為一第一 本紙張尺度適用中國國 (請先閲讀背面之注意事項再填寫本頁) 訂丨 ♦ -16- 550573 A7 B7 五、發明説明（4 記憶鑑降列1230及一第二記憶體陣列1232之說明目的。於 另一實施例中記憶體陣列1230及1232係該同樣的記憶體陣 列1 2 0(第1圖）的部份。第圖包含一 γ_解碼器1212、中間 緩衝器1216、一開關（或複數個開關）122〇、頁緩衝器1224、 具有偶數條位兀線（BL)之第一第一記憶體陣列123 〇、及具 有可擻條位元線（BL)之第一第一記憶體陣列1232。該記憶 體電路1210相似於第9圖中的記憶體電路91〇之作用，除了 在用於該記憶體陣列每一部份之每個其他Bl。因此一頁可 與從第二記憶體陣列1232所讀取之另一頁同時被寫至第一 記憶邀陣列1230。於其他實施例中該記憶體陣列之複數部 份可具有超過兩個部份並可分成固定或任意大小。 第13圖說明本發明一實施例寫入及讀出三頁之例。第 13圖顯示一表13 10，顯示被寫入該記憶體陣列之三連續 頁’制如頁1 1340、頁2 1342、及頁3 1144。時間間隔1312 包含 tel 1314、tc2 1316、tc3 1318、tc4 1320、tc5 1322、 tc6 1 324、及tc7 1326。頁1 1340儲存該輸入資料1350到中 間缓衝器121 6在時間間隔tel 1314，然後開關1220被打開 並I该:貝料被載入1352頁緩衝器1224在時間間隔tc2 1316 ’接著來自頁2 1342的之資料被儲存1356到中間緩衝 器12 16在時間間隔tc3 1318，其係在相同於頁丨134〇被規劃 1354之時間間隔期間。在時間間隔tc4 1320頁2 1342之資料 從該中間緩衝器1216被載入1358到該頁緩衝器1224，並且 然後L在時間間隔tc5 1322被規劃1362到第二記憶體陣列 1232。此係頁3 1344將輸入資料1364儲存到中間缓衝器 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公复） (請先閲讀背面之注意事項再填寫本頁) 、\t — -17- 550573 A7 B7 五、發明説明（5 121 6與頁1 1340從第一記憶體陣列123〇讀出一頁138〇到頁 緩衝器1224相同的時間間隔。因此時間間隔化5為一例當頁 1從第一記憶體陣列123〇被讀出、頁2正被規劃到該第二記 憶體陣列1232、及頁3正被儲存於該中間緩衝器12 16時，在 此所有二個操作平行被完成。依照寫入與讀出係擇一從記 憶體陣列1230及1232完成，在此每一記憶體陣列123〇及 1232代表第1圖中記憶體陣列12〇之不同部份，讀出及寫入 頁月t*並行發生。於其他實施例中，該記憶體陣列可有其 他組合之位元線，例如第一頁的512條後跟隨第二頁 的5 12條BL，或代表一或更多頁之虹群。同樣地可有一可 程式開關在該頁緩衝器1224與該記憶體陣列123〇及1232之 間為了安排該等位元至適當的位元線。 於是說明書及圖式係被認為在一說明而不是一限制觀 念。然而在不脫離如同申請專利範圍所提出之本發明較寬 之精神與範圍，可做成增加、減少、刪除、及其他修飾與 變化是明顯的。 (請先閲讀背面之注意事項再填寫本頁) .、可|
-18- 550573 A7 ---^ B7 、發明説明（6 ) -----------—---- 【元件標號對照表】 1〇〇···反及閘型快閃記憶體 514..·第一群 結構 516…第二群 112…狀態機器 520…資料信號 114 · · ·相令暫存号 540…備妥/忙碌 11 6 · · · >(立址暫存琴 544…規劃時間 11 8 · · ·狀態暫存号 610···表 12 0 ·· •兒憶體陣列 612…時間間隔 122…Y·解碼器 630···頁 1 12 4 · · ·頁緩衝器 632···頁 2 126…叉-解碼器 6 3 4 · · ·頁 3 130... 1 640…資料輸入 132···Ι/〇暫存器 710.··表 134···Ι/〇 淳 812…資料匯流排 136··· WEbar信號 814··· Υ-解碼電路 13 8…REbar信號 816…資料拴鎖 212,214,218,220,222...區塊 818…資料載入開關 244,246,248 · ··晶胞 820···頁緩衝器 312 —頁緩衝器 830,832…背對背反相器 334,3 36.··反相器 834...反相器 414,416,及 41 8···上升緣 840...nMOS電晶體 420...資料 842…資料載入信號 430···備妥/忙碌線 844···信號線 5 12 · · · WEbar 信號 912···資料匯流排 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .訂— Φ -19- 550573 A7 B7 1212.. .Y-解碼器 1216…中間緩衝器 1220.. .開關 1224…頁緩衝器 1230…第一記憶體陣列 1232…第二記憶體陣列 1310···表 1312…時間間隔 1340···頁 1 1342···頁 2 1344···頁 3 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（7 ) 914.. .Y·解碼器 91 6 ...中間緩衝器 918.. .開關 920.. .頁緩衝器 922.. .反及閘型快閃記憶 陣列 1110···表 1112 ...時間間隔 1140 ...11 1142 ...12 1144 ...13 1210 ...記憶體電路 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20-

Claims (1)

  1. 550573 A8 B8 C8 D8 申讀·專利範圍 1 · 一種利用管線用以將補齡百宜λ s ^ a 灯设歎頁寫入至一快閃記憶體之方 法’該方法包含： 接收一包含一第—頁之第一資料輸入；及 規劃該第-頁與接收一第二資料輸入並行，該第二 資料輸入包含一第二頁。 2·如申請專利範圍第1項之方法，更包含規劃該第二頁與收 一第三資料輸入並行，該第三資料輸入包含一第三頁。 3·如申請專利範圍第旧之方法，其中該第—頁包含複數個 位元組。 4·如申請專利範圍第！項之方法，其中該快閃記憶體包含一 反及閘型快閃記憶體。 5·如申請專利範圍第1項之方法，其中該第一頁從ι/〇暫存 器被接收。 6·如申请專利範圍第1項之方法，其中該規劃該第一頁利用 一記憶體陣列。 7·如申請專利範圍第丨項之方法，其中該規劃該第一頁利用 一儀妥/忙碌信號。 8 · —種用以大致上無間隙規劃一反及閘型快閃記憶體之方 法，包含·· 接收一第一資料輸入，包含一第一頁； 將該第一頁規劃成複數個該反及閘型快閃記憶體之 言己憶體晶胞；及 在接收該第一資料輸入之後，接收一第二資米斗輸入 與規劃該第一頁並行，其中該第二資料輸入包含一第二 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
    -21- 〜UJ / j
    、申請專利範圍 頁。 申#專利圍第8項之方法，更包含儲存該第—資料輸 :於-第-記憶體位置，並儲存該第二資料輸入於一第 —記憶體位置。 10·如申請專利範圍第8項之 <方法，其中該接收該第一資 輪入更包含-寫人致能轉變對於該第二頁之每〆位 紐。 11 ·如申請專利範圍第8項之方 .. ㈤术貝炙万法，其中該接收該第二資 輪入更包含-寫入致能轉變對於該第二頁之每一位 紐。 /2.如申請專利範圍第8項之方法，其中該規劃該第一頁 含一預定其間之備妥/忙碌脈衝。 13·:種用以增進於反及閘型快閃記憶體陣列之執行的 系統，包含： 一第一緩衝器電路用以接收一第一資料項； 一記憶體晶胞於該反及閘型快閃記憶體陣列中其 利用該第一資料項被規劃； -帛二緩衝器電路用以接收-第二資料項當該記 憶體晶胞利用該第一資料項被規劃時；及 一開關用以轉換該第二資料項至該第一緩衝器電 料元 料元 包 (請先閱讀背面之注意事項再填寫本頁) •訂· •如申凊專利範圍第13項之系統，其中該第 是一頁緩衝器。 15·如申請專利範圍第14項之系統，其中該頁緩衝器包含 緩衝器電路 本紙張尺^ (CNS) A4規格（210 X 297公釐） -22- ' _請專利範圍 管理器。 如申明專利範圍第13項之系統，其中該第二緩衝器電路 是-資料栓鎖。 17·如申請專利範圍第16項之系、统，其中該資料栓鎖包含— 保管者。 18.如申請專利範圍第13項之系統，其中該第二緩衝器電路 是一暫存器。 19·如申凊專利範圍第13項之系統，其中該開關是一資料载 入開關。 20·如申請專利範圍第19項之系統，其中該資料載入開關包 含一具有資料載入控制信號之CMOS電晶體。 21·如申睛專利範圍第13項之系統，其中該開關由一從一 PM0S電晶體所組成之群所選擇之電路、一個或更多個 CMOS電晶體之組合、至少一個雙極性電晶體、至少一 個邏輯閘極電極、一三態電路、一可程式開關、一機械 開關、或一射流開關所組成。 22. —種用以增進於一反及閘型快閃記憶體陣列之執行的 系統，包含： 一資料栓鎖用以接收一來自一第一 I/O暫存器之第 一頁資料項； 一資料載入開關用以將該第一頁資料項轉換至一 頁緩衝器；及 一記憶體陣列晶胞用以非揮發儲存該第一頁資料 項，其中該資料栓鎖接收一第二頁資料項與儲存該第一 ^0573 A8 B8 C8 ---------D8 中讀一 ^ 、 頁資料項並行。 23 ·如申請專利範圍第22項之系統，其中該資料載入開關係 一具有連接與斷開功能的電路。 24·如中請專利範圍第22項之系統，其中該資料拴鎖係—栓 鎖或—正反器。 如申凊專利範圍第22項之系統，其中該頁緩衝器係一暫 有器電路。 26·妇申請專利範圍第22項之系統，其中該頁緩衝器包含— 贺對背反相器電路。 27·—種用以減少對於寫入複數個連續頁資料的總時間之 才法，包含： 以該複數個連續頁資料的一下一頁，載入一資料检 鎖；及 與該載入並存地，執行在一記憶體陣列上之操作包 含： 以該複數個連續頁資料的一頁，規劃該記憶體 障列； 藉由檢查一狀態暫存器驗證該規劃；及 當該下一頁被適當地載入時，以該下一頁載入 諒頁緩衝器。 28·知申請專利範圍第27項之方法，其中該載入該資料栓鎖 包含複數個寫入致能低態（WEbar)脈衝。 29·—種用以轉換複數頁至及從一快閃記憶體之方法，包 含： 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） C請先閲讀背面之注意事韦再填寫本頁} 訂丨 -24- 550573 A8 B8 C8 ______D8六、ΐ請專利範圍 ^_ ^ 接收一包含一第一頁之第一資料輸入； 規劃該第一頁入該快閃記憶體與接收一第二次、〜貝料 輸入並行，該第二資料輸入包含一第二頁；及 從該快閃記憶體讀出一第三頁與該規劃該第一 ^ ^ 頁 並行。 3〇· —種用以增進於一反及閘型快閃記憶體陣列之執行的 系統，包含： 、 一第一緩衝器電路用以接收一第一資料項； 一第一記憶體晶胞於該反及閘型快閃記憶體陣列 中其利用該第一資料項被規劃； 一弟—緩衝器電路用以接收一第二資料項當該記 憶體晶胞利用該第一資料項被規劃時； 一開關用以#換該第二資料項至該第一緩衝器電 路；及 一第三緩衝器電路用以接收於該反及閘型快閃記 *隐體陣列中的一第二記憶體晶胞，當該第一記憶體晶胞 利用該第一資料項。 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公爱) (請先閲讀背面之&意事韦再填寫本頁) 訂丨 -b-----f . -25-
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI413125B (zh) * 2004-12-14 2013-10-21 Sandisk Technologies Inc 使用初期資料之非揮發性記憶體之管線式程式化
US8621323B2 (en) 2004-05-13 2013-12-31 SanDisk Technologies, Inc. Pipelined data relocation and improved chip architectures
US8914703B2 (en) 2004-12-21 2014-12-16 SanDisk Technologies, Inc. Method for copying data in reprogrammable non-volatile memory

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
US7644239B2 (en) 2004-05-03 2010-01-05 Microsoft Corporation Non-volatile memory cache performance improvement
KR100567912B1 (ko) * 2004-05-28 2006-04-05 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
KR100632946B1 (ko) 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US7379372B2 (en) * 2004-09-15 2008-05-27 Samsung Electronics Co., Ltd. Non-volatile memory device with scanning circuit and method
FR2876491B1 (fr) * 2004-10-07 2006-12-15 Atmel Corp Verrou de colonne accessible en lecture pour memoires non volatiles
US7490197B2 (en) 2004-10-21 2009-02-10 Microsoft Corporation Using external memory devices to improve system performance
KR100590219B1 (ko) * 2004-12-01 2006-06-19 삼성전자주식회사 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치
US7158421B2 (en) * 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
KR100597788B1 (ko) 2004-12-17 2006-07-06 삼성전자주식회사 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법
US7447078B2 (en) * 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
KR100626391B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템
US7463521B2 (en) 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
KR100713984B1 (ko) * 2005-09-15 2007-05-04 주식회사 하이닉스반도체 멀티-플레인 구조를 갖는 비휘발성 메모리 장치의 프로그램방법
US8914557B2 (en) 2005-12-16 2014-12-16 Microsoft Corporation Optimizing write and wear performance for a memory
KR100737919B1 (ko) * 2006-02-28 2007-07-10 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법 및 메모리 시스템의프로그램 방법
EP1850347A1 (en) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Method and device for writing to a flash memory
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100778082B1 (ko) 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US20100169546A1 (en) * 2006-08-15 2010-07-01 Koninklijke Philips Electronics N.V. Flash memory access circuit
US7567461B2 (en) * 2006-08-18 2009-07-28 Micron Technology, Inc. Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells
KR100754226B1 (ko) * 2006-08-22 2007-09-03 삼성전자주식회사 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치
KR100919156B1 (ko) 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
US7280398B1 (en) * 2006-08-31 2007-10-09 Micron Technology, Inc. System and memory for sequential multi-plane page memory operations
US7499320B2 (en) 2007-03-07 2009-03-03 Sandisk Corporation Non-volatile memory with cache page copy
EP2132749B1 (en) 2007-03-07 2014-03-26 SanDisk Technologies Inc. Non-volatile memory and method for cache page copy
US7502255B2 (en) * 2007-03-07 2009-03-10 Sandisk Corporation Method for cache page copy in a non-volatile memory
DE102007011638A1 (de) * 2007-03-09 2008-09-11 Giesecke & Devrient Gmbh Verfahren zum Einschreiben von Daten in einen Speicher eines tragbaren Datenträgers
KR101348173B1 (ko) * 2007-05-25 2014-01-08 삼성전자주식회사 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템
KR101431205B1 (ko) 2007-07-13 2014-08-18 삼성전자주식회사 캐시 메모리 장치 및 캐시 메모리 장치의 데이터 처리 방법
KR101401558B1 (ko) * 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
KR101373186B1 (ko) * 2007-08-22 2014-03-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
US8631203B2 (en) * 2007-12-10 2014-01-14 Microsoft Corporation Management of external memory functioning as virtual cache
US7961512B2 (en) * 2008-03-19 2011-06-14 Sandisk Corporation Adaptive algorithm in cache operation with dynamic data latch requirements
US8032707B2 (en) 2008-09-15 2011-10-04 Microsoft Corporation Managing cache data and metadata
US9032151B2 (en) * 2008-09-15 2015-05-12 Microsoft Technology Licensing, Llc Method and system for ensuring reliability of cache data and metadata subsequent to a reboot
US7953774B2 (en) 2008-09-19 2011-05-31 Microsoft Corporation Aggregation of write traffic to a data store
US8560764B2 (en) * 2009-12-21 2013-10-15 Intel Corporation Repurposing NAND ready/busy pin as completion interrupt
JP2011227976A (ja) 2010-04-22 2011-11-10 Elpida Memory Inc 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
JP5853973B2 (ja) * 2013-03-07 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
FR3006097A1 (fr) * 2013-05-21 2014-11-28 St Microelectronics Rousset Mecanisme d'ecriture d'une memoire eeprom sur bus i2c
FR3006094A1 (fr) 2013-05-21 2014-11-28 St Microelectronics Rousset Ecriture d'une memoire eeprom sur bus i2c
CN106796548B (zh) 2014-09-06 2021-02-05 Neo半导体公司 非易失性存储器装置及其存储方法和编程方法
US9761310B2 (en) 2014-09-06 2017-09-12 NEO Semiconductor, Inc. Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions
US10720215B2 (en) 2014-09-06 2020-07-21 Fu-Chang Hsu Methods and apparatus for writing nonvolatile 3D NAND flash memory using multiple-page programming
KR102282196B1 (ko) * 2015-04-28 2021-07-27 삼성전자 주식회사 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법
KR102470606B1 (ko) 2015-11-26 2022-11-28 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102606468B1 (ko) * 2015-11-26 2023-11-29 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치에 데이터를 프로그램 하는 프로그램 방법
US10346097B2 (en) 2015-11-26 2019-07-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519847A (en) * 1993-06-30 1996-05-21 Intel Corporation Method of pipelining sequential writes in a flash memory
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
US5652724A (en) * 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
US5784705A (en) * 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
JPH1064293A (ja) 1996-08-23 1998-03-06 Fujitsu Ltd ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ
US6091666A (en) * 1996-10-04 2000-07-18 Sony Corporation Nonvolatile flash memory with fast data programming operation
US5852576A (en) 1997-02-28 1998-12-22 Advanced Micro Devices, Inc. High voltage NMOS pass gate for integrated circuit with high voltage generator and flash non-volatile memory device having the pass gate
US5978267A (en) 1998-10-20 1999-11-02 Advanced Micro Devices, Inc. Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8621323B2 (en) 2004-05-13 2013-12-31 SanDisk Technologies, Inc. Pipelined data relocation and improved chip architectures
US9122591B2 (en) 2004-05-13 2015-09-01 Sandisk Technologies Inc. Pipelined data relocation and improved chip architectures
TWI413125B (zh) * 2004-12-14 2013-10-21 Sandisk Technologies Inc 使用初期資料之非揮發性記憶體之管線式程式化
US8914703B2 (en) 2004-12-21 2014-12-16 SanDisk Technologies, Inc. Method for copying data in reprogrammable non-volatile memory

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