JP4104395B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4104395B2 JP4104395B2 JP2002222607A JP2002222607A JP4104395B2 JP 4104395 B2 JP4104395 B2 JP 4104395B2 JP 2002222607 A JP2002222607 A JP 2002222607A JP 2002222607 A JP2002222607 A JP 2002222607A JP 4104395 B2 JP4104395 B2 JP 4104395B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- data
- data item
- buffer
- programmed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に電子メモリ設計の分野に係り、特に、ＮＡＮＤ型フラッシュメモリの性能を改良する技術に関する。
【０００２】
【従来の技術】
フラッシュメモリは、広範な携帯型製品及び組込型製品において記憶容量の要求量が増加しているので急激にその必要性が高まっている。フラッシュメモリは、ハードディスクのような大容量記憶装置に置き換わり得る記憶装置であり、たとえば、デジタルカメラ、及び、音声メールシステム等で使用されている。ＮＡＮＤ型フラッシュメモリセルアレイは、典型的に、直列に接続された幾つかの１ビット記憶トランジスタ、すなわち、メモリセルを含む。これらのメモリセルは、ページの形式にまとめられる。たとえば、１ページは、５１２バイト（４０９６ビット）を含む。１ブロックには数ページが割り当てられ、消去はブロック単位で行われる。メモリセルアレイへの読み出しアクセスは、ページ単位で行われる。開始ページアドレスを与えることにより、後続ページが直ぐに、たとえば、１バイトあたり５０ナノ秒のサイクルで読み出される。ページ内のバイトへのアクセスは、順次的に行われる。メモリセルアレイへのページの書き込みは、２段階で行われる。最初に、アドレス及びデータが内部レジスタ、すなわち、ページバッファへ書き込まれ、次に、特殊コマンドによって、内部レジスタのデータの不揮発性メモリセルアレイへの書き込み、すなわち、プログラムが始まる。データの書き込みは、ページ単位でのみ行われる。読み出しアクセスは高速であるのに対し、書き込み時間は、たとえば、２００マイクロ秒である。
【０００３】
図１は、典型的な従来技術のＮＡＮＤ型フラッシュメモリ装置の略構成図である。ＮＡＮＤ型フラッシュメモリ１１０は、状態機械１１２と、コマンドレジスタ１１４と、アドレスレジスタ１１６と、状態レジスタ１１８と、メモリアレイ１２０と、Ｙデコーダ１２２と、ページバッファ１２４と、Ｘデコーダ１２６と、入出力（Ｉ／Ｏ）レジスタ１３２とを含む。入出力レジスタ１３２は、入出力ポート１３４を介してメモリ装置の入出力を受ける。入出力ポート１３４はページアドレスを受け取り、ページアドレスは、アドレスレジスタ１１６へ渡される。入出力レジスタ１３２は、次にそのアドレスに対するデータを受ける。このデータは、Ｙデコーダ１２２へ送られ、Ｘデコーダ１２６を介してアドレスレジスタ１１６からアドレスを使用して、ページバッファ１２４、たとえば、ページ１３０に書き込まれる。書き込みイネーブルバー（ＷＥｂａｒ）信号１３６の各立ち上がりエッジで、入出力レジスタ１３４から１バイトのデータは、ページバッファ１２４内の８個の１ビットページバッファへ書き込まれる。レディ／ビジーライン（図示せず）からのプログラム制御信号は、ページバッファ１２４内のデータをメモリアレイ１２０内のメモリセル、たとえば、ページ１３０に書き込む。ページ、たとえば、ページ１３０を読み出すため、ページアドレスレジスタ１１６内のページアドレスは、ページにアクセスし、読み出しのためページをページバッファ１２４へ書き込むためＸデコーダ１２６へ送られる。読み出しイネーブルバー（ＲＥｂａｒ）信号１３８は、データを入出力レジスタ１３２へ読み出すため使用される。
【０００４】
図２は、従来技術による典型的なメモリアレイ１２０を説明するための拡大略図である。図２には、データの複数のブロック、たとえば、ブロック２１２、２１４、２１８、２２２及び２２０が示されている。ブロック２１２には、一つ以上のページ、たとえば、ページ（ＰＡＧＥ＿０）２４０及びページ（ＰＡＧＥ＿ｉ）２４２が含まれる。ページ内の各メモリセルは、５１２本の並列ビットライン（ＢＬ）、たとえば、セル２４４用のビットライン（ＢＬ０）２３０、セル２４６用のビットライン（ＢＬ１）２３２、及び、セル２４８用のビットライン（ＢＬ５１１）２３４によってプログラムされる。ページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４０内の５１２個の全てのメモリセルは、同時にプログラムされる。各ブロック、たとえば、ブロック２１２には、７個の他のブロック、たとえば、ブロック２１４、ブロック２１８、及び、５個のその他のブロック（図示しない）が関連付けられる。このブロックのグループは、並行にプログラムされ（かつ、読まれ）るので、データのビットではなく、データのバイトがページ毎に、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２に対し５１２バイトがアクセスされる。このように、各ブロック、たとえば、ブロック２１２は、複数のページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２を含み、各ページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２は、ビットライン（ＢＬ０）２３０からビットライン（ＢＬ５１１）２３４によって同時にプログラムされる５１２ビットを有する。各ブロックは、８ビットの深さ、たとえば、ブロック２１２乃至２１８があるので、ページ（ＰＡＧＥ＿ｉ）は、並行に５１２バイトがプログラムされる（かつ、読み出される）。
【０００５】
図３は、５１２ビット用のページバッファ１２４の一例の拡大図である。たとえば、ページ（ＰＡＧＥ＿ｉ）２４２に対して、５１２バイトのページ用の４０９６個（５１２×８個）のページバッファが設けられる。ページバッファ３１２は、１ビット用のページバッファの一例である。このページバッファ３１２は、図１に示された複数のページバッファ１２４のうちの１個のページバッファである。ページバッファ３１２は、データライン（ＤＡＴＡ１）３１４を含み、このデータライン（ＤＡＴＡ１）３１４は、ＷＥｂａｒ信号の立ち上がりエッジで、図１のＹデコーダ１２２を介して入出力レジスタ１３２からデータの１ビットを得る。データライン（ＤＡＴＡ１）３１４は、逆向き並列に接続されたインバータ、すなわち、インバータ３３４及びインバータ３３６により構成されたキーパーを使用して保持される。ＰＧＭＯＮ信号３３２がハイ状態であるとき、トランジスタ３３２は作動し（オン状態になり）、ＢＬ ＣＯＮＴＲＯＬ信号がハイ状態であるとき、キーパーに保持された値は、ＢＬ１ビットライン２３２へ送られ、たとえば、図２のＰＡＧＥ＿ｉページ２４２内のメモリセル２４６をプログラムするため使用される。
【０００６】
図４は、従来技術による典型的なＮＡＮＤ型フラッシュメモリの書き込みプロセスを説明する簡単化されたタイミングチャートである。ＮＡＮＤ型フラッシュメモリの一例は、Advanced Micro Devices (AMD) （登録商標）のＣ−ＭＯＳ ３．０ボルト専用ＮＡＮＤフラッシュメモリAm3LV0128Dである。書き込みイネーブルバー（ＷＥＢａｒ）信号４１２は、複数の書き込みパルス、たとえば、立ち上がりエッジ４１４、４１６及び４１８を示す。たとえば、データ０ ４２２（１バイト）は、ＷＥｂａｒ信号４１２の立ち上がりエッジ４１４で８個のページバッファに書き込まれる。これは、５１２バイトに対して行われる。次に、レディ／ビジーライン（Ｒ／Ｂ）４３０は、ページバッファ１２４内のデータのページ、たとえば、メモリアレイ１２０（図１）のページ１３０へのプログラムを開始するため、ハイ状態からロー状態４３２へ変化する。プログラム時間４３４は、典型的に約２００乃至２５０マイクロ秒に亘って持続するパルスである。図４によれば、ページのメモリアレイへのデータ書き込み毎に、データをページバッファへ入れるための書き込みイネーブルパルスの系列が現れ、次に、ページをメモリアレイへプログラムするためのプログラムパルスが現れる。
【０００７】
【発明が解決しようとする課題】
しかし、このように、複数の順次ページを書き込むため、データを入力し、ページをプログラムし、次のデータを入力し、次のページをプログラムし、以下同様に続く、このような順次プロセスは、時間のかかるプロセスである。
【０００８】
したがって、書き込み速度が遅いという問題を伴うＮＡＮＤ型フラッシュメモリの場合に、メモリアレイへの順次書き込みに要する時間を短縮すること、すなわち、メモリアレイへのデータ書き込みの性能を向上することが必要になる。
【０００９】
本発明は、複数のページをＮＡＮＤ型フラッシュメモリに書き込むための総所要時間を短縮するシステム及び方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の一実施例によれば、書き込みは、二つの部分に分けられる。第１の部分では、次のページを取得し、中間バッファに保持すると共に、ページバッファに保持されている現在のページはメモリアレイをプルグラムするため使用する。その後、次のページはページバッファに取り込まれる。次のページがメモリアレイにプログラムされるのと並行に、別のページが入力され、中間バッファに保持される。このようにして、本実施例によれば、複数のページのＮＡＮＤ型フラッシュメモリアレイへの書き込みのパイプライン化が実現され、これに伴って総所要時間が短縮される。
【００１１】
本発明の第１実施例によれば、パイプライン化を用いて複数のページをフラッシュメモリに書き込む方法が提供される。最初に、第１のページを含む第１のデータ入力が取得され、次に、第１のページは、第２のページを含む第２のデータ入力と並行してプログラムされる。
【００１２】
本発明の第２実施例によれば、ＮＡＮＤ型フラッシュメモリの実質的に途切れ（ギャップ）のないプログラム方法が提供される。最初に、第１のページを含む第１のデータ入力が取得される。次に、第１のページは、ＮＡＮＤ型フラッシュメモリの複数のメモリセルにプログラムされる。第１のデータ入力を取得した後、第２のページを含む第２のデータ入力が、第１のページのプログラムと並行して取得される。
【００１３】
本発明の第３実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、第１のデータ項目を取得する第１のバッファ回路と、第１のデータ項目を用いてプログラムされるＮＡＮＤ型フラッシュメモリのメモリセルと、メモリセルが第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、第２のデータ項目を第１のバッファ回路へ転送するスイッチと、を具備する。
【００１４】
本発明の第４実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、入出力レジスタから第１のページデータ項目を取得するデータラッチと、第１のページデータ項目をページバッファへ転送するデータロードスイッチと、第１のページデータ項目を不揮発的に格納するメモリアレイセルと、を具備し、データラッチは、第１のページデータ項目が格納されるのと並行して第２のページデータ項目を取得する。
【００１５】
本発明の第５実施例によれば、データの複数の順次ページを書き込むための総所要時間を短縮する方法が提供される。最初に、データラッチは、データの複数の順次ページの次のページが取り込まれ、取り込みと同時に、メモリアレイで動作が実行される。メモリアレイでの動作は、データの複数の順次ページの中でページバッファに保持されるページを用いてメモリアレイをプログラムする動作と、プログラムを検証する動作と、次のページがデータラッチへ適切に取り込まれたときに、ページバッファに次のページを取り込む動作と、を含む。
【００１６】
本発明の第６実施例よれば、複数のページをフラッシュメモリとの間で転送する方法が提供される。最初に、第１のページを含む第１のデータ入力が取得される。次に、第１のページは、第２のページを含む第２のデータ入力と並行してフラッシュメモリへプログラムされる。最後に、第３のページは、第１のページのプログラムと並行して、フラッシュメモリから読み出される。
【００１７】
本発明の第７実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、第１のデータ項目を取得する第１のバッファ回路と、第１のデータ項目を用いてプログラムされるＮＡＮＤ型フラッシュメモリアレイの第１のメモリセルと、第１のメモリセルが第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、第２のデータ項目を第１のバッファ回路へ転送するスイッチと、第１のメモリセルが第１のデータ項目を用いてプログラムされる間にＮＡＮＤ型フラッシュメモリアレイの第２のメモリセルから読み出されたものを取得する第３のバッファ回路と、を具備する。
【００１８】
本発明の上記及びその他の実施例、特徴、局面並びに効果は、以下の詳細な説明と、請求項に記載された事項と、添付図面とに関してより良く理解されるであろう。
【００１９】
【発明の実施の形態】
以下、本発明の特定の実施例の内容を十分に開示するため多数の具体的な詳細について説明する。しかし、本発明は以下の具体的な詳細を用いることなく実施できることが当業者に明白であろう。周知の事項については、本発明の内容がはっきりしなくならないように、詳細な説明を行っていない。
【００２０】
図５は、本発明の実質的に途切れの無い実施例を説明するための簡略化したタイミングチャートである。ＷＥＢａｒ信号５１２は、２組のパルスのグループを含む。第１のパルスのグループ５１４は、入出力レジスタ１３２からページバッファ１２４へページを入力し、第２のパルスのグループ５１６は、入出力レジスタからページバッファ１２４へ次のページを入力する。データは、データ信号５２０によって示され、第１のページに対応した５１２バイトの第１のデータのグループ、たとえば、データ０ ５２２、データ１ ５２４及びデータ５１１ ５２６のグループと、次のページに対応した５１２バイトの第２のデータのグループ、たとえば、データ０ ５３０、データ１ ５３２及びデータ５１１ ５３４のグループと、を含む。ページバッファ１２４内のデータがメモリアレイ１２０にプログラムされている状態を示すレディ／ビジー（Ｒ／Ｂ）信号５４０のパルス５４２が出現したとき、ＷＥＢａｒ信号５１２の第２のパルスのグループ５１６は、第２のデータのグループ、たとえば、次のページ用のデータ５３０、データ５３２及びデータ５３４を、ページバッファ１２４へ入力する。これにより、メモリアレイ１２０の実質的に途切れの無いプログラムが実現する。なぜならば、プログラム時間５４４後の次のプログラム時間に、ページバッファ内のデータはプログラムされる準備が完了しているからである。このような本実施例によれば、メモリアレイは、次のページ用のデータのグループがページバッファ１２４に入力されるまで待機することによって、プログラムを開始することが可能になる従来技術（たとえば、図４を参照のこと）よりも優位な効果が得られる。
【００２１】
図６及び図７は、従来のＮＡＮＤ型フラッシュメモリと本発明の一実施例によるＮＡＮＤ型フラッシュメモリとの差を説明するための図である。図６は、従来のＮＡＮＤ型フラッシュメモリの連続した３ページに対する通常の書き込みシーケンスを表わすテーブルである。テーブル６１０は、たとえば、ｔａ１ ６１４、ｔａ２ ６１６、ｔａ３ ６１８、ｔａ４ ６２０、ｔａ５ ６２２及びｔａ６ ６２４のような時間間隔を表わす。テーブルの３行は、連続した３ページ、たとえば、ページ１ ６３０、ページ２ ６３２及びページ３ ６３４を表わす。ページ１ ６３０は、時間間隔ｔａ１ ６１４にデータ入力６４０が行われ、次に、時間間隔ｔａ２ ６１６でページ１のプログラム６４２が行われる。ページ２ ６３２は、時間間隔ｔａ３ ６１８でデータ入力６４４を行う前に、ページ１ ６３０がページ１のプログラム６４２を終了するまで待機しなければならない。ページ２ ６３２は、次に、時間間隔ｔａ４ ６２０でページ２のプログラム６４６を実行する。同様に、ページ３ ６３４は、時間間隔ｔａ５ ６２２が到来するのを待って、データ入力６５０を行う。このように、各ページをメモリアレイにプログラムするためのシーケンスは、データを入力し、続いて、ページをプログラムし、次のページのページバッファへの入力は、前のページが、ページのメモリアレイへのプログラムを終了するまで開始しない。
【００２２】
状態レジスタ１１８は、プログラムサイクルの信号を監視するため使用され、プログラムが成功したことを検証するためにプログラムサイクルの終了後にチェックされる。したがって、状態レジスタ１１８は、ページのプログラム中及びプログラム後にチェックされる。図６において、ページのプログラムを検証するための状態レジスタ１１８の読み出しは、たとえば、ページ１ ６３０の場合には時間間隔ｔａ３ ６１８で行われ、ページ２ ６３２の場合には時間間隔ｔａ５６２２で行われ、以下同様である。これに対し、図７において、ページのプログラムの検証、すなわち、状態レジスタの読み出しは、たとえば、ページ１ ６３０の場合には時間間隔ｔａ３ ６１８で、ページ２の場合には時間間隔ｔａ４６２０で、ページ３ ６３４ｎ場合には時間間隔ｔａ５ ６２２で行われる。
【００２３】
図７には、本発明の一実施例のパイプライン化の一例を説明するテーブル７１０が示されている。図７において、時間間隔６１２は、比較のため図６の時間間隔と一致させている。ページ１ ６３０は、時間間隔ｔａ１ ６１４にデータ入力６４０が行われ、次に、時間間隔ｔａ２ ６１６でページ１のプログラム６４２が行われる。ページ２ ６３２は、データ入力６４４が、図６のような時間間隔ｔａ３ ６１８ではなく、時間間隔ｔａ２ ６１６で開始するようにパイプライン化されている。ページ２ ６３２のプログラム６４６は、データ入力６４４の後に、時間間隔ｔａ３ ６１８で行われる。同様に、ページ３ ６３４は、図６のような時間間隔ｔａ５ ６２２ではなく、時間間隔ｔａ３ ６１８で開始するようにパイプライン化されている。ページ３ ６３４のプログラム６５２は、データ入力６５０の後に、時間間隔ｔａ４ ６２０で行われる。かくして、図７のパイプライン化の実施例によれば、プログラム時間が、たとえば、ｔａ５ ６２２及びｔａ６ ６２４のような時間間隔の数個分だけ短縮され、ＮＡＮＤ型フラッシュメモリへの書き込みの性能が改良される。
【００２４】
図８は、本発明の一実施例による１ビット用のシステムの構成図である。図８のシステムは、Ｙデコーディング回路８１４へ入力されるデータバス８１２を有する。図示された例では、１ビットは、Ｙデコーディング回路８１４から出力され、データラッチ８１６へ入力される。データラッチ８１６の出力はデータロードスイッチ８１８へ供給され、データロードスイッチ８１８は、信号ライン８４４を介してページバッファ８２０へ１ビットを出力する。
【００２５】
図８におけるページバッファ８２０の例は、図３のページバッファ３１２と実質的に類似している。ページバッファ８２０は、たとえば、メモリセル２４６（図２）のようなメモリセルをプログラムするため、１ビットライン、たとえば、ＢＬ１ ３１６を、メモリアレイ１２０へ出力する。
【００２６】
データラッチ８１６は、逆向き並列に接続されたインバータ８３０及び８３２を含むキーパーを含む。キーパーの出力は、インバータ８３４へ送られ、キーパーの反転を補正する。データラッチ８１６は、次のページのデータを保持するため機能し、同時に、ページバッファに保持されている現在のページデータは、メモリアレイへプログラムされる。データロードスイッチ８１８は、ｎＭＯＳ型トランジスタ８４０を含む。ｎＭＯＳ型トランジスタ８４０は、データロード信号８４２の値がハイ状態であるか、若しくは、ロー状態であるかに依存して、データラッチ８１６をページバッファ８２０へ接続し、若しくは、切り離すためのオン・オフ・スイッチとして動作する。
【００２７】
他の実施例において、データラッチ８１６は、レジスタ、メモリセル、或いは、その他の揮発性若しくは不揮発性の記憶装置を含む。別の実施例では、データロードスイッチ８１８は、ｐＭＯＳ型トランジスタ、１個以上のＣＭＯＳ型トランジスタの組合せ、論理ゲート、３−ステート回路、ネットワークスイッチ、若しくは、他のオン・オフ切換え回路を含む。他の実施例では、ページバッファ８２０は、レジスタ、メモリセル、或いは、その他の揮発性若しくは不揮発性の記憶装置を含む。図８には、１ビット用の実現例が示されているが、当業者は、この１ビット用システムを、たとえば、図２及び図３に示されているメモリアレイへも拡張可能である。
【００２８】
図９は、本発明の他の実施例によるパイプライン化システムの簡略化したブロック構成図である。入出力レジスタ１３２は、データバス９１２を介して、Ｙデコーダ９１４へ、中間記憶装置である中間バッファ９１６に保持されるべきデータを送る。スイッチ９１８がオンにされたとき、中間バッファ９１６内のデータは、ページバッファ９２０へ渡される。ページバッファ９２０内のデータは、ページ単位で、ＮＡＮＤ型フラッシュメモリアレイ９２２にプログラムされる。スイッチ９１８は、ページバッファ９２０及び中間バッファ９１６が同時に動作できるようにするウォール（壁）として働く。このように、次のページのページデータは、ページバッファ９２０内の現在のページのデータがメモリアレイ９２２へプログラムされるのと同時に、すなわち、並行して、中間バッファ９１６に保持される。
【００２９】
図１０は、本発明の一実施例による実質的に途切れの無いプログラムを説明するための簡略化したフローチャートである。ステップ１０１４において、最初に、ページバッファにデータが取り込まれる。たとえば、取り込まれるデータには、データバス８１２からＹデコーダ８１４を介してデータラッチ８１６へ送られるデータビットが含まれる。この初期状態において、データロード信号８４２はハイ状態であり、トランジスタ８４０はページバッファ８２０へ直接的にデータビットを渡す。データビットは、ページバッファ８２０において、逆向き並列に接続されたインバータ３３４及び３３６に保持される。初期化後、データラッチ８１６及びページバッファ８２０の両方は、同じデータビットを保持する。ページバッファ８２０への最初の取り込みの後、データロード信号はロー状態にセットされ、データロードスイッチ８１８をオフに切換える。次に、ステップ１０１８において、メモリアレイ１２０（図１）のメモリセルは、データビットを用いてプログラムされる。上記の例では、１ビット用のプロセスについて説明しているが、ページの全てのビットが同様に処理される。したがって、ステップ１０１４において、１ページがページバッファ９２０に取り込まれ、ステップ１０１８において、ページ全体がメモリアレイ９２２にプログラムされる。他の一実施例では、部分的なページプログラムが、たとえば、AMD製NAND型フラッシュメモリAm3LV0128D（商標）、及び／又は、富士通製NAND型フラッシュメモリMBM30LV0128（商標）のように行われる。
【００３０】
ページのメモリアレイへのプログラムと並行して、次のページからのデータは、中間バッファ９１６へ入力される（ステップ１０１６）。ステップ１０２０において、ページのメモリアレイ９２２へのプログラムは、状態レジスタ１１８（図１）を調べることによって検証される。ステップ１０２２において、プログラムを確認できなかった場合、ページは、ステップ１０１８で、アレイに再度プログラムされる。確認できた場合、ステップ１０２４において、データが中間バッファ９１６へ適切に取り込まれたかどうかを調べるため、次のページのデータが検査される。適切に取り込まれていない場合、このプロセスはステップ１０２６で終了する。これは、エラーが発生している、或いは、中間バッファ９１６へのデータのローディング若しくは再ローディングが終了するまで待機する必要がある、ということを意味する。データのデータラッチ８１６へのローディングが成功した場合、スイッチ９１８はオンに切換えられ、次のページデータが中間バッファ９１６からページバッファ９２０へ転送される（ステップ１０３０）。転送後、スイッチ９１８はオフに切換えられる。ページバッファ９２０内の次のページは、別の後続のページ（すなわち、次の次のページ）が中間バッファ９１６へ取り込まれるのと同時にプログラムされる。上記のプロセスは、書き込まれるべきページの系列内の全ページがメモリアレイ９２２にプログラムされるまで繰り返される。
【００３１】
図１１は、本発明の一実施例による３ページの書き込みの一例を説明する図である。図１１には、メモリアレイに書き込まれる連続した３ページ、たとえば、ページ１ １１４０、ページ２ １１４２及びページ３ １１４４を表わすテーブル１１１０が示されている。時間間隔１１１２は、ｔｂ１ １１１４、ｔｂ２１１１６、ｔｂ３ １１１８、ｔｂ４ １１２０、ｔｂ５ １１２２、ｔｂ６１１２４、及び、ｔｂ７ １１２６を含む。データロード１１５２、１１５８及び１１６６を夫々表わす時間間隔、たとえば、ｔｂ２ １１１６、ｔｂ４ １１２０及びｔｂ６ １１２４は、相対的に短い。その理由は、データロードスイッチ、たとえば、図８のスイッチ８１８が、たとえば、トランジスタ８４０のようなトランジスタのオン・オフ切換えだけを行い、ビットのページバッファへの取り込みが並行して行われるからである。ページ１ １１４０は、時間間隔ｔｂｌ １１１４で入力データ１１５０をデータラッチ８１６へラッチする。データロードスイッチ８１８は、次にオンに切換えられ、データは時間間隔ｔｂ２ １１１６でページバッファ８２０へ取り込まれる。ページバッファ８２０に保持されたデータは、次に、時間間隔ｔｂ３ １１１８で、関連したビットラインを介してメモリセルにプログラムされる。ページ２ １１４２からの次のデータは、時間間隔ｔｂ３ １１１８でデータラッチ９１６へ入力され（１１５６）、同じ時間間隔ｔｂ３ １１１８で、ページ１ １１４０は、プログラムされる（１１５４）。時間間隔ｔｂ４ １１２０で、ページ２ １１４２のデータは、データラッチ８１６からページバッファ８２０へロードされ（１１５８）、次に、時間間隔ｔｂ５ １１２２でプログラムされる（１１６２）。ページ３ １１４４は、時間間隔ｔｂ５ １１２２で始まり、時間的にシフトしている点を除いて、ページ２ １１４２と同様に進行し、入力データラッチ１１６４、データロード１１６６及びプログラム１１７０が行われる。
【００３２】
このように、パイプライン化の一つの主要な利点は、複数のページをメモリアレイに書き込むために要する総書き込み時間が短縮されることである。この結果は、パイプラインが一杯に詰まった後に現れる。なぜならば、中間記憶装置、たとえば、データラッチへの次のページデータ入力は、ページバッファに保持されている現在のページデータのプログラムと並行して行われるからである。
【００３３】
図１２は、メモリアレイを複数の部分に分割する本発明の代替的な実施例の説明図である。説明の便宜上、第１のメモリアレイ１２３０と第２のメモリアレイ１２３２の二つのメモリアレイが示されている。他の実施例では、両方のメモリアレイ１２３０及び１２３２は、同じメモリアレイ１２０（図１）の一部である。図１２のメモリ回路１２１０は、Ｙデコーダ１２１２と、中間バッファ１２１６と、スイッチ１２２０と、ページバッファ１２２４と、偶数番号ビットライン（ＢＬ）を有する第１のメモリアレイ１２３０と、奇数番号ビットライン（ＢＬ）を有する第２のメモリアレイ１２３２とを含む。メモリ回路１２１０は、図９のメモリ回路９１０と類似した機能を実現するが、メモリアレイの部分毎に一つおきのビットラインに関して動作する点が異なる。かくして、ページは、別のページが第２のメモリアレイ１２３２から読み出されるのと同時に、第１のメモリアレイ１２３０へ書き込まれる。他の実施例では、メモリアレイの複数の部分は、３個以上の部分をもち、固定サイズ若しくは任意サイズに分割される。
【００３４】
図１３は、本発明の一実施例による３ページの書き込み及び読み出しの例を説明する図である。図１３には、図１のメモリアレイ１２０、又は、図１２の二つのメモリアレイ１２３０及び１２３２のようなメモリアレイに書き込まれ、メモリアレイから読み出される連続した３ページ、たとえば、ページ１ １３４０、ページ２ １３４２及びページ３ １３４４を表わすテーブル１３１０が示されている。時間間隔１３１２は、ｔｃ１ １３１４、ｔｃ２ １３１６、ｔｃ３ １３１８、ｔｃ４ １３２０、ｔｃ５ １３２２、ｔｃ６ １３２４、ｔｃ７ １３２６、及び、ｔｃ８ １３２８を含む。ページ１ １３４０は、時間間隔ｔｃ１ １３１４で、入力データ１３５０を中間バッファ１２１６へ格納する。スイッチ１２２０は、次に、オンに切換えられ、データは、時間間隔ｔｃ２ １３１６でページバッファ１２２４に取り込まれる。ページバッファ１２２４に保持されたデータは、次に、時間間隔ｔｃ３ １３１８で、第１のメモリアレイ１２３０にプログラムされる。ページ２ １３４２からの次のデータは、時間間隔ｔｃ３ １３１８で、中間バッファ１２１６に格納される。同じ時間間隔ｔｃ３ １３１８の間に、ページ１ １３４０はプログラムされる（１３５４）。時間間隔ｔｃ４ １３２０で、ページ２ １３４２用のデータは、中間バッファ１２１６からページバッファ１２２４へロードされ、次に、時間間隔ｔｃ５ １３２２で、第２のメモリアレイ１２３２へプログラムされる。この時間間隔ｔｃ５ １３２２の間に、ページ３ １３４４は、入力データ１３６４を中間バッファ１２１６に格納し、ページ１ １３４０は、第１のメモリアレイ１２３０からページバッファ１２２４へページ１３８０を読み込む。このように、時間間隔ｔｃ５ １３２２は、ページ１が第１のメモリアレイ１２３０から読み出され、ページ２が第２のメモリアレイ１２３２にプログラムされ、ページ３が中間バッファ１２１６に格納され、これら３動作が全て並行して行われるときの一例である。書き込みと読み出しは、メモリアレイ１２３０とメモリアレイ１２３２とに関して交互に行われるので、各メモリアレイ１２３０及び１２３２は、図１のメモリアレイ１２０の異なる部分を表わし、ページの読み出し及び書き込みは並行して行うことができる。他の実施例において、メモリアレイ１２０は、ビットラインの組合せ方が他の組合せでもよく、たとえば、第１のページ用の５１２本のビットライン（ＢＬ）の後に、第２のページ用の５１２本のビットライン（ＢＬ）が続く組合せ方、或いは、１ページ以上のページの部分を表現するビットライン（ＢＬ）のグループでもよい。さらに、ビットを適切なビットラインへ伝達するために、ページバッファ１２２４と、メモリアレイ１２３０及び１２３２との間にプログラマブルスイッチを設けてもよい。
【００３５】
明細書及び図面の記載は、本発明を制限するためのものではなく、本発明を例示的に説明するための記載であることに注意する必要がある。本願の請求項に係る発明の広義的な精神及び範囲を逸脱することなく、種々の付加、置換、削除並びにその他の変形及び変更をなし得ることが明らかである。
【００３６】
以上の説明に関して更に以下のような態様が考えられる。
【００３７】
（付記１） 第１のページを含む第１のデータ入力を取得する手順と、
第２のページを含む第２のデータ入力を取得するときに並行して該第１のページをプログラムする手順と、
を有する、パイプライン化によって複数のページを不揮発性半導体メモリへ書き込む方法。
【００３８】
（付記２） 第３のページを含む第３のデータ入力を取得するときに並行して該第２のページをプログラムする手順を更に有する付記１記載の方法。
【００３９】
（付記３） 該第１のページは複数のバイトにより構成されている、付記１記載の方法。
【００４０】
（付記４） 該不揮発性半導体メモリはＮＡＮＤ型不揮発性半導体メモリである、付記１記載の方法。
【００４１】
（付記５） 該第１のページは入出力レジスタから取得される、付記１記載の方法。
【００４２】
（付記６） 該第１のページはメモリアレイを用いてプログラムされる、付記１記載の方法。
【００４３】
（付記７） 該第１のページはレディ／ビジー信号を用いてプログラムされる、付記１記載の方法。
【００４４】
（付記８） ＮＡＮＤ型不揮発性半導体メモリを途切れなくプログラムする方法であって、
第１のページを含む第１のデータ入力を取得する手順と、
該第１のページを該ＮＡＮＤ型不揮発性半導体メモリの複数のメモリセルにプログラムする手順と、
該第１のデータ入力を取得した後に、該第１のページをプログラムするときに同時に、第２のページを含む第２のデータ入力を取得する手順と、
を有する方法。
【００４５】
（付記９） 該第１のデータ入力を第１の記憶場所に格納し、該第２のデータ入力を第２の記憶場所に格納する手順を更に有する付記８記載の方法。
【００４６】
（付記１０） 該第１のデータ入力を取得する手順は、該第１のページのバイト毎に書き込みイネーブルを変化させる手順を含む、付記８記載の方法。
【００４７】
（付記１１） 該第２のデータ入力を取得する手順は、該第２のページのバイト毎に書き込みイネーブルを変化させる手順を含む、付記８記載の方法。
【００４８】
（付記１２） 該第１のページをプログラムする手順は、所定の間隔のレディ／ビジーパルスを用いる、付記８記載の方法。
【００４９】
（付記１３） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる該ＮＡＮＤ型不揮発性半導体メモリアレイのメモリセルと、
該メモリセルが該第１のデータ項目を用いてプログラムされている間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
を有するシステム。
【００５０】
（付記１４） 該第１のバッファ回路はページバッファである、付記１３記載のシステム。
【００５１】
（付記１５） 該ページバッファはキーパーを含む、付記１４記載のシステム。
【００５２】
（付記１６） 該第２のバッファ回路はデータラッチである、付記１３記載のシステム。
【００５３】
（付記１７） 該データラッチはキーパーを含む、付記１６記載のシステム。
【００５４】
（付記１８） 該第２のバッファ回路はレジスタである、付記１３記載のシステム。
【００５５】
（付記１９） 該スイッチはデータロードスイッチである、付記１３記載のシステム。
【００５６】
（付記２０） 該データロードスイッチは、データロード制御信号を用いるＣＭＯＳ型トランジスタを含む、付記１９記載のシステム。
【００５７】
（付記２１） 該スイッチは、ｐＭＯＳ型トランジスタと、一つ以上のＣＭＯＳ型トランジスタと、少なくとも一つのバイポーラ型トランジスタと、少なくとも一つの論理ゲートと、３−ステート回路と、プログラマブルスイッチと、機械式スイッチと、流体式スイッチと、からなる群から選択された回路により構成される、付記１３記載のシステム。
【００５８】
（付記２２） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
入出力レジスタから第１のページデータ項目を取得するデータラッチと、
該第１のページデータ項目をページバッファへ転送するデータロードスイッチと、
該第１のページデータ項目を記憶する不揮発性のメモリアレイセルと、
を有し、
該データラッチは、該第１のページデータ項目が記憶されるときに並行して第２のページデータ項目を取得する、
システム。
【００５９】
（付記２３） 該データロードスイッチは接続機能及び切り離し機能を備えた回路である、付記２２記載のシステム。
【００６０】
（付記２４） 該データロードスイッチはラッチ又はフリップフロップである、付記２２記載のシステム。
【００６１】
（付記２５） 該ページバッファはレジスタ回路である、付記２２記載のシステム。
【００６２】
（付記２６） 該ページバッファは逆向き並列に接続されたインバータ回路を含む、付記２２記載のシステム。
【００６３】
（付記２７） 複数の順次的なデータページの書き込みに要する総時間を短縮する方法であって、
該複数の順次的なデータページの中の次のページをデータラッチに取り込む手順と、
該次のページが取り込まれるときに同時に、メモリアレイに対して、
該複数の順次的なデータページの中でページバッファに保持されている一のページを用いて該メモリアレイをプログラムする動作と、
状態レジスタを調べることによって該メモリアレイへのプログラムを検証する動作と、
該次のページが適切に取り込まれたとき、該ページバッファに該次のページを取り込む動作と、
を実行する手順と、
を有する方法。
【００６４】
（付記２８） 該次のページをデータラッチに取り込む手順は、複数の書き込みイネーブルバーパルスを使用する、付記２７記載の方法。
【００６５】
（付記２９） 不揮発性半導体メモリとの間で複数のページを転送する方法であって、
第１のページを含む第１のデータ入力を取得する手順と、
第２のページを含む第２のデータ入力を取得するときに並行して該第１のページを該不揮発性半導体メモリにプログラムする手順と、
該第１のページをプログラムするときに並行して該不揮発性半導体メモリから第３のページを読み出す手順と、
を有する方法。
【００６６】
（付記３０） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる該ＮＡＮＤ型不揮発性半導体メモリアレイの第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、
を有するシステム。
【００６７】
（付記３１） 第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされるメモリセルと、
該メモリセルが該第１のデータ項目を用いてプログラムされている間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
を有する不揮発性半導体記憶装置。
【００６８】
（付記３２） 入出力レジスタから第１のページデータ項目を取得するデータラッチと、
該第１のページデータ項目をページバッファへ転送するデータロードスイッチと、
該第１のページデータ項目を記憶する不揮発性メモリアレイセルと、
を有し、
該データラッチは、該第１のページデータ項目が記憶されるときに並行して第２のページデータ項目を取得する、
不揮発性半導体記憶装置。
【００６９】
（付記３３） 第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、
を有する不揮発性半導体記憶装置。
【００７０】
【発明の効果】
本発明によれば、不揮発性半導体記憶装置において、プログラム時に、最初の数バイトをプログラムしている間に次のプログラムデータを外部から受け取りラッチし、これを繰り返すことで高速プログラムを実現することが可能になる。
【図面の簡単な説明】
【図１】従来技術による典型的なＮＡＮＤ型フラッシュメモリ装置の略構成図である。
【図２】従来技術による典型的なメモリアレイの拡大略構成図である。
【図３】従来技術による典型的な５１２ビット用ページバッファの一例の拡大構成図である。
【図４】従来技術による典型的なＮＡＮＤ型フラッシュメモリの書き込みプロセスを説明する簡略化したタイミングチャートである。
【図５】本発明の実質的に途切れの無い実施例を説明する簡略化したタイミングチャートである。
【図６】ＮＡＮＤ型フラッシュメモリの連続した３ページに対する書き込みシーケンスを説明する図表である。
【図７】本発明の一実施例によるパイプライン化の例を説明する図表である。
【図８】本発明の一実施例による１ビット用システムの構成図である。
【図９】本発明の別の実施例によるパイプライン化システムの略構成図である。
【図１０】本発明の一実施例による実質的に途切れの無いプログラムを説明する簡略化したフローチャートである。
【図１１】本発明の一実施例による３ページの書き込みの例の説明図である。
【図１２】本発明によるメモリを複数の部分に分割する別の実施例の説明図である。
【図１３】本発明の一実施例による３ページの書き込み及び読み出しの例の説明図である。
【符号の説明】
８１２ データバス
８１４ Ｙデコーディング
８１６ データラッチ
８１８ データロードスイッチ
８４２ データロード
８２０ ページバッファ
９１２ データバス
９１４ Ｙデコーダ
９１６ 中間バッファ
９１８ スイッチ
９２０ ページバッファ
９２２ メモリアレイ
【発明の属する技術分野】
本発明は、一般的に電子メモリ設計の分野に係り、特に、ＮＡＮＤ型フラッシュメモリの性能を改良する技術に関する。
【０００２】
【従来の技術】
フラッシュメモリは、広範な携帯型製品及び組込型製品において記憶容量の要求量が増加しているので急激にその必要性が高まっている。フラッシュメモリは、ハードディスクのような大容量記憶装置に置き換わり得る記憶装置であり、たとえば、デジタルカメラ、及び、音声メールシステム等で使用されている。ＮＡＮＤ型フラッシュメモリセルアレイは、典型的に、直列に接続された幾つかの１ビット記憶トランジスタ、すなわち、メモリセルを含む。これらのメモリセルは、ページの形式にまとめられる。たとえば、１ページは、５１２バイト（４０９６ビット）を含む。１ブロックには数ページが割り当てられ、消去はブロック単位で行われる。メモリセルアレイへの読み出しアクセスは、ページ単位で行われる。開始ページアドレスを与えることにより、後続ページが直ぐに、たとえば、１バイトあたり５０ナノ秒のサイクルで読み出される。ページ内のバイトへのアクセスは、順次的に行われる。メモリセルアレイへのページの書き込みは、２段階で行われる。最初に、アドレス及びデータが内部レジスタ、すなわち、ページバッファへ書き込まれ、次に、特殊コマンドによって、内部レジスタのデータの不揮発性メモリセルアレイへの書き込み、すなわち、プログラムが始まる。データの書き込みは、ページ単位でのみ行われる。読み出しアクセスは高速であるのに対し、書き込み時間は、たとえば、２００マイクロ秒である。
【０００３】
図１は、典型的な従来技術のＮＡＮＤ型フラッシュメモリ装置の略構成図である。ＮＡＮＤ型フラッシュメモリ１１０は、状態機械１１２と、コマンドレジスタ１１４と、アドレスレジスタ１１６と、状態レジスタ１１８と、メモリアレイ１２０と、Ｙデコーダ１２２と、ページバッファ１２４と、Ｘデコーダ１２６と、入出力（Ｉ／Ｏ）レジスタ１３２とを含む。入出力レジスタ１３２は、入出力ポート１３４を介してメモリ装置の入出力を受ける。入出力ポート１３４はページアドレスを受け取り、ページアドレスは、アドレスレジスタ１１６へ渡される。入出力レジスタ１３２は、次にそのアドレスに対するデータを受ける。このデータは、Ｙデコーダ１２２へ送られ、Ｘデコーダ１２６を介してアドレスレジスタ１１６からアドレスを使用して、ページバッファ１２４、たとえば、ページ１３０に書き込まれる。書き込みイネーブルバー（ＷＥｂａｒ）信号１３６の各立ち上がりエッジで、入出力レジスタ１３４から１バイトのデータは、ページバッファ１２４内の８個の１ビットページバッファへ書き込まれる。レディ／ビジーライン（図示せず）からのプログラム制御信号は、ページバッファ１２４内のデータをメモリアレイ１２０内のメモリセル、たとえば、ページ１３０に書き込む。ページ、たとえば、ページ１３０を読み出すため、ページアドレスレジスタ１１６内のページアドレスは、ページにアクセスし、読み出しのためページをページバッファ１２４へ書き込むためＸデコーダ１２６へ送られる。読み出しイネーブルバー（ＲＥｂａｒ）信号１３８は、データを入出力レジスタ１３２へ読み出すため使用される。
【０００４】
図２は、従来技術による典型的なメモリアレイ１２０を説明するための拡大略図である。図２には、データの複数のブロック、たとえば、ブロック２１２、２１４、２１８、２２２及び２２０が示されている。ブロック２１２には、一つ以上のページ、たとえば、ページ（ＰＡＧＥ＿０）２４０及びページ（ＰＡＧＥ＿ｉ）２４２が含まれる。ページ内の各メモリセルは、５１２本の並列ビットライン（ＢＬ）、たとえば、セル２４４用のビットライン（ＢＬ０）２３０、セル２４６用のビットライン（ＢＬ１）２３２、及び、セル２４８用のビットライン（ＢＬ５１１）２３４によってプログラムされる。ページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４０内の５１２個の全てのメモリセルは、同時にプログラムされる。各ブロック、たとえば、ブロック２１２には、７個の他のブロック、たとえば、ブロック２１４、ブロック２１８、及び、５個のその他のブロック（図示しない）が関連付けられる。このブロックのグループは、並行にプログラムされ（かつ、読まれ）るので、データのビットではなく、データのバイトがページ毎に、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２に対し５１２バイトがアクセスされる。このように、各ブロック、たとえば、ブロック２１２は、複数のページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２を含み、各ページ、たとえば、ページ（ＰＡＧＥ＿ｉ）２４２は、ビットライン（ＢＬ０）２３０からビットライン（ＢＬ５１１）２３４によって同時にプログラムされる５１２ビットを有する。各ブロックは、８ビットの深さ、たとえば、ブロック２１２乃至２１８があるので、ページ（ＰＡＧＥ＿ｉ）は、並行に５１２バイトがプログラムされる（かつ、読み出される）。
【０００５】
図３は、５１２ビット用のページバッファ１２４の一例の拡大図である。たとえば、ページ（ＰＡＧＥ＿ｉ）２４２に対して、５１２バイトのページ用の４０９６個（５１２×８個）のページバッファが設けられる。ページバッファ３１２は、１ビット用のページバッファの一例である。このページバッファ３１２は、図１に示された複数のページバッファ１２４のうちの１個のページバッファである。ページバッファ３１２は、データライン（ＤＡＴＡ１）３１４を含み、このデータライン（ＤＡＴＡ１）３１４は、ＷＥｂａｒ信号の立ち上がりエッジで、図１のＹデコーダ１２２を介して入出力レジスタ１３２からデータの１ビットを得る。データライン（ＤＡＴＡ１）３１４は、逆向き並列に接続されたインバータ、すなわち、インバータ３３４及びインバータ３３６により構成されたキーパーを使用して保持される。ＰＧＭＯＮ信号３３２がハイ状態であるとき、トランジスタ３３２は作動し（オン状態になり）、ＢＬ ＣＯＮＴＲＯＬ信号がハイ状態であるとき、キーパーに保持された値は、ＢＬ１ビットライン２３２へ送られ、たとえば、図２のＰＡＧＥ＿ｉページ２４２内のメモリセル２４６をプログラムするため使用される。
【０００６】
図４は、従来技術による典型的なＮＡＮＤ型フラッシュメモリの書き込みプロセスを説明する簡単化されたタイミングチャートである。ＮＡＮＤ型フラッシュメモリの一例は、Advanced Micro Devices (AMD) （登録商標）のＣ−ＭＯＳ ３．０ボルト専用ＮＡＮＤフラッシュメモリAm3LV0128Dである。書き込みイネーブルバー（ＷＥＢａｒ）信号４１２は、複数の書き込みパルス、たとえば、立ち上がりエッジ４１４、４１６及び４１８を示す。たとえば、データ０ ４２２（１バイト）は、ＷＥｂａｒ信号４１２の立ち上がりエッジ４１４で８個のページバッファに書き込まれる。これは、５１２バイトに対して行われる。次に、レディ／ビジーライン（Ｒ／Ｂ）４３０は、ページバッファ１２４内のデータのページ、たとえば、メモリアレイ１２０（図１）のページ１３０へのプログラムを開始するため、ハイ状態からロー状態４３２へ変化する。プログラム時間４３４は、典型的に約２００乃至２５０マイクロ秒に亘って持続するパルスである。図４によれば、ページのメモリアレイへのデータ書き込み毎に、データをページバッファへ入れるための書き込みイネーブルパルスの系列が現れ、次に、ページをメモリアレイへプログラムするためのプログラムパルスが現れる。
【０００７】
【発明が解決しようとする課題】
しかし、このように、複数の順次ページを書き込むため、データを入力し、ページをプログラムし、次のデータを入力し、次のページをプログラムし、以下同様に続く、このような順次プロセスは、時間のかかるプロセスである。
【０００８】
したがって、書き込み速度が遅いという問題を伴うＮＡＮＤ型フラッシュメモリの場合に、メモリアレイへの順次書き込みに要する時間を短縮すること、すなわち、メモリアレイへのデータ書き込みの性能を向上することが必要になる。
【０００９】
本発明は、複数のページをＮＡＮＤ型フラッシュメモリに書き込むための総所要時間を短縮するシステム及び方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の一実施例によれば、書き込みは、二つの部分に分けられる。第１の部分では、次のページを取得し、中間バッファに保持すると共に、ページバッファに保持されている現在のページはメモリアレイをプルグラムするため使用する。その後、次のページはページバッファに取り込まれる。次のページがメモリアレイにプログラムされるのと並行に、別のページが入力され、中間バッファに保持される。このようにして、本実施例によれば、複数のページのＮＡＮＤ型フラッシュメモリアレイへの書き込みのパイプライン化が実現され、これに伴って総所要時間が短縮される。
【００１１】
本発明の第１実施例によれば、パイプライン化を用いて複数のページをフラッシュメモリに書き込む方法が提供される。最初に、第１のページを含む第１のデータ入力が取得され、次に、第１のページは、第２のページを含む第２のデータ入力と並行してプログラムされる。
【００１２】
本発明の第２実施例によれば、ＮＡＮＤ型フラッシュメモリの実質的に途切れ（ギャップ）のないプログラム方法が提供される。最初に、第１のページを含む第１のデータ入力が取得される。次に、第１のページは、ＮＡＮＤ型フラッシュメモリの複数のメモリセルにプログラムされる。第１のデータ入力を取得した後、第２のページを含む第２のデータ入力が、第１のページのプログラムと並行して取得される。
【００１３】
本発明の第３実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、第１のデータ項目を取得する第１のバッファ回路と、第１のデータ項目を用いてプログラムされるＮＡＮＤ型フラッシュメモリのメモリセルと、メモリセルが第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、第２のデータ項目を第１のバッファ回路へ転送するスイッチと、を具備する。
【００１４】
本発明の第４実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、入出力レジスタから第１のページデータ項目を取得するデータラッチと、第１のページデータ項目をページバッファへ転送するデータロードスイッチと、第１のページデータ項目を不揮発的に格納するメモリアレイセルと、を具備し、データラッチは、第１のページデータ項目が格納されるのと並行して第２のページデータ項目を取得する。
【００１５】
本発明の第５実施例によれば、データの複数の順次ページを書き込むための総所要時間を短縮する方法が提供される。最初に、データラッチは、データの複数の順次ページの次のページが取り込まれ、取り込みと同時に、メモリアレイで動作が実行される。メモリアレイでの動作は、データの複数の順次ページの中でページバッファに保持されるページを用いてメモリアレイをプログラムする動作と、プログラムを検証する動作と、次のページがデータラッチへ適切に取り込まれたときに、ページバッファに次のページを取り込む動作と、を含む。
【００１６】
本発明の第６実施例よれば、複数のページをフラッシュメモリとの間で転送する方法が提供される。最初に、第１のページを含む第１のデータ入力が取得される。次に、第１のページは、第２のページを含む第２のデータ入力と並行してフラッシュメモリへプログラムされる。最後に、第３のページは、第１のページのプログラムと並行して、フラッシュメモリから読み出される。
【００１７】
本発明の第７実施例によれば、ＮＡＮＤ型フラッシュメモリアレイの性能を向上させるシステムが提供される。このシステムは、第１のデータ項目を取得する第１のバッファ回路と、第１のデータ項目を用いてプログラムされるＮＡＮＤ型フラッシュメモリアレイの第１のメモリセルと、第１のメモリセルが第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、第２のデータ項目を第１のバッファ回路へ転送するスイッチと、第１のメモリセルが第１のデータ項目を用いてプログラムされる間にＮＡＮＤ型フラッシュメモリアレイの第２のメモリセルから読み出されたものを取得する第３のバッファ回路と、を具備する。
【００１８】
本発明の上記及びその他の実施例、特徴、局面並びに効果は、以下の詳細な説明と、請求項に記載された事項と、添付図面とに関してより良く理解されるであろう。
【００１９】
【発明の実施の形態】
以下、本発明の特定の実施例の内容を十分に開示するため多数の具体的な詳細について説明する。しかし、本発明は以下の具体的な詳細を用いることなく実施できることが当業者に明白であろう。周知の事項については、本発明の内容がはっきりしなくならないように、詳細な説明を行っていない。
【００２０】
図５は、本発明の実質的に途切れの無い実施例を説明するための簡略化したタイミングチャートである。ＷＥＢａｒ信号５１２は、２組のパルスのグループを含む。第１のパルスのグループ５１４は、入出力レジスタ１３２からページバッファ１２４へページを入力し、第２のパルスのグループ５１６は、入出力レジスタからページバッファ１２４へ次のページを入力する。データは、データ信号５２０によって示され、第１のページに対応した５１２バイトの第１のデータのグループ、たとえば、データ０ ５２２、データ１ ５２４及びデータ５１１ ５２６のグループと、次のページに対応した５１２バイトの第２のデータのグループ、たとえば、データ０ ５３０、データ１ ５３２及びデータ５１１ ５３４のグループと、を含む。ページバッファ１２４内のデータがメモリアレイ１２０にプログラムされている状態を示すレディ／ビジー（Ｒ／Ｂ）信号５４０のパルス５４２が出現したとき、ＷＥＢａｒ信号５１２の第２のパルスのグループ５１６は、第２のデータのグループ、たとえば、次のページ用のデータ５３０、データ５３２及びデータ５３４を、ページバッファ１２４へ入力する。これにより、メモリアレイ１２０の実質的に途切れの無いプログラムが実現する。なぜならば、プログラム時間５４４後の次のプログラム時間に、ページバッファ内のデータはプログラムされる準備が完了しているからである。このような本実施例によれば、メモリアレイは、次のページ用のデータのグループがページバッファ１２４に入力されるまで待機することによって、プログラムを開始することが可能になる従来技術（たとえば、図４を参照のこと）よりも優位な効果が得られる。
【００２１】
図６及び図７は、従来のＮＡＮＤ型フラッシュメモリと本発明の一実施例によるＮＡＮＤ型フラッシュメモリとの差を説明するための図である。図６は、従来のＮＡＮＤ型フラッシュメモリの連続した３ページに対する通常の書き込みシーケンスを表わすテーブルである。テーブル６１０は、たとえば、ｔａ１ ６１４、ｔａ２ ６１６、ｔａ３ ６１８、ｔａ４ ６２０、ｔａ５ ６２２及びｔａ６ ６２４のような時間間隔を表わす。テーブルの３行は、連続した３ページ、たとえば、ページ１ ６３０、ページ２ ６３２及びページ３ ６３４を表わす。ページ１ ６３０は、時間間隔ｔａ１ ６１４にデータ入力６４０が行われ、次に、時間間隔ｔａ２ ６１６でページ１のプログラム６４２が行われる。ページ２ ６３２は、時間間隔ｔａ３ ６１８でデータ入力６４４を行う前に、ページ１ ６３０がページ１のプログラム６４２を終了するまで待機しなければならない。ページ２ ６３２は、次に、時間間隔ｔａ４ ６２０でページ２のプログラム６４６を実行する。同様に、ページ３ ６３４は、時間間隔ｔａ５ ６２２が到来するのを待って、データ入力６５０を行う。このように、各ページをメモリアレイにプログラムするためのシーケンスは、データを入力し、続いて、ページをプログラムし、次のページのページバッファへの入力は、前のページが、ページのメモリアレイへのプログラムを終了するまで開始しない。
【００２２】
状態レジスタ１１８は、プログラムサイクルの信号を監視するため使用され、プログラムが成功したことを検証するためにプログラムサイクルの終了後にチェックされる。したがって、状態レジスタ１１８は、ページのプログラム中及びプログラム後にチェックされる。図６において、ページのプログラムを検証するための状態レジスタ１１８の読み出しは、たとえば、ページ１ ６３０の場合には時間間隔ｔａ３ ６１８で行われ、ページ２ ６３２の場合には時間間隔ｔａ５６２２で行われ、以下同様である。これに対し、図７において、ページのプログラムの検証、すなわち、状態レジスタの読み出しは、たとえば、ページ１ ６３０の場合には時間間隔ｔａ３ ６１８で、ページ２の場合には時間間隔ｔａ４６２０で、ページ３ ６３４ｎ場合には時間間隔ｔａ５ ６２２で行われる。
【００２３】
図７には、本発明の一実施例のパイプライン化の一例を説明するテーブル７１０が示されている。図７において、時間間隔６１２は、比較のため図６の時間間隔と一致させている。ページ１ ６３０は、時間間隔ｔａ１ ６１４にデータ入力６４０が行われ、次に、時間間隔ｔａ２ ６１６でページ１のプログラム６４２が行われる。ページ２ ６３２は、データ入力６４４が、図６のような時間間隔ｔａ３ ６１８ではなく、時間間隔ｔａ２ ６１６で開始するようにパイプライン化されている。ページ２ ６３２のプログラム６４６は、データ入力６４４の後に、時間間隔ｔａ３ ６１８で行われる。同様に、ページ３ ６３４は、図６のような時間間隔ｔａ５ ６２２ではなく、時間間隔ｔａ３ ６１８で開始するようにパイプライン化されている。ページ３ ６３４のプログラム６５２は、データ入力６５０の後に、時間間隔ｔａ４ ６２０で行われる。かくして、図７のパイプライン化の実施例によれば、プログラム時間が、たとえば、ｔａ５ ６２２及びｔａ６ ６２４のような時間間隔の数個分だけ短縮され、ＮＡＮＤ型フラッシュメモリへの書き込みの性能が改良される。
【００２４】
図８は、本発明の一実施例による１ビット用のシステムの構成図である。図８のシステムは、Ｙデコーディング回路８１４へ入力されるデータバス８１２を有する。図示された例では、１ビットは、Ｙデコーディング回路８１４から出力され、データラッチ８１６へ入力される。データラッチ８１６の出力はデータロードスイッチ８１８へ供給され、データロードスイッチ８１８は、信号ライン８４４を介してページバッファ８２０へ１ビットを出力する。
【００２５】
図８におけるページバッファ８２０の例は、図３のページバッファ３１２と実質的に類似している。ページバッファ８２０は、たとえば、メモリセル２４６（図２）のようなメモリセルをプログラムするため、１ビットライン、たとえば、ＢＬ１ ３１６を、メモリアレイ１２０へ出力する。
【００２６】
データラッチ８１６は、逆向き並列に接続されたインバータ８３０及び８３２を含むキーパーを含む。キーパーの出力は、インバータ８３４へ送られ、キーパーの反転を補正する。データラッチ８１６は、次のページのデータを保持するため機能し、同時に、ページバッファに保持されている現在のページデータは、メモリアレイへプログラムされる。データロードスイッチ８１８は、ｎＭＯＳ型トランジスタ８４０を含む。ｎＭＯＳ型トランジスタ８４０は、データロード信号８４２の値がハイ状態であるか、若しくは、ロー状態であるかに依存して、データラッチ８１６をページバッファ８２０へ接続し、若しくは、切り離すためのオン・オフ・スイッチとして動作する。
【００２７】
他の実施例において、データラッチ８１６は、レジスタ、メモリセル、或いは、その他の揮発性若しくは不揮発性の記憶装置を含む。別の実施例では、データロードスイッチ８１８は、ｐＭＯＳ型トランジスタ、１個以上のＣＭＯＳ型トランジスタの組合せ、論理ゲート、３−ステート回路、ネットワークスイッチ、若しくは、他のオン・オフ切換え回路を含む。他の実施例では、ページバッファ８２０は、レジスタ、メモリセル、或いは、その他の揮発性若しくは不揮発性の記憶装置を含む。図８には、１ビット用の実現例が示されているが、当業者は、この１ビット用システムを、たとえば、図２及び図３に示されているメモリアレイへも拡張可能である。
【００２８】
図９は、本発明の他の実施例によるパイプライン化システムの簡略化したブロック構成図である。入出力レジスタ１３２は、データバス９１２を介して、Ｙデコーダ９１４へ、中間記憶装置である中間バッファ９１６に保持されるべきデータを送る。スイッチ９１８がオンにされたとき、中間バッファ９１６内のデータは、ページバッファ９２０へ渡される。ページバッファ９２０内のデータは、ページ単位で、ＮＡＮＤ型フラッシュメモリアレイ９２２にプログラムされる。スイッチ９１８は、ページバッファ９２０及び中間バッファ９１６が同時に動作できるようにするウォール（壁）として働く。このように、次のページのページデータは、ページバッファ９２０内の現在のページのデータがメモリアレイ９２２へプログラムされるのと同時に、すなわち、並行して、中間バッファ９１６に保持される。
【００２９】
図１０は、本発明の一実施例による実質的に途切れの無いプログラムを説明するための簡略化したフローチャートである。ステップ１０１４において、最初に、ページバッファにデータが取り込まれる。たとえば、取り込まれるデータには、データバス８１２からＹデコーダ８１４を介してデータラッチ８１６へ送られるデータビットが含まれる。この初期状態において、データロード信号８４２はハイ状態であり、トランジスタ８４０はページバッファ８２０へ直接的にデータビットを渡す。データビットは、ページバッファ８２０において、逆向き並列に接続されたインバータ３３４及び３３６に保持される。初期化後、データラッチ８１６及びページバッファ８２０の両方は、同じデータビットを保持する。ページバッファ８２０への最初の取り込みの後、データロード信号はロー状態にセットされ、データロードスイッチ８１８をオフに切換える。次に、ステップ１０１８において、メモリアレイ１２０（図１）のメモリセルは、データビットを用いてプログラムされる。上記の例では、１ビット用のプロセスについて説明しているが、ページの全てのビットが同様に処理される。したがって、ステップ１０１４において、１ページがページバッファ９２０に取り込まれ、ステップ１０１８において、ページ全体がメモリアレイ９２２にプログラムされる。他の一実施例では、部分的なページプログラムが、たとえば、AMD製NAND型フラッシュメモリAm3LV0128D（商標）、及び／又は、富士通製NAND型フラッシュメモリMBM30LV0128（商標）のように行われる。
【００３０】
ページのメモリアレイへのプログラムと並行して、次のページからのデータは、中間バッファ９１６へ入力される（ステップ１０１６）。ステップ１０２０において、ページのメモリアレイ９２２へのプログラムは、状態レジスタ１１８（図１）を調べることによって検証される。ステップ１０２２において、プログラムを確認できなかった場合、ページは、ステップ１０１８で、アレイに再度プログラムされる。確認できた場合、ステップ１０２４において、データが中間バッファ９１６へ適切に取り込まれたかどうかを調べるため、次のページのデータが検査される。適切に取り込まれていない場合、このプロセスはステップ１０２６で終了する。これは、エラーが発生している、或いは、中間バッファ９１６へのデータのローディング若しくは再ローディングが終了するまで待機する必要がある、ということを意味する。データのデータラッチ８１６へのローディングが成功した場合、スイッチ９１８はオンに切換えられ、次のページデータが中間バッファ９１６からページバッファ９２０へ転送される（ステップ１０３０）。転送後、スイッチ９１８はオフに切換えられる。ページバッファ９２０内の次のページは、別の後続のページ（すなわち、次の次のページ）が中間バッファ９１６へ取り込まれるのと同時にプログラムされる。上記のプロセスは、書き込まれるべきページの系列内の全ページがメモリアレイ９２２にプログラムされるまで繰り返される。
【００３１】
図１１は、本発明の一実施例による３ページの書き込みの一例を説明する図である。図１１には、メモリアレイに書き込まれる連続した３ページ、たとえば、ページ１ １１４０、ページ２ １１４２及びページ３ １１４４を表わすテーブル１１１０が示されている。時間間隔１１１２は、ｔｂ１ １１１４、ｔｂ２１１１６、ｔｂ３ １１１８、ｔｂ４ １１２０、ｔｂ５ １１２２、ｔｂ６１１２４、及び、ｔｂ７ １１２６を含む。データロード１１５２、１１５８及び１１６６を夫々表わす時間間隔、たとえば、ｔｂ２ １１１６、ｔｂ４ １１２０及びｔｂ６ １１２４は、相対的に短い。その理由は、データロードスイッチ、たとえば、図８のスイッチ８１８が、たとえば、トランジスタ８４０のようなトランジスタのオン・オフ切換えだけを行い、ビットのページバッファへの取り込みが並行して行われるからである。ページ１ １１４０は、時間間隔ｔｂｌ １１１４で入力データ１１５０をデータラッチ８１６へラッチする。データロードスイッチ８１８は、次にオンに切換えられ、データは時間間隔ｔｂ２ １１１６でページバッファ８２０へ取り込まれる。ページバッファ８２０に保持されたデータは、次に、時間間隔ｔｂ３ １１１８で、関連したビットラインを介してメモリセルにプログラムされる。ページ２ １１４２からの次のデータは、時間間隔ｔｂ３ １１１８でデータラッチ９１６へ入力され（１１５６）、同じ時間間隔ｔｂ３ １１１８で、ページ１ １１４０は、プログラムされる（１１５４）。時間間隔ｔｂ４ １１２０で、ページ２ １１４２のデータは、データラッチ８１６からページバッファ８２０へロードされ（１１５８）、次に、時間間隔ｔｂ５ １１２２でプログラムされる（１１６２）。ページ３ １１４４は、時間間隔ｔｂ５ １１２２で始まり、時間的にシフトしている点を除いて、ページ２ １１４２と同様に進行し、入力データラッチ１１６４、データロード１１６６及びプログラム１１７０が行われる。
【００３２】
このように、パイプライン化の一つの主要な利点は、複数のページをメモリアレイに書き込むために要する総書き込み時間が短縮されることである。この結果は、パイプラインが一杯に詰まった後に現れる。なぜならば、中間記憶装置、たとえば、データラッチへの次のページデータ入力は、ページバッファに保持されている現在のページデータのプログラムと並行して行われるからである。
【００３３】
図１２は、メモリアレイを複数の部分に分割する本発明の代替的な実施例の説明図である。説明の便宜上、第１のメモリアレイ１２３０と第２のメモリアレイ１２３２の二つのメモリアレイが示されている。他の実施例では、両方のメモリアレイ１２３０及び１２３２は、同じメモリアレイ１２０（図１）の一部である。図１２のメモリ回路１２１０は、Ｙデコーダ１２１２と、中間バッファ１２１６と、スイッチ１２２０と、ページバッファ１２２４と、偶数番号ビットライン（ＢＬ）を有する第１のメモリアレイ１２３０と、奇数番号ビットライン（ＢＬ）を有する第２のメモリアレイ１２３２とを含む。メモリ回路１２１０は、図９のメモリ回路９１０と類似した機能を実現するが、メモリアレイの部分毎に一つおきのビットラインに関して動作する点が異なる。かくして、ページは、別のページが第２のメモリアレイ１２３２から読み出されるのと同時に、第１のメモリアレイ１２３０へ書き込まれる。他の実施例では、メモリアレイの複数の部分は、３個以上の部分をもち、固定サイズ若しくは任意サイズに分割される。
【００３４】
図１３は、本発明の一実施例による３ページの書き込み及び読み出しの例を説明する図である。図１３には、図１のメモリアレイ１２０、又は、図１２の二つのメモリアレイ１２３０及び１２３２のようなメモリアレイに書き込まれ、メモリアレイから読み出される連続した３ページ、たとえば、ページ１ １３４０、ページ２ １３４２及びページ３ １３４４を表わすテーブル１３１０が示されている。時間間隔１３１２は、ｔｃ１ １３１４、ｔｃ２ １３１６、ｔｃ３ １３１８、ｔｃ４ １３２０、ｔｃ５ １３２２、ｔｃ６ １３２４、ｔｃ７ １３２６、及び、ｔｃ８ １３２８を含む。ページ１ １３４０は、時間間隔ｔｃ１ １３１４で、入力データ１３５０を中間バッファ１２１６へ格納する。スイッチ１２２０は、次に、オンに切換えられ、データは、時間間隔ｔｃ２ １３１６でページバッファ１２２４に取り込まれる。ページバッファ１２２４に保持されたデータは、次に、時間間隔ｔｃ３ １３１８で、第１のメモリアレイ１２３０にプログラムされる。ページ２ １３４２からの次のデータは、時間間隔ｔｃ３ １３１８で、中間バッファ１２１６に格納される。同じ時間間隔ｔｃ３ １３１８の間に、ページ１ １３４０はプログラムされる（１３５４）。時間間隔ｔｃ４ １３２０で、ページ２ １３４２用のデータは、中間バッファ１２１６からページバッファ１２２４へロードされ、次に、時間間隔ｔｃ５ １３２２で、第２のメモリアレイ１２３２へプログラムされる。この時間間隔ｔｃ５ １３２２の間に、ページ３ １３４４は、入力データ１３６４を中間バッファ１２１６に格納し、ページ１ １３４０は、第１のメモリアレイ１２３０からページバッファ１２２４へページ１３８０を読み込む。このように、時間間隔ｔｃ５ １３２２は、ページ１が第１のメモリアレイ１２３０から読み出され、ページ２が第２のメモリアレイ１２３２にプログラムされ、ページ３が中間バッファ１２１６に格納され、これら３動作が全て並行して行われるときの一例である。書き込みと読み出しは、メモリアレイ１２３０とメモリアレイ１２３２とに関して交互に行われるので、各メモリアレイ１２３０及び１２３２は、図１のメモリアレイ１２０の異なる部分を表わし、ページの読み出し及び書き込みは並行して行うことができる。他の実施例において、メモリアレイ１２０は、ビットラインの組合せ方が他の組合せでもよく、たとえば、第１のページ用の５１２本のビットライン（ＢＬ）の後に、第２のページ用の５１２本のビットライン（ＢＬ）が続く組合せ方、或いは、１ページ以上のページの部分を表現するビットライン（ＢＬ）のグループでもよい。さらに、ビットを適切なビットラインへ伝達するために、ページバッファ１２２４と、メモリアレイ１２３０及び１２３２との間にプログラマブルスイッチを設けてもよい。
【００３５】
明細書及び図面の記載は、本発明を制限するためのものではなく、本発明を例示的に説明するための記載であることに注意する必要がある。本願の請求項に係る発明の広義的な精神及び範囲を逸脱することなく、種々の付加、置換、削除並びにその他の変形及び変更をなし得ることが明らかである。
【００３６】
以上の説明に関して更に以下のような態様が考えられる。
【００３７】
（付記１） 第１のページを含む第１のデータ入力を取得する手順と、
第２のページを含む第２のデータ入力を取得するときに並行して該第１のページをプログラムする手順と、
を有する、パイプライン化によって複数のページを不揮発性半導体メモリへ書き込む方法。
【００３８】
（付記２） 第３のページを含む第３のデータ入力を取得するときに並行して該第２のページをプログラムする手順を更に有する付記１記載の方法。
【００３９】
（付記３） 該第１のページは複数のバイトにより構成されている、付記１記載の方法。
【００４０】
（付記４） 該不揮発性半導体メモリはＮＡＮＤ型不揮発性半導体メモリである、付記１記載の方法。
【００４１】
（付記５） 該第１のページは入出力レジスタから取得される、付記１記載の方法。
【００４２】
（付記６） 該第１のページはメモリアレイを用いてプログラムされる、付記１記載の方法。
【００４３】
（付記７） 該第１のページはレディ／ビジー信号を用いてプログラムされる、付記１記載の方法。
【００４４】
（付記８） ＮＡＮＤ型不揮発性半導体メモリを途切れなくプログラムする方法であって、
第１のページを含む第１のデータ入力を取得する手順と、
該第１のページを該ＮＡＮＤ型不揮発性半導体メモリの複数のメモリセルにプログラムする手順と、
該第１のデータ入力を取得した後に、該第１のページをプログラムするときに同時に、第２のページを含む第２のデータ入力を取得する手順と、
を有する方法。
【００４５】
（付記９） 該第１のデータ入力を第１の記憶場所に格納し、該第２のデータ入力を第２の記憶場所に格納する手順を更に有する付記８記載の方法。
【００４６】
（付記１０） 該第１のデータ入力を取得する手順は、該第１のページのバイト毎に書き込みイネーブルを変化させる手順を含む、付記８記載の方法。
【００４７】
（付記１１） 該第２のデータ入力を取得する手順は、該第２のページのバイト毎に書き込みイネーブルを変化させる手順を含む、付記８記載の方法。
【００４８】
（付記１２） 該第１のページをプログラムする手順は、所定の間隔のレディ／ビジーパルスを用いる、付記８記載の方法。
【００４９】
（付記１３） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる該ＮＡＮＤ型不揮発性半導体メモリアレイのメモリセルと、
該メモリセルが該第１のデータ項目を用いてプログラムされている間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
を有するシステム。
【００５０】
（付記１４） 該第１のバッファ回路はページバッファである、付記１３記載のシステム。
【００５１】
（付記１５） 該ページバッファはキーパーを含む、付記１４記載のシステム。
【００５２】
（付記１６） 該第２のバッファ回路はデータラッチである、付記１３記載のシステム。
【００５３】
（付記１７） 該データラッチはキーパーを含む、付記１６記載のシステム。
【００５４】
（付記１８） 該第２のバッファ回路はレジスタである、付記１３記載のシステム。
【００５５】
（付記１９） 該スイッチはデータロードスイッチである、付記１３記載のシステム。
【００５６】
（付記２０） 該データロードスイッチは、データロード制御信号を用いるＣＭＯＳ型トランジスタを含む、付記１９記載のシステム。
【００５７】
（付記２１） 該スイッチは、ｐＭＯＳ型トランジスタと、一つ以上のＣＭＯＳ型トランジスタと、少なくとも一つのバイポーラ型トランジスタと、少なくとも一つの論理ゲートと、３−ステート回路と、プログラマブルスイッチと、機械式スイッチと、流体式スイッチと、からなる群から選択された回路により構成される、付記１３記載のシステム。
【００５８】
（付記２２） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
入出力レジスタから第１のページデータ項目を取得するデータラッチと、
該第１のページデータ項目をページバッファへ転送するデータロードスイッチと、
該第１のページデータ項目を記憶する不揮発性のメモリアレイセルと、
を有し、
該データラッチは、該第１のページデータ項目が記憶されるときに並行して第２のページデータ項目を取得する、
システム。
【００５９】
（付記２３） 該データロードスイッチは接続機能及び切り離し機能を備えた回路である、付記２２記載のシステム。
【００６０】
（付記２４） 該データロードスイッチはラッチ又はフリップフロップである、付記２２記載のシステム。
【００６１】
（付記２５） 該ページバッファはレジスタ回路である、付記２２記載のシステム。
【００６２】
（付記２６） 該ページバッファは逆向き並列に接続されたインバータ回路を含む、付記２２記載のシステム。
【００６３】
（付記２７） 複数の順次的なデータページの書き込みに要する総時間を短縮する方法であって、
該複数の順次的なデータページの中の次のページをデータラッチに取り込む手順と、
該次のページが取り込まれるときに同時に、メモリアレイに対して、
該複数の順次的なデータページの中でページバッファに保持されている一のページを用いて該メモリアレイをプログラムする動作と、
状態レジスタを調べることによって該メモリアレイへのプログラムを検証する動作と、
該次のページが適切に取り込まれたとき、該ページバッファに該次のページを取り込む動作と、
を実行する手順と、
を有する方法。
【００６４】
（付記２８） 該次のページをデータラッチに取り込む手順は、複数の書き込みイネーブルバーパルスを使用する、付記２７記載の方法。
【００６５】
（付記２９） 不揮発性半導体メモリとの間で複数のページを転送する方法であって、
第１のページを含む第１のデータ入力を取得する手順と、
第２のページを含む第２のデータ入力を取得するときに並行して該第１のページを該不揮発性半導体メモリにプログラムする手順と、
該第１のページをプログラムするときに並行して該不揮発性半導体メモリから第３のページを読み出す手順と、
を有する方法。
【００６６】
（付記３０） ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる該ＮＡＮＤ型不揮発性半導体メモリアレイの第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、
を有するシステム。
【００６７】
（付記３１） 第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされるメモリセルと、
該メモリセルが該第１のデータ項目を用いてプログラムされている間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
を有する不揮発性半導体記憶装置。
【００６８】
（付記３２） 入出力レジスタから第１のページデータ項目を取得するデータラッチと、
該第１のページデータ項目をページバッファへ転送するデータロードスイッチと、
該第１のページデータ項目を記憶する不揮発性メモリアレイセルと、
を有し、
該データラッチは、該第１のページデータ項目が記憶されるときに並行して第２のページデータ項目を取得する、
不揮発性半導体記憶装置。
【００６９】
（付記３３） 第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、
を有する不揮発性半導体記憶装置。
【００７０】
【発明の効果】
本発明によれば、不揮発性半導体記憶装置において、プログラム時に、最初の数バイトをプログラムしている間に次のプログラムデータを外部から受け取りラッチし、これを繰り返すことで高速プログラムを実現することが可能になる。
【図面の簡単な説明】
【図１】従来技術による典型的なＮＡＮＤ型フラッシュメモリ装置の略構成図である。
【図２】従来技術による典型的なメモリアレイの拡大略構成図である。
【図３】従来技術による典型的な５１２ビット用ページバッファの一例の拡大構成図である。
【図４】従来技術による典型的なＮＡＮＤ型フラッシュメモリの書き込みプロセスを説明する簡略化したタイミングチャートである。
【図５】本発明の実質的に途切れの無い実施例を説明する簡略化したタイミングチャートである。
【図６】ＮＡＮＤ型フラッシュメモリの連続した３ページに対する書き込みシーケンスを説明する図表である。
【図７】本発明の一実施例によるパイプライン化の例を説明する図表である。
【図８】本発明の一実施例による１ビット用システムの構成図である。
【図９】本発明の別の実施例によるパイプライン化システムの略構成図である。
【図１０】本発明の一実施例による実質的に途切れの無いプログラムを説明する簡略化したフローチャートである。
【図１１】本発明の一実施例による３ページの書き込みの例の説明図である。
【図１２】本発明によるメモリを複数の部分に分割する別の実施例の説明図である。
【図１３】本発明の一実施例による３ページの書き込み及び読み出しの例の説明図である。
【符号の説明】
８１２ データバス
８１４ Ｙデコーディング
８１６ データラッチ
８１８ データロードスイッチ
８４２ データロード
８２０ ページバッファ
９１２ データバス
９１４ Ｙデコーダ
９１６ 中間バッファ
９１８ スイッチ
９２０ ページバッファ
９２２ メモリアレイ
Claims (6)
- ＮＡＮＤ型不揮発性半導体メモリアレイの性能を改良するシステムであって、
第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる該ＮＡＮＤ型不揮発性半導体メモリアレイの第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、を有するシステム。 - 入出力レジスタから前記第１のデータ項目を前記第１のバッファ回路に供給し、
前記スイッチは前記第１のバッファ回路に格納された前記第１のデータ項目を前記第２のバッファ回路に転送し、
前記第１のバッファ回路は、前記第１のデータ項目を用いて前記第１のメモリセルがプログラムされるときに並行して、前記入出力レジスタから前記第２のデータ項目を取得することを特徴とする請求項１に記載のシステム。 - 前記第１のメモリセルへのプログラムを検証するための状態レジスタを備えることを特徴とする請求項１又は請求項２の記載のシステム。
- 第１のデータ項目を取得する第１のバッファ回路と、
該第１のデータ項目を用いてプログラムされる第１のメモリセルと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に第２のデータ項目を取得する第２のバッファ回路と、
該第２のデータ項目を該第１のバッファ回路へ転送するスイッチと、
該第１のメモリセルが該第１のデータ項目を用いてプログラムされる間に、該ＮＡＮＤ型不揮発性半導体メモリアレイの第２のメモリセルから読み出されるデータを取得する第３のバッファ回路と、
を有することを特徴とする不揮発性半導体記憶装置。 - 入出力レジスタから前記第１のデータ項目を前記第１のバッファ回路に供給し、
前記スイッチは前記第１のバッファ回路に格納された前記第１のデータ項目を前記第２のバッファ回路に転送し、
前記第１のバッファ回路は、前記第１のデータ項目を用いて前記第１のメモリセルがプログラムされるときに並行して、前記入力レジスタから前記第２のデータ項目を取得することを特徴とする請求項４に記載の半導体記憶装置。 - 前記第１のメモリセルへのプログラムを検証するための状態レジスタを備えることを特徴とする請求項１又は請求項２の記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/029666 | 2001-12-21 | ||
| US10/029,666 US6687158B2 (en) | 2001-12-21 | 2001-12-21 | Gapless programming for a NAND type flash memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003196989A JP2003196989A (ja) | 2003-07-11 |
| JP4104395B2 true JP4104395B2 (ja) | 2008-06-18 |
Family
ID=21850227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002222607A Expired - Fee Related JP4104395B2 (ja) | 2001-12-21 | 2002-07-31 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6687158B2 (ja) |
| EP (1) | EP1326257B1 (ja) |
| JP (1) | JP4104395B2 (ja) |
| KR (1) | KR100848611B1 (ja) |
| DE (1) | DE60235951D1 (ja) |
| TW (1) | TW550573B (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4004811B2 (ja) * | 2002-02-06 | 2007-11-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100471167B1 (ko) * | 2002-05-13 | 2005-03-08 | 삼성전자주식회사 | 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치 |
| US7644239B2 (en) | 2004-05-03 | 2010-01-05 | Microsoft Corporation | Non-volatile memory cache performance improvement |
| US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
| KR100567912B1 (ko) * | 2004-05-28 | 2006-04-05 | 주식회사 하이닉스반도체 | 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법 |
| KR100632946B1 (ko) | 2004-07-13 | 2006-10-12 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
| US7379372B2 (en) * | 2004-09-15 | 2008-05-27 | Samsung Electronics Co., Ltd. | Non-volatile memory device with scanning circuit and method |
| FR2876491B1 (fr) * | 2004-10-07 | 2006-12-15 | Atmel Corp | Verrou de colonne accessible en lecture pour memoires non volatiles |
| US7490197B2 (en) | 2004-10-21 | 2009-02-10 | Microsoft Corporation | Using external memory devices to improve system performance |
| KR100590219B1 (ko) * | 2004-12-01 | 2006-06-19 | 삼성전자주식회사 | 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치 |
| US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
| US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
| KR100597788B1 (ko) | 2004-12-17 | 2006-07-06 | 삼성전자주식회사 | 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 |
| US7849381B2 (en) * | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
| US7447078B2 (en) * | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
| US7206230B2 (en) | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| KR100626391B1 (ko) * | 2005-04-01 | 2006-09-20 | 삼성전자주식회사 | 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템 |
| US7463521B2 (en) | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
| KR100713984B1 (ko) * | 2005-09-15 | 2007-05-04 | 주식회사 하이닉스반도체 | 멀티-플레인 구조를 갖는 비휘발성 메모리 장치의 프로그램방법 |
| US8914557B2 (en) | 2005-12-16 | 2014-12-16 | Microsoft Corporation | Optimizing write and wear performance for a memory |
| KR100737919B1 (ko) * | 2006-02-28 | 2007-07-10 | 삼성전자주식회사 | 낸드 플래시 메모리의 프로그램 방법 및 메모리 시스템의프로그램 방법 |
| EP1850347A1 (en) * | 2006-04-28 | 2007-10-31 | Deutsche Thomson-Brandt Gmbh | Method and device for writing to a flash memory |
| US7876613B2 (en) | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
| KR100778082B1 (ko) | 2006-05-18 | 2007-11-21 | 삼성전자주식회사 | 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드 |
| US20100169546A1 (en) * | 2006-08-15 | 2010-07-01 | Koninklijke Philips Electronics N.V. | Flash memory access circuit |
| US7567461B2 (en) * | 2006-08-18 | 2009-07-28 | Micron Technology, Inc. | Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells |
| KR100754226B1 (ko) * | 2006-08-22 | 2007-09-03 | 삼성전자주식회사 | 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치 |
| KR100919156B1 (ko) | 2006-08-24 | 2009-09-28 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7280398B1 (en) * | 2006-08-31 | 2007-10-09 | Micron Technology, Inc. | System and memory for sequential multi-plane page memory operations |
| US7499320B2 (en) | 2007-03-07 | 2009-03-03 | Sandisk Corporation | Non-volatile memory with cache page copy |
| EP2132749B1 (en) | 2007-03-07 | 2014-03-26 | SanDisk Technologies Inc. | Non-volatile memory and method for cache page copy |
| US7502255B2 (en) * | 2007-03-07 | 2009-03-10 | Sandisk Corporation | Method for cache page copy in a non-volatile memory |
| DE102007011638A1 (de) * | 2007-03-09 | 2008-09-11 | Giesecke & Devrient Gmbh | Verfahren zum Einschreiben von Daten in einen Speicher eines tragbaren Datenträgers |
| KR101348173B1 (ko) * | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
| KR101431205B1 (ko) | 2007-07-13 | 2014-08-18 | 삼성전자주식회사 | 캐시 메모리 장치 및 캐시 메모리 장치의 데이터 처리 방법 |
| KR101401558B1 (ko) * | 2007-08-20 | 2014-06-09 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| KR101373186B1 (ko) * | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| US8631203B2 (en) * | 2007-12-10 | 2014-01-14 | Microsoft Corporation | Management of external memory functioning as virtual cache |
| US7961512B2 (en) * | 2008-03-19 | 2011-06-14 | Sandisk Corporation | Adaptive algorithm in cache operation with dynamic data latch requirements |
| US8032707B2 (en) | 2008-09-15 | 2011-10-04 | Microsoft Corporation | Managing cache data and metadata |
| US9032151B2 (en) * | 2008-09-15 | 2015-05-12 | Microsoft Technology Licensing, Llc | Method and system for ensuring reliability of cache data and metadata subsequent to a reboot |
| US7953774B2 (en) | 2008-09-19 | 2011-05-31 | Microsoft Corporation | Aggregation of write traffic to a data store |
| US8560764B2 (en) * | 2009-12-21 | 2013-10-15 | Intel Corporation | Repurposing NAND ready/busy pin as completion interrupt |
| JP2011227976A (ja) | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
| US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
| JP5853973B2 (ja) * | 2013-03-07 | 2016-02-09 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法 |
| FR3006097A1 (fr) * | 2013-05-21 | 2014-11-28 | St Microelectronics Rousset | Mecanisme d'ecriture d'une memoire eeprom sur bus i2c |
| FR3006094A1 (fr) | 2013-05-21 | 2014-11-28 | St Microelectronics Rousset | Ecriture d'une memoire eeprom sur bus i2c |
| CN106796548B (zh) | 2014-09-06 | 2021-02-05 | Neo半导体公司 | 非易失性存储器装置及其存储方法和编程方法 |
| US9761310B2 (en) | 2014-09-06 | 2017-09-12 | NEO Semiconductor, Inc. | Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions |
| US10720215B2 (en) | 2014-09-06 | 2020-07-21 | Fu-Chang Hsu | Methods and apparatus for writing nonvolatile 3D NAND flash memory using multiple-page programming |
| KR102282196B1 (ko) * | 2015-04-28 | 2021-07-27 | 삼성전자 주식회사 | 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법 |
| KR102470606B1 (ko) | 2015-11-26 | 2022-11-28 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 |
| KR102606468B1 (ko) * | 2015-11-26 | 2023-11-29 | 삼성전자주식회사 | 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치에 데이터를 프로그램 하는 프로그램 방법 |
| US10346097B2 (en) | 2015-11-26 | 2019-07-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and storage device including nonvolatile memory device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519847A (en) * | 1993-06-30 | 1996-05-21 | Intel Corporation | Method of pipelining sequential writes in a flash memory |
| KR0140179B1 (ko) * | 1994-12-19 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리 |
| US5652724A (en) * | 1994-12-23 | 1997-07-29 | Micron Technology, Inc. | Burst EDO memory device having pipelined output buffer |
| US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
| JPH1064293A (ja) | 1996-08-23 | 1998-03-06 | Fujitsu Ltd | ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ |
| US6091666A (en) * | 1996-10-04 | 2000-07-18 | Sony Corporation | Nonvolatile flash memory with fast data programming operation |
| US5852576A (en) | 1997-02-28 | 1998-12-22 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate for integrated circuit with high voltage generator and flash non-volatile memory device having the pass gate |
| US5978267A (en) | 1998-10-20 | 1999-11-02 | Advanced Micro Devices, Inc. | Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same |
| US6671204B2 (en) * | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
| US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
-
2001
- 2001-12-21 US US10/029,666 patent/US6687158B2/en not_active Expired - Lifetime
-
2002
- 2002-03-21 TW TW091105436A patent/TW550573B/zh not_active IP Right Cessation
- 2002-04-19 KR KR1020020021483A patent/KR100848611B1/ko active IP Right Grant
- 2002-04-22 DE DE60235951T patent/DE60235951D1/de not_active Expired - Lifetime
- 2002-04-22 EP EP02252805A patent/EP1326257B1/en not_active Expired - Fee Related
- 2002-07-31 JP JP2002222607A patent/JP4104395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW550573B (en) | 2003-09-01 |
| JP2003196989A (ja) | 2003-07-11 |
| US6687158B2 (en) | 2004-02-03 |
| US20030117850A1 (en) | 2003-06-26 |
| KR20030052943A (ko) | 2003-06-27 |
| DE60235951D1 (de) | 2010-05-27 |
| EP1326257A3 (en) | 2006-08-30 |
| EP1326257B1 (en) | 2010-04-14 |
| KR100848611B1 (ko) | 2008-07-28 |
| EP1326257A2 (en) | 2003-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4104395B2 (ja) | 不揮発性半導体記憶装置 | |
| US11031081B2 (en) | Apparatus having memory arrays and having trim registers associated with memory array access operation commands | |
| US9367392B2 (en) | NAND flash memory having internal ECC processing and method of operation thereof | |
| KR101904583B1 (ko) | 비휘발성 메모리들에서 스킵된 엔트리들로 열 선택 시프트 레지스터를 액세스하는 기술들 | |
| TWI484492B (zh) | 非揮發性記憶體序列核心架構 | |
| US6751129B1 (en) | Efficient read, write methods for multi-state memory | |
| US7808825B2 (en) | Non-volatile memory device and method of programming the same | |
| EP1850348B1 (en) | Method and device for writing to a flash memory | |
| US20070002621A1 (en) | Non-volatile memory device, and multi-page program, read and copyback program method thereof | |
| WO2000030116A1 (en) | Method and apparatus for memory control circuit | |
| JP2004192780A (ja) | デュアルレジスタ構造のページバッファを有するメモリ装置 | |
| US20070016722A1 (en) | Flash memory device with multi level cell and burst access method therein | |
| US20060146612A1 (en) | Flash memory devices configured to output data without waiting for bitline and wordline recovery and methods of operating same | |
| US20090319863A1 (en) | Error-correcting system of semiconductor memory, error-correcting method, and memory system with error-correcting system | |
| KR100528483B1 (ko) | 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치 | |
| KR20110104477A (ko) | 프리셋 동작을 필요로 하는 메인 메모리 유닛 및 보조 메모리 유닛을 갖는 반도체 장치 | |
| WO2006026043A1 (en) | Approach for zero dummy byte flash memory read operation | |
| US10037247B2 (en) | Memory system having idle-memory devices and method of operating thereof | |
| JP2008310841A (ja) | 半導体記憶装置及び電子装置 | |
| KR20080021397A (ko) | 플래시 메모리 장치 및 그의 프로그램 방법 | |
| WO2001056034A1 (en) | Chained array of sequential access memories enabling continuous read | |
| JP2004288267A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080325 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |