KR20030052943A - Ｎａｎｄ형 플래시 메모리용의 간극이 없는 프로그래밍 - Google Patents

Ｎａｎｄ형 플래시 메모리용의 간극이 없는 프로그래밍 Download PDF

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KR20030052943A
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Abstract

본 발명에 따르면 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록하는데 소요되는 전체 기록 시간을 감소시키기 위한 시스템 및 방법을 포함하는 기술을 제공한다. 일 실시예에 있어서, 페이지의 기록에는 2 개의 부분으로 분할된다. 페이지 버퍼 내에 저장된 현재의 페이지가 메모리 어레이를 프로그램하기 위해 사용되는 동안 제1 부분은 다음 페이지를 중간 버퍼 내에 수신 및 유지한다. 다음에, 다음 페이지는 페이지 버퍼 내에 로딩된다. 다음 페이지가 메모리 어레이 내에 프로그램됨과 동시에, 다른 페이지는 중간 버퍼 내에 입력 및 유지된다. 따라서, 전체 기록 시간을 감소시키면서 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록함에 있어서, 실질적으로 간극이 없는 기록(gapless writing)을 실현할 수 있다.

Description

ＮＡＮＤ형 플래시 메모리용의 간극이 없는 프로그래밍{GAPLESS PROGRAMMING FOR A NAND TYPE FLASH MEMORY}
본 발명은 일반적으로 전자 메모리 설계 분야에 관한 것으로, 보다 구체적으로는 NAND형 플래시 메모리의 성능을 개선하기 위한 기술에 관한 것이다.
플래시 메모리에 대한 수요는 기억 용량이 증대된 휴대용 제품 및 내장형 제품 등의 광범위한 적용에 의하여 급성장하고 있다. 플래시 메모리는 하드디스크와 같은 대량 저장 매체를 대체할 수 있고, 예컨대 디지털 카메라 및 음성 메일 시스템 등에 사용되고 있다. NAND형 플래시 메모리 셀 어레이는 통상적으로 다수 개의 단일 비트의 저장 트랜지스터, 즉 메모리 셀들을 직렬로 포함한다. 이들 메모리 셀은 페이지(page) 내에 구성된다. 예컨대, 1 페이지는 512 바이트(4096 비트)를 포함할 수 있다. 블록당 다수의 페이지가 존재하며, 블록 단위에 기초하여 소거가 실행된다. 메모리 셀 어레이로의 판독 액세스는 페이지 단위로 실행된다. 시작 페이지 어드레스가 주어지면, 페이지들이 순차적으로 신속히 판독될 수 있는데, 예컨대 바이트당 50 nsec 사이클 시간으로 판독될 수 있다. 페이지 내에서 바이트에 대한 판독 액세스는 연속적으로 실행된다. 메모리 셀 어레이로의 페이지의 기록은 2 단계로 실행되는데, 첫 번째 단계는 어드레스 및 데이터가 내부 레지스터, 즉 페이지 버퍼에 기록되고, 두 번째 단계는 특정 명령이 비휘발성 메모리 셀 어레이로의 내부 레지스터 내의 데이터의 기록(즉, 프로그래밍)을 개시한다. 데이터의 기록은 페이지 단위에 기초해서만 실행된다. 판독 액세스가 고속으로 진행되는 동안 기록 시간은 예컨대 200 ㎲ec로 서서히 이루어진다.
도 1은 종래 기술의 NAND형 플래시 메모리 소자의 간략화된 구조를 도시하고 있다. NAND형 플래시 메모리 구조(110)는 상태 머신(112), 명령 레지스터(114), 어드레스 레지스터(116), 상태 레지스터(118), 메모리 어레이(120), Y 디코더(122), 페이지 버퍼(124), X 디코더(126), I/O 레지스터(132)를 포함한다. 상기 I/O 레지스터(132)는 I/O 포트(134)를 통하여 메모리 소자와의 입력/출력을 수신한다. 상기 I/O 포트(134)는 페이지 어드레스를 수신하고, 그 수신된 페이지 어드레스를 어드레스 레지스터(116)로 전송한다. 다음에, I/O 레지스터(132)는 그 어드레스에 대한 데이터를 수신한다. 이 수신된 데이터는 Y 디코더(122)로 전송되고, X 디코더(126)를 통하여 어드레스 레지스터(116)로부터의 어드레스를 사용하여 페이지 버퍼(124), 예컨대, 페이지(130) 내에 상기 전송된 데이터가 기록된다. 기록 인에이블 바(WEbar) 신호(136)의 각각의 상승 에지는 I/O 레지스터(132)로부터 1 바이트의 데이터를 페이지 버퍼(124) 내의 8 개의 1 비트 페이지 버퍼에 기록한다. 다음에, 준비 회선/통화중 회선(도시 생략됨)으로부터의 프로그래밍 제어 신호는 페이지 버퍼(124) 내의 데이터를 메모리 어레이(120) 내의 메모리 셀, 예컨대 페이지(130)에 기록한다. 페이지, 예컨대 페이지(130)를 판독하기 위해서, 페이지 어드레스 레지스터(116) 내의 페이지 어드레스는 X 디코더(126)로 전송되어 상기 페이지에 액세스하고 판독하기 위해 그 페이지를 페이지 버퍼(124)에 기록한다. 판독 인에이블 바(REbar) 신호(138)는 데이터를 I/O 레지스터(132)로 판독하는데 사용된다.
도 2는 종래 기술의 메모리 어레이(120)의 간략화된 확대 블록도이다. 도 2는 복수 개의 데이터 블록, 예컨대 블록(212, 214, 218, 222, 220)을 도시한다. 블록(212)에는 하나 이상의 페이지, 예컨대 페이지_0(240) 및 페이지_i(242)가 존재한다. 페이지_i(242)는 512 메모리 셀(예컨대, 244, 246, 248)을 포함하며, 각 메모리 셀은 1 비트를 저장한다. 각 페이지 내의 메모리 셀은 512 병렬 비트선(BL), 예컨대 메모리 셀(244)용 비트선 BL0(230), 메모리 셀(246)용 비트선 BL1(232) 및 메모리 셀(248)용 비트선 BL511(234)에 의해 프로그램된다. 페이지, 예컨대 페이지_i(242) 내의 모든 512 메모리 셀은 동시에 프로그램된다. 각 블록, 예컨대 블록(212)은 7 개의 다른 블록[예컨대, 도 2에서는 이 7 개의 블록중 2 개의 블록(214, 218)만이 도시되어 있고, 나머지 5 개의 블록에 대해서는 도시 생략됨]과 밀접한 관계가 있다. 이와 같은 블록 그룹은 병렬로 프로그램 및 판독되어, 데이터 비트보다는 오히려 데이터 바이트가 페이지에 대해서 액세스될 수 있다[예컨대, 페이지_i(242)에 대해 512 바이트]. 따라서, 각 블록, 예컨대 블록(212)은 복수 개의 페이지, 예컨대 페이지_i(242)를 구비하고, 여기서 각 페이지, 예컨대 페이지_i(242)는 비트선[BL0(230)∼BL511(234)]에 의해 동시에 프로그램된 512 비트를 갖는다. 또한, 각 블록, 예컨대 블록(212∼218)은 8 비트 깊이이기 때문에, 페이지_i(242)는 병렬로 프로그램 및 판독되는 512 바이트를 갖는다.
도 3은 512 비트용 페이지 버퍼(124)의 확대된 도면의 일례를 도시한다. 예컨대, 페이지[페이지_i(242)]에 대해서, 512 바이트 페이지용으로 4096(512 ×8)개의 페이지 버퍼가 존재한다. 페이지 버퍼(312)는 1 비트용의 예시적인 페이지 버퍼이다. 페이지 버퍼(312)는 도 1의 복수 개의 페이지 버퍼(124) 중 하나의 페이지버퍼이다. 페이지 버퍼(312)는 데이터선, 즉 DATA1(314)을 포함하며, 이 DATA1(314)은 WEbar(136)의 상승 에지에 따라서 도 1의 Y 디코더(122)를 경유하여 I/O 레지스터(132)로부터 1 비트의 데이터를 수신한다. DATA1(314)은 배면 결합 인버터(back-to-back inverter), 즉 인버터(334)와 인버터(336)를 구비한 "키퍼(keeper)"를 사용하여 저장된다. 신호 PGMON(322)이 하이 상태이면 트랜지스터(332)는 턴온되고, BL 제어 신호(326)가 하이 상태이면 키퍼 내에 저장된 값을 비트선 BL1(232)으로 전송하여 예컨대, 도 2의 페이지_i(242) 내의 메모리 셀(246)을 프로그램하는 데에 사용된다.
도 4는 종래의 NAND형 플래시 메모리의 기록 과정을 도시하는 간략화된 타이밍도이다. 예시적인 NAND형 플래시 메모리 소자는 AMD(Advanced Micro Devices)사의 C-MOS 3.0 볼트 전용의 NAND형 플래시 메모리 Am3LV0128D이다. 기록 인에이블 바(WEbar)(412)는 복수 개의 기록 펄스, 예컨대 상승 에지(414, 416, 418)를 도시한다. 데이터(420)는 I/O 레지스터(132)로부터 판독되어 WEbar(412)의 각각의 상승 에지(예컨대, 414, 416, 418)에서 페이지 버퍼(124) 내에 기록된다. 예컨대, DATA0(422)(1 바이트)은 WEbar(412)의 상승 에지(414) 상의 8 개의 페이지 버퍼 내에 기록된다. 이것은 512 바이트에 대해서 실행된다. 다음에, 준비 회선/통화중 회선(R/B; Ready/Busy Line)(430)은 하이 상태에서 로우 상태로 변화하고(432), 도 1의 메모리 어레이(120) 내의 페이지[예컨대, 페이지(130)] 내부로 페이지 버퍼(124) 내의 데이터의 프로그래밍을 시작한다. 프로그래밍 시간(434)은 통상적으로 대략 200∼250 ㎲ec를 지속하는 펄스이다. 도 4로부터, 메모리 어레이 내부로의 페이지의 각각의 데이터 기록을 위해서, 일련의 기록 인에이블 펄스가 존재하여 데이터를 페이지 버퍼로 입력하고, 프로그래밍 펄스가 후속되어 상기 메모리 어레이 내부로 페이지를 프로그램한다. 복수 개의 연속 페이지를 기록하기 위한 데이터 입력-페이지 프로그램, 다음 데이터 입력-다음 페이지 프로그램 등의 이러한 연속적인 처리 과정은 시간을 소비하게 되는 문제점이 있다.
따라서, NAND형 플래시 메모리들에 대한 기록 시간이 지연되는 문제점이 있기 때문에, 메모리 어레이로의 순차적인 기록에 소요되는 시간을 감소시킬 필요가 있다. 즉 메모리 어레이로의 데이터의 기록 성능을 개선할 필요가 있다.
도 1은 종래 기술의 NAND형 플래시 메모리 소자의 간략화된 구조를 도시하는도면.
도 2는 종래 기술의 메모리 어레이의 간략화된 확대 블록도.
도 3은 종래 기술의 512 비트용 페이지 버퍼의 예시적인 확대 도면.
도 4는 종래 기술의 NAND형 플래시 메모리의 기록 과정을 도시하는 간략화된 타이밍도.
도 5는 본 발명에 따른 실질적으로 간극이 없는 실시예를 예시하는 간략화된 타이밍도.
도 6은 종래 기술의 NAND형 플래시 메모리의 3 개의 연속적인 페이지에 대한 종래의 기록 시퀀스를 도시하는 표.
도 7은 본 발명에 따른 실시예의 파이프라이닝의 일례를 예시하는 표.
도 8은 본 발명에 따른 1 비트용 실시예의 시스템도.
도 9는 본 발명에 따른 다른 실시예의 파이프라이닝 시스템의 간략화된 블록도.
도 10은 본 발명에 따른 실시예의 실질적으로 간극이 없는 프로그래밍을 예시하는 간략화된 흐름도.
도 11은 본 발명에 따른 실시예의 3 개의 페이지를 기록하는 일례를 예시하는 도면.
도 12는 메모리 어레이를 복수 개의 부분으로 분할하는 본 발명에 따른 다른 실시예를 도시하는 도면.
도 13은 본 발명에 따른 실시예의 3 개의 페이지를 기록 및 판독하는 일례를 예시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
812, 912 : 데이터 버스
814 : Y 디코딩 회로
816 : 데이터 래치
818 : 데이터 로드 스위치
820, 920, 1224 : 페이지 버퍼
914, 1212 : Y 디코더
916, 1216 : 중간 버퍼
918, 1220 : 스위치
922 : 메모리 어레이
1230 : 제1 메모리 어레이(짝수 비트선)
1232 : 제2 메모리 어레이(홀수 비트선)
본 발명은 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록하는데 소요되는 전체 기록 시간을 감소시키기 위한 시스템 및 방법을 포함하는 기술을 제공하는 데에 있다. 본 발명의 하나의 예시적인 실시예에 있어서, 페이지의 기록은 2 개의 부분으로 분할된다. 페이지 버퍼 내에 저장된 현재의 페이지가 메모리 어레이를 프로그램하기 위해 사용되는 동안 제1 부분은 다음 페이지를 중간 버퍼 내에 수신 및 유지한다. 다음에, 다음 페이지는 페이지 버퍼의 내부에 로딩된다. 다음 페이지가 메모리 어레이 내에 프로그램됨과 동시에, 다른 페이지는 중간 버퍼 내에 입력 및 유지된다. 따라서, 이 실시예에 있어서, 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록함에 있어서 파이프라인 기법에 의해 전체 기록 시간을 감소시키면서 달성할 수 있다.
본 발명의 실시예에 있어서, 복수 개의 페이지를 파이프라인 기법을 사용하여 플래시 메모리에 기록하는 방법이 제공된다. 우선, 제1 페이지를 포함하는 제1 데이터 입력이 수신되고, 다음에 제2 데이터 입력을 수신함과 동시에 상기 제1 페이지가 프로그램되며, 상기 제2 데이터 입력은 제2 페이지를 포함한다.
본 발명의 다른 실시예는 NAND형 플래시 메모리의 실질적으로 간극이 없는 프로그래밍 방법을 제공한다. 우선, 제1 페이지를 포함하는 제1 데이터 입력이 수신된다. 다음에, 제1 페이지는 NAND형 플래시 메모리의 복수 개의 메모리 셀로 프로그램된다. 다음에, 상기 제1 데이터 입력을 수신한 후, 제1 페이지의 프로그래밍과 동시에 제2 데이터 입력이 수신된다. 상기 제2 데이터 입력은 제2 페이지를 포함한다.
본 발명의 또 다른 실시예는 NAND형 플래시 메모리 어레이의 성능을 개선하기 위한 시스템을 제공한다. 상기 시스템은 제1 데이터 아이템을 수신하기 위한 제1 버퍼 회로와, 상기 제1 데이터 아이템을 사용하여 프로그램되는 NAND형 플래시 메모리 어레이 내의 메모리 셀과, 상기 제1 데이터 아이템을 사용하여 상기 메모리 셀이 프로그램되는 동안 제2 데이터 아이템을 수신하기 위한 제2 버퍼 회로와, 상기 제2 데이터 아이템을 상기 제1 버퍼 회로로 전송하기 위한 스위치를 포함한다.
본 발명의 제4 실시예는 NAND형 플래시 메모리 어레이의 성능을 개선하기 위한 시스템을 제공한다. 상기 시스템은 I/O 레지스터로부터 제1 페이지 데이터 아이템을 수신하기 위한 데이터 래치와, 제1 페이지 데이터 아이템을 페이지 버퍼로 전송하기 위한 데이터 로드 스위치와, 상기 제1 페이지 데이터 아이템의 비휘발성 저장을 위한 메모리 어레이 셀을 포함하고, 상기 데이터 래치는 상기 제1 페이지 데이터 아이템의 저장과 동시에 제2 페이지 데이터 아이템을 수신한다.
본 발명의 제5 실시예는 복수 개의 연속하는 데이터 페이지를 기록하는데 소요되는 전체 시간을 감소시키기 위한 방법을 제공한다. 우선, 데이터 래치를 복수 개의 연속하는 데이터 페이지의 다음 페이지와 함께 로딩하고, 상기 데이터 래치의 로딩과 동시에, 메모리 어레이 상에서 동작이 실행된다. 메모리 어레이 상의 동작은, 페이지 버퍼 내에 저장된 복수 개의 연속하는 데이터 페이지 중 한 페이지로 메모리 어레이를 프로그래밍하는 단계와, 상기 프로그래밍을 검증하는 단계와, 다음 페이지가 적절하게 상기 데이터 래치로 로딩된 경우에, 다음 페이지와 함께 상기 페이지 버퍼를 로딩하는 단계를 포함한다.
본 발명의 제6 실시예는 플래시 메모리로 및 플래시 메모리로부터 복수 개의 페이지를 전송하기 위한 방법을 제공한다. 우선, 제1 페이지를 포함하는 제1 데이터 입력이 수신된다. 다음에, 상기 제1 페이지에는 상기 플래시 메모리 내부로 프로그램됨과 동시에 제2 페이지를 포함하는 제2 데이터 입력이 수신된다. 마지막으로, 제3 페이지에는 플래시 메모리로부터 판독됨과 동시에 상기 제1 페이지의 프로그래밍이 수행된다.
본 발명의 제7 실시예는 NAND형 플래시 메모리 어레이의 성능을 개선하기 위한 시스템을 제공한다. 상기 시스템은 제1 데이터 아이템을 수신하기 위한 제1 버퍼 회로와, 상기 제1 데이터 아이템을 사용하여 프로그램되는 NAND형 플래시 메모리 어레이 내의 제1 메모리 셀과, 상기 제1 데이터 아이템을 사용하여 상기 제1 메모리 셀이 프로그램되는 동안 제2 데이터 아이템을 수신하기 위한 제2 버퍼 회로와, 상기 제2 데이터 아이템을 상기 제1 버퍼 회로로 전송하기 위한 스위치와, 상기 제1 데이터 아이템을 사용하여 상기 제1 메모리 셀이 프로그램되는 동안 NAND형 플래시 메모리 어레이 내의 제2 메모리 셀의 판독을 수신하기 위한 제3 버퍼 회로를 포함한다.
본 발명의 이들 및 다른 실시예, 특징, 형태 및 이점은 이하의 상세한 설명, 첨부된 특허 청구 범위 및 도면을 참조함으로써 더욱 명백하게 이해될 수 있을 것이다.
이하의 설명에 있어서, 본 발명의 특정 실시예의 더욱 완벽한 설명을 제공하기 위해 다수의 특정 상세한 설명을 기술한다. 그러나, 이 기술 분야에 숙련된 당업자에게는 본 발명이 이하에 제시된 모든 상세한 설명이 없이도 실시할 수 있음을 명백히 이해할 수 있을 것이다. 다른 경우에 있어서, 잘 알려진 특징들에 대해서는 발명을 불명료하게 하지 않도록 하기 위해서 상세하게 설명하지 않았다.
도 5는 본 발명에 따른 실질적으로 간극이 없는 실시예를 예시하는 간략화된 타이밍도이다. WEbar 신호(512)는 2 개의 펄스 그룹을 가지며, 제1 펄스 그룹(514)은 페이지를 I/O 레지스터(132)로부터 페이지 버퍼(124)로 입력하고, 제2 펄스 그룹(516)은 다음 페이지를 I/O 레지스터(132)로부터 페이지 버퍼(124)로 입력한다. 데이터 신호(520)에 의해 도시된 데이터는 제1 페이지용의 512 바이트의 대응하는 제1 데이터 그룹(예컨대, 522, 524, 526)과 다음 페이지용의 512 바이트의 제2 데이터 그룹(예컨대, 530, 532, 534)을 구비한다. 준비 회선/통화중 회선(R/B)(540)이 페이지 버퍼(124) 내의 데이터가 메모리 어레이(120)의 내부로 프로그램되고 있는 것을 나타내는 펄스(544)가 발생되었을 때, WEbar 신호(512)의 제2 펄스 그룹(516)은 다음 페이지용의 제2 데이터 그룹(예컨대, 530, 532, 534)을 페이지 버퍼(124)의 내부로 입력한다. 이것은 프로그래밍 시간(544) 후의 다음 프로그래밍 시간에 페이지 버퍼 내의 데이터가 프로그램될 준비가 되어있으므로, 메모리 어레이(120)를 실질적으로 간극이 없게 프로그래밍할 수 있다. 이것은 프로그래밍이 시작되기 전에 다음 페이지에 대한 데이터의 그룹이 페이지 버퍼(124)의 내부로 입력될 때까지 메모리 어레이의 대기가 필요한(도 4 참조) 종래 기술을 능가하는 이점이다.
도 6 및 7은 종래의 NAND형 플래시 메모리와 본 발명의 일 실시예에 따른 NAND형 플래시 메모리 사이의 차이를 예시한다. 도 6에는 종래의 NAND형 플래시 메모리의 3 개의 연속 페이지에 대한 종래의 기록 시퀀스를 도시한 표(610)이다. 표(610)는 시간 간격(612), 예컨대 ta1(614), ta2(616) ta3(618), ta4(620), ta5(622) 및 ta6(624)을 도시한다. 상기 표에는 3 개의 연속 페이지, 예컨대 페이지 1(630), 페이지 2(632), 페이지 3(634)을 도시하는 3 개의 행이 존재한다. 페이지 1(630)은 시간 간격 ta1(614)에서 데이터 입력(640)이 있으며, 이어서 시간 간격 ta2(616)에서 페이지 1의 프로그래밍(642)이 후속된다. 페이지 2(632)는 시간 간격 ta3(618)에서 데이터 입력(644) 전에, 페이지 1(630)의 페이지 프로그래밍(642)이 종료될 때까지 대기해야만 한다. 다음에, 페이지 2(632)는 시간 간격 ta4(620)에서 페이지 2의 페이지 프로그램(646)이 수행된다. 이와 유사하게,페이지 3(634)은 데이터 입력(650) 전에 시간 간격 ta5(622)까지 대기해야만 한다. 그러므로, 각 페이지를 메모리 어레이의 내부로 프로그래밍하기 위한 시퀀스는 페이지 프로그래밍이 후속되는 데이터 입력을 포함하며, 다음 페이지는 메모리 어레이 내로 페이지를 프로그래밍하는 이전 페이지가 종료되기 전까지는 페이지 버퍼의 내부로의 데이터 입력을 시작할 수 없다.
상태 레지스터(118)는 프로그래밍 사이클의 진행을 모니터하는 데에 사용될 수 있고, 프로그램 사이클의 종료 이후에 점검되어 프로그래밍이 성공하였는지를 검증한다. 따라서, 상태 레지스터(118)는 페이지를 프로그래밍하는 동안 및 페이지를 프로그래밍한 후에 점검될 수 있다. 도 6에 있어서, 페이지의 프로그래밍을 검증하기 위한 상태 레지스터(118)의 판독은 예컨대, ta3(618)의 페이지 1(630)과 ta5(622)의 페이지 2(632) 등에서 발생할 수 있다. 도 7에 대하여, 페이지의 프로그래밍 검증, 즉 상태 레지스터의 판독은, 예컨대 ta3(618)의 페이지 1(630), ta4(620)의 페이지 2(632) 및 ta5(622)의 페이지 3(634)에서 발생할 수 있다.
도 7은 본 발명에 따른 일 실시예의 파이프라이닝의 일례를 예시하는 표(710)이다. 도 7의 표(710)에서, 시간 간격(612)은 비교를 위해 도 6의 표(610)에 도시된 시간 간격과 동일하다. 페이지 1(630)은 시간 간격 ta1(614)에서 데이터 입력(640)이 있으며, 이어서 시간 간격 ta2(616)에서 페이지 1의 프로그래밍(642)이 후속된다. 다음에, 페이지 2(632)는 파이프라인 기법으로 동작이 수행되어 데이터 입력(644)이 도 6에서와 같이 시간 간격 ta3(618)에서 보다는 시간 간격 ta2(616)에서 시작할 수 있다. 이 데이터 입력(644)에 후속해서 시간 간격ta3(618)에서 페이지 2의 프로그래밍(646)이 수행된다. 또한, 페이지 3은 데이터 입력(650)이 도 6에서와 같이 시간 간격 ta5(622)에서 보다는 시간 간격 ta3(618)에서 시작할 수 있도록 파이프라인 기법으로 동작이 수행된다. 이 데이터 입력(650)에 후속해서 시간 간격 ta4(620)에서 페이지 3의 프로그래밍(652)이 수행된다. 따라서, 도 7의 파이프라이닝 실시예는 여러 시간 간격, 예컨대 ta5(622) 및 ta6(624)만큼 프로그래밍 시간을 감소시키고, 그에 따라 NAND형 플래시 메모리로의 기록 성능을 개선하였다.
도 8은 본 발명에 따른 1 비트용 실시예의 시스템도이다. 도 8의 시스템도는 데이터 버스(812)를 포함하고, 이 데이터 버스는 Y 디코딩 회로(814)로 입력된다. 1 비트가 Y 디코딩 회로(814)에서 출력되고 데이터 래치(816)로 입력되는 것이 도시되었다. 데이터 래치(816)의 출력은 데이터 로드 스위치(818)에 결합되고, 이 데이터 로드 스위치(818)는 1 비트를 신호선(844)을 통해서 페이지 버퍼(820)로 출력한다. 도 8에 있어서, 페이지 버퍼(820)의 예는 도 3에 도시된 페이지 버퍼(312)와 실질적으로 유사하다. 페이지 버퍼(820)는 비트선, 예컨대 BL1(316)을 메모리 어레이(120)로 출력하여, 메모리 셀, 예컨대 메모리 셀(246)(도 2)을 프로그램한다. 상기 데이터 래치(816)는 배면 결합 인버터(830, 832)를 구비한 키퍼를 포함한다. 다음에, 키퍼의 출력은 키퍼의 반전을 교정하기 위해 인버터(834)로 입력된다. 상기 데이터 래치(816)는 페이지 버퍼에 저장된 현재의 페이지 데이터가 메모리 어레이로 프로그램되는 동안 다음 페이지의 데이터를 저장하도록 작용한다. 상기 데이터 로드 스위치(818)는 nMOS 트랜지스터(840)를 구비하고, 이 nMOS 트랜지스터(840)는데이터 로드 신호(842)의 하이값 또는 로우값에 각각 의존하여 데이터 래치(816)를 페이지 버퍼(820)에 접속 및 차단하도록 온/오프 스위치로서 동작한다. 다른 실시예에 있어서, 데이터 래치(816)는 레지스터, 메모리 셀 또는 임의의 다른 휘발성 기억 장치나 비휘발성 기억 장치를 포함한다. 다른 실시예에 있어서, 상기 데이터 로드 스위치(818)는 pMOS 트랜지스터, 하나 이상의 cMOS 트랜지스터의 조합, 논리 게이트, 3 상태(tri-state) 회로, 네트워크 스위치 또는 임의의 다른 온/오프 스위칭 회로를 포함한다. 다른 실시예에 있어서, 페이지 버퍼(820)는 레지스터, 메모리 셀 또는 임의의 다른 휘발성 기억 장치나 비휘발성 기억 장치를 포함한다. 도 8이 1 비트용의 실시예를 도시하고 있지만, 이 기술 분야에서 통상의 지식을 가진 당업자라면 나머지 메모리 어레이, 예컨대 도 2 및 도 3에 도시된 메모리 어레이에도 그 실행을 확장할 수 있다.
도 9는 본 발명에 따른 다른 실시예의 파이프라이닝 시스템의 간략화된 블록도를 예시한다. I/O 레지스터(132)는 데이터를 데이터 버스(912)를 통해서 중간 단계 저장부인 중간 버퍼(916)에 저장되도록 Y 디코더(914)로 전송한다. 스위치(918)가 턴온된 경우, 중간 버퍼(916) 내의 데이터는 페이지 버퍼(920)로 진행된다. 페이지 버퍼(920) 내의 데이터는 다음에 한 페이지씩 NAND형 플래시 메모리 어레이(922)에 프로그램된다. 상기 스위치(918)는 페이지 버퍼(920)와 중간 버퍼(916)가 동시에 동작할 수 있게 하는 벽으로서 동작한다. 그러므로, 다음 페이지의 페이지 데이터는 메모리 어레이(922)로 프로그램되고 있는 페이지 버퍼(920) 내의 현재 페이지의 데이터와 동시에 또는 평행하게 중간 버퍼(916)에 저장될 수있다.
도 10은 본 발명에 따른 실시예의 실질적으로 간극이 없는 프로그래밍을 예시하는 간략화된 흐름도이다. 단계 1014에서 페이지 버퍼에 최초로 데이터가 로딩된다. 예컨대, 이 데이터는 데이터 버스(812)로부터 Y 디코딩 회로(814)를 통해서 데이터 래치(816)로 입력되는 데이트 비트를 포함한다. 이 최초의 경우에 있어서, 데이터 로드 신호(842)는 하이 상태이고, 트랜지스터(840)는 데이터 비트를 페이지 버퍼(820)로 직접 출력하고, 이 출력된 데이터는 배면 결합 인버터(334, 336) 내에 저장된다. 그러므로 초기화 후에, 데이터 래치(816) 및 페이지 버퍼(820)의 모두는 동일한 데이터 비트를 저장한다. 페이지 버퍼(820)가 최초로 로딩한 후에, 데이터 로드 신호는 로우 상태로 설정되어, 데이터 로드 스위치(818)는 턴오프 된다. 그 다음 단계 1018에서, 도 1의 메모리 어레이(120) 내의 메모리 셀은 데이터 비트를 사용하여 프로그램된다. 전술한 실시예에서는 1 비트에 대한 처리 과정을 예시하였지만, 페이지 내의 모든 비트들을 동일한 방법으로 처리할 수 있다. 그러므로 단계 1014에서 하나의 페이지가 페이지 버퍼(920) 내로 로딩되고, 단계 1018에서 전체 페이지가 메모리 어레이(922)의 내부로 프로그램된다. 다른 실시예에 있어서, AMD사/후지쯔사의 NAND형 플래시 메모리 Am3LV0128D/MBM30LV0128의 경우에는 부분적인 페이지 프로그래밍이 실행될 수 있다. 페이지를 메모리 어레이의 내부로 프로그래밍함과 동시에, 다음 페이지로부터의 데이터는 중간 버퍼(916)의 내부로 입력된다(단계 1016). 단계 1020에서, 메모리 어레이(922)의 내부로의 페이지의 프로그래밍은 도 1의 상태 레지스터(118)를 검사함으로써 검증된다. 단계 1022에서, 프로그래밍이 검증되지 않았다면, 상기 페이지는 다시 단계 1018에서 메모리 어레이의 내부로 다시 프로그램된다. 프로그래밍이 검증되었다면, 다음에 단계 1024에서 다음 페이지의 데이터가 점검되어 데이터가 중간 버퍼(916)로 적절하게 로딩되었는지를 확인한다. 데이터가 적절하게 중간 버퍼(916)로 로딩되지 않았다면, 처리 과정은 단계 1026에서 종료된다. 이것은 오류가 있거나 또는 중간 버퍼(916)의 내부로의 데이터 로딩 또는 재로딩을 종료할 수 있을 때까지 기다릴 필요가 있음을 의미한다. 상기 데이터가 성공적으로 데이터 래치(816)의 내부로 로딩된 경우, 다음에 상기 스위치(918)는 턴온되고 다음에 다음 페이지 데이터는 중간 버퍼(916)로부터 페이지 버퍼(920)로 전송된다(단계 1030). 그리고, 상기 전송 후, 상기 스위치(918)는 턴오프된다. 다음에 상기 페이지 버퍼(920) 내의 다음 페이지는 중간 버퍼(916)의 내부로 로딩되고 있는 다른 연속 페이지(즉, 다음 다음 페이지)와 동시에 프로그램된다. 상기 처리 과정은 기록될 일련의 페이지 내의 모든 페이지가 메모리 어레이(922)의 내부로 프로그램될 때까지 반복된다.
도 11은 본 발명에 따른 실시예의 3 개의 페이지를 기록하는 예를 예시하고 있다. 도 11은 3 개의 연속 페이지, 예컨대 메모리 어레이의 내부로 기록되고 있는 페이지 1(1140), 페이지 2(1142) 및 페이지 3(1144)을 도시하는 표(1110)를 도시한다. 시간 간격(1112)은 tb1(1114), tb2(1116), tb3(1118), tb4(1120), tb5(1122), tb6(1124) 및 tb7(1126)을 포함한다. 데이터 로드를 나타내는 시간 간격들, 예컨대 tb2(1116), tb4(1120) 및 tb6(1124)은 예컨대, 트랜지스터(840)의 턴온 또는 턴오프 동작 및 페이지 버퍼로의 비트의 로딩이 동시에 실행되는 동작만을 포함하는 도8에 도시된 데이터 로드 스위치(818)와 같이 비교적 짧다. 페이지 1(1140)은 시간 간격 tb1(1114)에서 입력 데이터를 데이터 래치(816) 내부로 래치한다(1150). 다음에, 데이터 로드 스위치(818)는 턴온되고 시간 간격 tb2(1116)에서 페이지 버퍼(820)의 내부로 데이터를 로딩한다(1152). 다음에 페이지 버퍼(820) 내에 저장된 데이터는 시간 간격 tb3(1118)에서 관련된 비트선을 통해서 메모리 셀의 내부로 프로그램된다(1154). 페이지 2(1142)로부터의 다음 데이터는 페이지 1(1140)이 프로그램(1154)되고 있는 시간 간격과 동일한 시간 간격인 시간 간격 tb3(1118)에서 데이터 래치(816)의 내부로 입력 데이터를 래치한다(1156). 시간 간격 tb4(1120)에서 페이지 2(1142)에 대한 데이터를 데이터 래치(816)로부터 페이지 버퍼(820)로 로딩(1158)하고, 다음에 시간 간격 tb5(1122)에서 페이지 버퍼(820)에 저장된 데이터를 프로그램한다(1162). 페이지 3(1144)은 시간 간격 tb5(1122)에서 시작하고, 시간 간격이 변동되는 점을 제외하면 페이지 2(1142)와 유사하게 진행되는데, 즉 입력 데이터를 래치하는 처리(1164), 데이터를 로딩하는 처리(1166) 및 저장된 데이터를 프로그램하는 처리(1170)를 동일한 방식으로 진행시킨다.
따라서, 파이프라이닝의 중요한 이점 중 하나는 메모리 어레이에 기록될 복수 개의 페이지에 대한 전체 기록 시간을 감소시키는 것이다. 이러한 기록 시간을 감소시키는 결과는 중간 저장부, 예컨대 데이터 래치로의 다음 페이지의 데이터 입력이 페이지 버퍼 내에 저장된 현재의 페이지 데이터의 프로그래밍과 동시에 발생하기 때문에, 파이프라인이 채워진 후에 발생한다.
도 12는 메모리 어레이를 복수 개의 부분으로 분리하는 본 발명의 다른 실시예이다. 2 개의 메모리 어레이가 제1 메모리 어레이(1230) 및 제2 메모리 어레이(1232)로서 예시만을 목적으로 도시되고 있다. 다른 실시예에 있어서, 제1 및 제2 메모리 어레이(1230, 1232)의 양자 모두는 도 1에 도시된 메모리 어레이(120)와 동일한 부분이다. 도 12는 Y 디코더(1212), 중간 버퍼(1216), 스위치(또는 스위치들)(1220), 페이지 버퍼(1224), 짝수 비트선(BL)을 구비한 제1 메모리 어레이(1230) 및 홀수 비트선(BL)을 구비한 제2 메모리 어레이(1232)를 포함한다. 메모리 회로(1210)는 제1 및 제2 메모리 어레이의 각 부분에 대해서 짝수 및 홀수 비트선(BL)이 배치된 점을 제외하면 도 9의 메모리 회로(910)의 기능과 유사하게 작용한다. 따라서, 페이지는 다른 페이지가 제2 메모리 어레이(1232)로부터 판독됨과 동시에 제1 메모리 어레이(1230)로 기록될 수 있다. 다른 실시예에 있어서, 상기 메모리 어레이의 복수 개의 부분은 2 개 이상의 부분을 가질 수 있고, 고정된 크기 또는 임의의 크기로 분할될 수 있다.
도 13은 본 발명에 따른 실시예의 3 개의 페이지의 기록예 및 판독예를 예시한다. 도 13에는 메모리 어레이, 예컨대 도 1의 메모리 어레이(120) 또는 도 12의 2 개의 제1 및 제2 메모리 어레이(1230, 1232) 내에/로부터 기록 및 판독되고 있는 3 개의 연속 페이지, 예컨대 페이지 1(1340), 페이지 2(1342), 페이지 3(1344)를 도시하는 표(1310)를 도시하고 있다. 시간 간격(1312)은 tc1(1314), tc2(1316), tc3(1318), tc4(1320), tc5(1322), tc6(1324), tc7(1326) 및 tc8(1328)을 포함한다. 페이지 1(1340)은 시간 간격 tc1(1314)에서 입력 데이터를 중간 버퍼(1216) 내에 저장한다(1350). 다음에, 시간 간격 tc2(1316)에서 스위치(1220)가 턴온되어 데이터를 페이지 버퍼(1224)의 내부로 로딩한다(1352). 다음에, 페이지 버퍼(1224) 내에 저장된 데이터를 시간 간격 tc3(1318)에서 제1 메모리 어레이(1230) 내에 프로그램한다(1354). 페이지 1(1340)이 프로그램(1354)되고 있는 동일한 시간 간격인 시간 간격 tc3(1318)에서 페이지 2(1342)로부터의 다음 데이터를 중간 버퍼(1216) 내에 저장한다(1356). 시간 간격 tc4(1320)에서 페이지 2(1342)를 위한 데이터를 중간 버퍼(1216)로부터 페이지 버퍼(1224)의 내부로 로딩하고(1358), 다음에 시간 간격 tc5(1322)에서 제2 메모리 어레이(1232) 내에 프로그램한다(1362). 이 시간 간격은 페이지 3(1344)이 입력 데이터를 중간 버퍼(1216) 내에 저장하고(1364), 페이지 1(1340)이 제1 메모리 어레이(1230)로부터 페이지 버퍼(1224)의 내부로 페이지를 판독하는(1380) 시간 간격과 동일하다. 그러므로, 시간 간격 tc5는 페이지 1이 제1 메모리 어레이(1230)로부터 판독되고 있고, 페이지 2가 제2 메모리 어레이(1232) 내에 프로그램되고 있으며, 페이지 3이 입력 데이터를 중간 버퍼(1216) 내에 저장되고 있는 시간 간격의 일례로서, 이들 3 개의 동작은 모두 동시에 실행되고 있다. 기록 및 판독이 도 1 내의 메모리 어레이(120)의 상이한 부분을 나타내는 각 메모리 어레이(1230, 1232)로부터 교대로 실행되고 있지만, 페이지의 판독 및 기록은 동시에 발생될 수 있다. 다른 실시예에 있어서, 상기 메모리 어레이(120)는 비트선의 다른 조합, 예컨대 제1 페이지용의 512 병렬 비트선(BL)에 이어서 제2 페이지용의 512 병렬 비트선(BL)이 후속되는 비트선의 조합이거나 또는 하나 이상의 페이지의 부분을 나타내는 비트선(BL) 그룹의 조합이 사용될 수 있다. 또한, 비트를 적절한 비트선에 경로 설정하기 위해서 페이지 버퍼(1224)와 제1 및제2 메모리 어레이(1230, 1232) 사이에는 프로그램 가능한 스위치를 배치할 수도 있다.
따라서, 발명의 상세한 설명 및 도면은 본원 발명을 전술한 설명에 개시된 사항으로서 제한하고자 하는 것은 아니며, 발명의 예시를 위한 것이다. 또한, 본 발명의 상세한 설명을 참조하여 당업자라면 첨부된 특허 청구 범위에서 규정하는 바와 같은 본 발명의 기술적 사상 및 범위로부터 벗어남이 없이 여러 가지의 변형 및 수정이 고려될 수 있음을 이해할 수 있을 것이다.
본 발명에 따르면 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록하는데 소요되는 전체 시간을 감소시키기 위한 시스템 및 방법을 포함하는 기술을 사용함으로써, 기록에 소요되는 전체 기록 시간을 감소시키면서 복수 개의 페이지를 NAND형 플래시 메모리 어레이에 기록함에 있어서 파이프라인 기법에 의해 실질적으로 간극이 없는 기록을 실현할 수 있다.

Claims (30)

  1. 파이프라이닝을 사용하여 플래시 메모리에 복수 개의 페이지를 기록하는 방법에 있어서,
    제1 페이지를 포함하는 제1 데이터 입력을 수신하는 단계와;
    제2 페이지를 포함하는 제2 데이터 입력을 수신함과 동시에 상기 제1 페이지를 프로그래밍하는 단계
    를 포함하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  2. 제1항에 있어서, 제3 페이지를 포함하는 제3 데이터 입력을 수신함과 동시에 상기 제2 페이지를 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  3. 제1항에 있어서, 상기 제1 페이지는 복수 개의 바이트를 포함하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  4. 제1항에 있어서, 상기 플래시 메모리는 NAND형 플래시 메모리를 포함하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  5. 제1항에 있어서, 상기 제1 페이지는 I/O 레지스터로부터 수신되는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  6. 제1항에 있어서, 상기 제1 페이지를 프로그래밍하는 단계는 메모리 어레이를 사용하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  7. 제1항에 있어서, 상기 제1 페이지를 프로그래밍하는 단계는 준비 회선 신호/통화중 회선 신호를 사용하는 것을 특징으로 하는 플래시 메모리에 복수 개의 페이지를 기록하는 방법.
  8. NAND형 플래시 메모리용의 실질적으로 간극이 없는 프로그래밍 방법에 있어서,
    제1 페이지를 포함하는 제1 데이터 입력을 수신하는 단계와;
    상기 NAND형 플래시 메모리의 복수 개의 메모리 셀 내에 상기 제1 페이지를 프로그래밍하는 단계와;
    상기 제1 데이터 입력을 수신하는 단계 이후, 상기 제1 페이지를 프로그래밍함과 동시에 제2 페이지를 포함하는 제2 데이터 입력을 수신하는 단계
    를 포함하는 것을 특징으로 하는 프로그래밍 방법.
  9. 제8항에 있어서, 상기 제1 데이터 입력을 제1 메모리 위치에 저장하는 단계와;
    상기 제2 데이터 입력을 제2 메모리 위치에 저장하는 단계를 더 포함하는 것을 특징으로 하는 프로그래밍 방법.
  10. 제8항에 있어서, 상기 제1 데이터 입력을 수신하는 단계는 상기 제1 페이지의 각 바이트에 대한 기록 인에이블 변환을 더 포함하는 것을 특징으로 하는 프로그래밍 방법.
  11. 제8항에 있어서, 상기 제2 데이터 입력을 수신하는 단계는 상기 제2 페이지의 각 바이트에 대한 기록 인에이블 변환을 더 포함하는 것을 특징으로 하는 프로그래밍 방법.
  12. 제8항에 있어서, 상기 제1 페이지를 프로그래밍하는 단계는 미리 결정된 지속 기간의 준비/사용중 펄스를 포함하는 것을 특징으로 하는 프로그래밍 방법.
  13. NAND형 플래시 메모리 어레이 내의 성능을 개선하기 위한 시스템에 있어서,
    제1 데이터 아이템을 수신하기 위한 제1 버퍼 회로와;
    상기 제1 데이터 아이템을 사용하여 프로그램되는 상기 NAND형 플래시 메모리 어레이 내의 메모리 셀과;
    상기 제1 데이터 아이템을 사용하여 상기 메모리 셀이 프로그램되는 동안제2 데이터 아이템을 수신하기 위한 제2 버퍼 회로와;
    상기 제2 데이터 아이템을 상기 제1 버퍼 회로로 전송하기 위한 스위치
    를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  14. 제13항에 있어서, 상기 제1 버퍼 회로는 페이지 버퍼인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  15. 제14항에 있어서, 상기 페이지 버퍼는 키퍼(keeper)를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  16. 제13항에 있어서, 상기 제2 버퍼 회로는 데이터 래치인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  17. 제16항에 있어서, 상기 데이터 래치는 키퍼를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  18. 제13항에 있어서, 상기 제2 버퍼 회로는 레지스터인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  19. 제13항에 있어서, 상기 스위치는 데이터 로드 스위치인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  20. 제19항에 있어서, 상기 데이터 로드 스위치는 데이터 로드 제어 신호를 수신하는 CMOS 트랜지스터를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  21. 제13항에 있어서, 상기 스위치는 pMOS 트랜지스터, 하나 이상의 CMOS 트랜지스터의 조합, 적어도 하나의 바이폴라 트랜지스터, 적어도 하나의 논리 게이트, 3 상태(tri-state) 회로, 프로그램 가능 스위치, 기계적인 스위치 또는 유체 스위치로 구성되는 그룹으로부터 선택된 회로로 구성되는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  22. NAND형 플래시 메모리 어레이 내의 성능을 개선하기 위한 시스템에 있어서,
    I/O 레지스터로부터 제1 페이지 데이터 아이템을 수신하기 위한 데이터 래치와;
    상기 제1 페이지 데이터 아이템을 페이지 버퍼로 전송하기 위한 데이터 로드 스위치와;
    상기 제1 페이지 데이터 아이템의 비휘발성 저장을 위한 메모리 어레이 셀을 포함하고,
    상기 데이터 래치는 상기 제1 페이지 데이터 아이템의 저장과 동시에 제2 페이지 데이터 아이템을 수신하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  23. 제22항에 있어서, 상기 데이터 로드 스위치는 접속 및 차단 기능을 갖는 회로인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  24. 제22항에 있어서, 상기 데이터 래치는 래치나 플립 플롭 중 하나인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  25. 제22항에 있어서, 상기 페이지 버퍼는 레지스터 회로인 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  26. 제22항에 있어서, 상기 페이지 버퍼는 배면 결합 인버터(back-to-back inverter) 회로를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
  27. 복수 개의 연속하는 데이터 페이지를 기록하는 데에 소요되는 전체 시간을 감소시키는 방법에 있어서,
    상기 복수 개의 연속하는 데이터 페이지의 다음 페이지를 데이터 래치로 로딩하는 단계와;
    상기 데이터 래치로의 로딩과 동시에, 페이지 버퍼 내에 저장된 상기 복수 개의 연속하는 데이터 페이지 중 한 페이지로 상기 메모리 어레이를 프로그래밍하는 연산, 상태 레지스터를 검사함으로써 상기 프로그래밍을 검증하는 연산 및 상기 다음 페이지가 적절하게 로딩된 경우에 상기 다음 페이지를 상기 페이지 버퍼로 로딩하는 연산을 메모리 어레이 상에서 실행하는 단계
    를 포함하는 것을 특징으로 하는 복수 개의 연속하는 데이터 페이지를 기록하는 데에 소요되는 전체 시간을 감소시키는 방법.
  28. 제27항에 있어서, 상기 데이터 래치로 로딩하는 단계는 복수 개의 기록 인에이블 바(WEbar) 펄스를 포함하는 것을 특징으로 하는 복수 개의 연속하는 데이터 페이지를 기록하는 데에 소요되는 전체 시간을 감소시키는 방법.
  29. 플래시 메모리로 및 플래시 메모리로부터 복수 개의 페이지를 전송하는 방법에 있어서,
    제1 페이지를 포함하는 제1 데이터 입력을 수신하는 단계와;
    제2 페이지를 포함하는 제2 데이터 입력을 수신함과 동시에 상기 제1 페이지를 상기 플래시 메모리 내에 프로그래밍하는 단계와;
    상기 제1 페이지를 프로그래밍함과 동시에 제3 페이지를 상기 플래시 메모리로부터 판독하는 단계
    를 포함하는 것을 특징으로 하는 플래시 메모리로 및 플래시 메모리로부터 복수 개의 페이지를 전송하는 방법.
  30. NAND형 플래시 메모리 어레이 내의 성능을 개선하기 위한 시스템에 있어서,
    제1 데이터 아이템을 수신하기 위한 제1 버퍼 회로와;
    상기 제1 데이터 아이템을 사용하여 프로그램되는 상기 NAND형 플래시 메모리 어레이 내의 제1 메모리 셀과;
    상기 제1 데이터 아이템을 사용하여 상기 제1 메모리 셀이 프로그램되는 동안 제2 데이터 아이템을 수신하기 위한 제2 버퍼 회로와;
    상기 제2 데이터 아이템을 상기 제1 버퍼 회로로 전송하기 위한 스위치와;
    상기 제1 데이터 아이템을 사용하여 상기 제1 메모리 셀이 프로그램되는 동안 상기 NAND형 플래시 메모리 어레이 내의 제2 메모리 셀의 판독을 수신하기 위한 제3 버퍼 회로
    를 포함하는 것을 특징으로 하는 NAND형 플래시 메모리 어레이 내의 성능 개선 시스템.
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