TW546812B - Semiconductor device having flat electrodes of a first semiconductor pellet and protruded electrodes of a second semiconductor pellet directly contacted with the flat electrodes - Google Patents

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TW546812B
TW546812B TW091105839A TW91105839A TW546812B TW 546812 B TW546812 B TW 546812B TW 091105839 A TW091105839 A TW 091105839A TW 91105839 A TW91105839 A TW 91105839A TW 546812 B TW546812 B TW 546812B
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semiconductor
semiconductor device
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TW091105839A
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Gorou Ikegami
Nobuaki Nagai
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Nec Electronics Corp
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Description

546812 五、發明說明(1) ---------------- 【發明背景】 1 ·發明之領域 f發明係關於一種半導體裝置,其中一第一半導體片 大::係設置在一第二半導體片狀元件之上,#使彼 相電連。 2 ·相關技術之描述 ♦用於仃動電話等小型.及輕量的攜帶式電子裝置之中的 :::It 2微型化、或在不縮小其體積的情況下,藉由提 间八\凌费度而實質地促進電子裝置的微型化。此外,如 及/己憶體等具有較高之封裝密度的小型、輕量且高性 月b之半導體裝置係已藉由將具有不同功能之兩或多個半導 體片狀元件整合成一積體電路而實現。 — 參見圖5,說明習知半導體裝置。如圖所示,參考數 字1代^表第一半導體片狀元件,其中複數之扁平電極3係形 成在第一半導體基板2的一表面之上,而第一半導體基板$ 之内邛則具有半導體元件(未圖示)。此外,作為外部連 接之用的電極(未圖示)係形成在第一半導體片狀元件工 之該^面的周邊之上、或形成在其另一表面之上。又,表 考數子4係代表第二半導體片狀元件,其包含第二半導體" 基板5 ’而第二半導體基板5的直徑則小於第一半導體基牙 2的直徑。又,突起電極6係安裝在第二半導體基板5的土一反 表面之上,以使各突起電極6分別面對著各扁平電極3。 此,/藉由使第一半導體基板2與第二半導體基板5兩者的 極形成表面彼此相對並使一基板的各電極置於另一基板的
第5頁 546812 五、發明說明(2) t ί f 2之鱼電其極J上方、及接著對重疊之局部加熱且施壓而 ί ί Λ Λ f ;a1 "'Λ1 ^ ^ ^ ^ ^ 2 與第一半導體基板5即構成半導體裝置7。 半導體裝置7的製造方法則說明如下。 岡所首先Π所示,係、製備第一半導體片狀元件1。如 ,二不,係使絕緣膜8覆蓋在第—半導體基板2之上 緣膜8則具有形成為開口部的一主要局 平 電極3形成在半導體基板2之上。即 接者將扁千 丄 外將鋁層3 a形成在够缝趑 8的開口部之中’且鋁層以亦電連至位在第 體緣、 元件\之内部的内部電路(未圖示)。此外,將阻絕ii 層3b (如鈦或錄)形成在銘層3a之上。又 '、 面覆蓋金層3c,以促進其外部連接性能。依此方= J 以環形的型態而將兩或多個扁+ f ^ P可 元件!的主要表面之上。千電極3设置在半導體片狀 其次,如圖7所示,係製備第二半導 女 如同第一半導體基板2,係使絕緣膜9 板5的-表面之上。絕緣膜9亦具有形㈡ 局部,而該開口部則供突起電極6形成在半導體%的2要 上。即將鋁層6a形士在絕緣膜9的開口部,二 的電極6b設置在銘層6a之上。於此例 將梯狀 金線的頂端而使其形成為球狀、藉由 你韁由嘁化 的球狀頂端施壓、及接著繞著受c底端對金線 備電極6b,俾能形成其較:抽出金線而製 板5之該侧、而較小直徑之頂端部則延伸自基底在二體狀基
第6頁 546812 五、發明說明(3) ------ 電極6b。 要二 ’如圖8所示’精確地將圖6之半導體片狀元件1 受熱 厂 < 十量10的預定位置之上。因此,扁平電極3將 二^而達到預定的溫度(如攝氏200度至攝氏3 00度)。另 11所Γ ’如圖9所示’第二半導體片狀元件4係被吸取筒爽 -,〇持’並接著使其適當地對準第一半導體元件1。接 ^筒夹11與半導體片狀元件4 一起下降而使電極3與電極 雷搞1連接。筒夾1 1具有加熱裝置(未圖示)以加熱突起 、 而使其達到預定的溫度(如攝氏20 0度至攝氏300度
…更詳吕之,半導體片狀元件4之上的電極配置係藉由 步驟而定位。首&,吸取筒夾"係在片狀元件供應 ° (未圖示)之處上下地移動以吸取而夾持半導體片狀元 件接著’藉由位在中央位置之上的光學監視系統(未圖 不)而辨識突起電極6的位置,其中筒夾U可橫向地移,
動、,,=修正突起電極6與相對應之定位的扁平電極3之間的 偏差量。繼而,將第二半導體片狀元件4降低而接觸第一 士導體片狀元件1,同時筒夾丨丨亦保持預定壓力的吸取狀 悲。因此,即完成半導體片狀元件1與4之間的對準。在對 準之後"及取筒夾11即向下移自,以使第二電極6接觸第 一電極3。繼而,吸取筒夾u進一步地向下移動,而使第 一電/極3與第二電極6之間形成受壓接觸。此時,突起電極 6所受到之抵抗受壓接觸所產生的總作用力將集中在其較 小直控的頂端部之上(即極小的表面積),而頂端部之”局
第7頁 546812 五、發明說明(4) ,外形則如旋轉一拋物面所形成的外形。因此,係沿 二的轴向而料其較小直徑的頂端部並對扁平電極σ3施 1 ’同時其頂端部的周邊亦向外延伸。換言之,電極3盥6 兩者在受熱的過程中皆受壓且在其接觸面處產生向外延、 伸,而使其間產生電性接觸,從而產生圖5之半導體壯 7。其後,吸取筒夾Π釋放第二半導體片狀元件4並停衣止 二、。接著,吸取筒夾11向上移動以便將由第— 二件,1 ί第二半導體片狀元件4所構成之單-的半導體裝置 7攸加熱平臺10之上移走。又,雖未圖示,但如有需要,罝 可使用樹脂而將第一半導體片狀元件1與第二半導^片 疋件4之間加以密封以製備半導體裝置7。此構造將防止 狀元件1與4之相對表面上的配線層(未圖示)免於受到 界空氣的破壞。如圖所示,第一半導體片狀元件丨的外徑 係大於第二半導體片狀元件2的外徑,俾能使半導體裝置 之平面視圖所顯示的外徑可由第一半導體片狀元件的'^直徑 所決定。另一方面,半導體裝置7的厚度將可由各呈有 極3與6的半導體片狀元件1與4兩者的總厚度所決定'。因 此,半導體裝置7可微型並薄型化。 因此,如日本公開專利公報第5_13663號(西元1993 年)與第11-135537號(西元1999年)所揭露,所製得之 半導體裝置7將完全可表面黏著至印刷電路板之上。又, 如日本公開專利公報第11-163256號(西元1999年)盥第 2000-232200號所揭露,藉由安襞半導體裝置7至引線框 上、使半導體裝置7之形成在半導體片狀元件丨之周邊之上
546812 五、發明說明(5) 而向外延伸的雷 接、藉由樹脂ίΐί 51線框之相對應的引線互相電性連 主要部份以形成弓J線框之具有半導體片狀元件_的 的不不必要局覆樹脂、㈣露出於外包覆樹脂之Ϊ 製型電子元件 ,者切斷引線框而形成個別的樹脂模 示,並不限定:巧得樹脂模製型的電子元件。如Κ 體片狀元件1之上。一半導體片狀元件4係形成在第一半專 片狀元件係可形又,兩個或更多的較小直徑之半導體 此外,除了大直徑之半導體片狀元件之上。 其它的接合法以連接61圖9所不的熱壓接合法,亦可應用 其它的接合法包Ϊ接f之半導體裝置7的電極3與電極6。 處理、*熱廢超音波施加至吸取筒夹11的超音波 連接電極3與電極°6法;?音波處理的組合,皆可用於電性 的接合程度係π f各接合法之中,電極3與電極Θ之間 太小,明顯地接I:;;變電;3。^ 顯地,半導體奘罢7 ^ i 此外,若負載太大,明 壞而變差。所^ 、可罪度將由於半導體基板2與5的損 對第二半導:η各電極3與6的適當負载通常藉由 -半導Lm表面施加屢力、並同時使第 產生分離之亍:窃呆、固疋,而测量電極3與電極6兩者 將負载杳作:數:H i即抗剪應力強度)而決定,即 與電極6之間具有足夠的抗剪岸3力U6之間’以…3 極與半導體基板之間的電性連接性能又。i不致於損失電 在上述半導體裝置1的構造中,各半導體片狀元件Μ 546812 五、發明說明(6) 4散在至,ΓΛ作期間將產生熱量。熱量將傳遞至其外表面而消 ΐ=;:然而,於此情況下,所產生的熱量將造成各半 相對的月=件1與4之間相對的局部產生溫度上的遽增,而 ίΐ: 間則經由極佳之熱傳導性的電極3與6而互相 ^動t2外,所產生的熱量將造成此局部在主動態與非 作:d產生極大的熱膨脹差*。因此,極大的應力將 =電極3與6之間的接觸上。又,吾人可注意到,各•且 言之電Π與突起Λ極6在高度上係存在有極大的變異。詳 :炫胃’^目f於通常藉由電鍍所形成的扁平電極3而言,藉 =熔融之焊球所形成之突起電極6的高度將具有較大變 電極3上在述接電二變造成各:極6與其相對之 對其相對之電ΐ3Λ 3 °較高的突起電極6則首先 外延伸而使電極3被糾後,其周緣部即向 元件4。所以,ΛΛ 元件1更靠近第二半導體片狀 3。然而二突,極6即接觸其相對之扁平電極 之雷極护,番右許多電極6 一開始即接觸其相對 产μ極3與電極6之間將極可能發生不足的接人#
•1;:電下,施加至半導體片狀元件1的C 件1的壓力將保载持固1。不再增加,而施加至半導體片狀元 極6之間達成電性連纟因3 ’雖然之後仍可使電極3與電 任運接,但電極3與電極6之間於此時產生 546812 五、發明說明(7) 的接合強度將極差 若極大的應力重複地作用在極差之接合強度的連接區 域時,則電極3與電極6將從其連接區域處互相剝離,而造 成電極3與電極6之間的不良電性連接。因此,造成半導體 裝置7無法適當地操作或在振動及撞擊後產生蜂音。 關於電極之間的連接結構’日本公開專利$公0報 62-156827號(西元1987年)揭露TAB型半導體裝置,其 具有不同硬度的凸塊(突起電極)係形成在各^ 片、 元件與引線框之上,俾能將較硬的凸塊置入較軟的凸 中。於此情況下,在各凸塊之間形成連接之後,將允 線框根據半導體片狀元件之各電極的形變而產生位", 能使熱膨脹所引起的應力得以忽略。然而,日八 公報第62-1 5 682 7號(西元1 987年)所揭露之技術由於 下列理由而無法直接應用於圖5之半導體裝置之 圖 之半導體裝置的情況下,半導體片狀元 窗 丁 T to /1狀7〇件係互相。 此,無法將造成溫度之遽增的熱量從各電極之 加以消散。此外,各電極係固定在半導此1处 而無法產生位移。 干等體片狀兀件之上, 電性連接的另一結構則如日本公開專利公 號(西兀1 990年)之圖!至圖3及其相關說 參考文獻中’,性連接結構具有:由銦 :::: 電極3 ;及藉由銦膜6覆蓋其直徑小於凸塊 、車又軟凸鬼 銅電極5而製備較硬凸塊電極。將較 '之直徑= 认几毺雪搖9^ ϋ塊電極配置呈刺 入軟凸塊電極3之中。然而,銦與銅之不同金屬的連接界
第11頁 。所以,若藉由 件在操作條件 的熱膨脹而使極 將難以在電極之 性連接。 546812 五、發明說明(8) 面將易於形成金屬間 其電極而互相連接^^合物,而極易破裂 下,而產生不同的埶旦 _片狀元 ^ ^ ^ , 7, …、里日令,將由於各電;(¾ 大的應力作用在連接的電極 間形成有金屬間化人^極之上所以, 蜀间1匕口物的接合局部保持電 【發明的綜合說明】 &銳=二本發明之一個目的係提供一種 ΐ成二1、ι形成有電極的一第一半導體 二士$電極的一第二半導體片狀元件,且 β罪又及極高度的封裝密度而互相電連。 一依據本發明之半導體裝置,包含:一 一件具有至少一扁平電極;及一第二半 具有與該扁平電極直接連接的至少一突起 ,電極之一導電材料的一主要成分係相同 一導電材料的一主要成分,且該突起電極 扁平電極的硬度。 在半導體裝置的上述構造中,突起電 扁羊電極的硬度。所以,突起電極的頂端 =至扁平電極之中。此外,扁平電極之導 分係相同於突起電極的主要成分,俾能使 電極之間具有堅固的電性連接。 於此’扁平電極係由受到回火處理的 成0 半導體裝置,其 片狀元件與其上 兩者係以極佳的 第一半導體片狀 導體片狀元件, 電極;其中該突 於該扁平電極之 的硬度係大於該 極的硬度係大於 部能夠輕易地插 電材料的主要成 突起電極與扁平 導電材料所構
第12頁 546812 五、發明說明(9) 在半導體 極的硬度。 又,突起 電極,俾能使 異。 在半導體 係藉由控制晶 而電極材料的 等電鍍條件。 本發明之 申請專利範圍 【較佳實施例 參見圖1 導體裝置。如 元件1 2及第二 則具有其表面 13。第二半導 突起電極17的 的情況,係藉 受壓部地抽出 直徑之基底部 頂端部則延伸 12及第二半導 裝置的上述構造中,導電姑 电材枓可降低扁平電 電極與扁平電極兩者的至少之一係雷 扁平電極與突起電極兩者之硬度產^一差1 裝=上二構造中’具有預期之硬度的電極 粒尺寸、或控制電極材料的 寸的日日體外形而得, 曰日體外形則取決於電鍍液 w 又狀之溫度及電流密度 其他目的及優點由隨後之钱 上 地段之砰細說明及隨附之 當可更加明白。 之詳細說明】 ,以下說明依據本發明之一較佳實施例的半 圖所示,半導體裝置係包含第一半導體片狀 半導體片狀元件15。第一半導體片狀元件12 上形成有複數之扁平電極的半導體基板 ,片狀元件1 5則具有其表面上形成有複數之 半導體基板16。如同圖5之習知半導體裝置 由適當裝置對金線的球狀頂端施壓、並繞著 金線而製備各突起電極1 7,俾能形成其較 係位在半導體基板16之該侧、而較小直徑之 自基底部的梯狀電極。第一半導體片狀^件 體片狀元件1 5係配置成彼此相對,並接著使 546812 五、發明說明(10) 各突起電極1 7連接至相對應之電極1 4及對連接的局部施 壓,而形成電性連接。相較於上述的習知半導體裝置’本 實施例之半導體裝置的特徵在於··突起電極1 7的硬度係大 於扁平電極14的硬度、及突起電極17之頂端部的直徑係小 於扁平電極14的直徑。突起電極17的頂端部係插入至扁平 電極1 4之中,並接著對其施壓,而使頂端部的周邊向外擴 大。因此,各電極1 4舆1 7之間的接觸面將彼此互相融合, 而在其間形成電性連接。 為了將突起電極17的頂端部插入至扁平電極14之中, 故扁平電極1 4與突起電極1 7兩者之間的硬度差距至少必須 為20Hv (維氏硬度)。若扁平電極14的硬度在4〇}^至6〇{^ 的範圍内時,則突起電極17的硬度必須在6〇Hv至9〇心的範 圍内。所以’一當較硬的突起電極17插入至較軟的扁平電 極I/之中時’突起電極17的頂端部及相對之扁平電極14的 1部即透過扁平電極14地對半導體基板13施加壓力,同時 力至犬起電極1 7之頂端部的周邊之壓力係沿著徑向而分 入、$由設定扁平電極14之厚度與突起電極17之施壓一插 的^ t度之比例,將減小突起電極1 7施加至半導體基板13 ,.、或更可防止位於銘層(未圖示)下方之半導體基 $基材發生破裂及防止各電極14與17的損壞。 壓力二2 Ϊ1 4與17的外形及尺寸、及施加至突起電極1 7的 (即n固定時,則突起電極17之施壓—插入的深度 極的表面起至突起電極17之頂端所到達之處的
546812 五、發明說明(π) ,離己係可電極14與電極17兩者的硬度而決定。本實施例 ,亚不限定形成在第一半導體片狀元件12之上的各扁平 :極14必須由長度為100微米、厚度為2〇微米、及硬度 構成。另一方面,繼第二半導體片狀元 = 電極17係藉由融化金線之頂端而使其成形 為球狀 金線的球㈣端施壓而將其麼在半導體基板Μ 鄰近金球之處切斷金線而製備。所產生的突起 體基板16之該側係具有較大…(即基ί 二nt局部則延伸自基底部。較大直徑之局部 的^為7〇微米謂微米及高度為2Q微米至25微米,與較 α * b i 马W谜未及咼度為50微米至55徵米。 此犬起電極1 7係可由硬度為9〇Hv的99之 ! %之免等貴重金屬或更少含量之合金所構成'更…與 ...接著:將具有不同直徑之局部的突起電極17之第一丰 導體片狀元件1 5配置呈面對著置γ & 二半導體片狀元件12。將以=成/±扁平電極14的第 飞“村只貝上為〇·1牛頓至〇 9丰極 y〇gf^gf)的壓力施加以突起電極17。因^員突起 ΐϊ1。7 Γ二直部係縮小成高度實質上為30微米的 局邵。同時地,突起電極1 7 ίΛ紗ί古y 方6而换士 、乂 7、直徑之局部係沿著水平 ::,,成直徑實質上為3〇微米的局部 使較小直徑之局部的頂端進入扁平電極14之中, ”極14之上表面以下5微米至7微米之處。如此::在: ,而擴大之突起電極17的頂端部與半導體基_之表面= 間的間隔係可固定地維持成13微米或更大。此外,由於壓 第15頁 546812
2的作用,故突起電極17之頂端部的橫剖面將成為圓形, 俾^使垂直地作用至突起電極17的壓力得以在受壓的頂端 部處改變其作用方向,而使壓力的作用擴A到半導體基板 16之更大的表面上,俾使壓力沿著徑向而分散,而防止半 導體基板13之損壞。 又,係採用相同的材料(即金)當作構成突起電極i 7 與扁平電極1 4兩者的主要成分,俾能使金屬間化合物等等 無法產生。因此,將可使電極14與17之間保持堅固的 連接。 另一方面,若各突起電極17之高度上有所變異時,則 各突起電極1 7的頂端在接近各扁平電極14時,其分別將於 不同的時間點接觸相對之扁平電極丨4。首先接觸扁平電極 14之突起電極17的頂端係以壓力完全集中在此一頂端的狀 況而插入至扁平電極14之中。於此,此一突起電極17的頂 端並未壓垮。如圖2所示,當半導體裝置14繼續向下移動 時’突起電極17的頂端將進一步地插入至扁平電極丨4之 中,同時突起電極17的頂端將在其垂直方向上受到擠壓而 同時地沿著徑向而擴大。繼而,如圖3所示,下一個突起 電極17的頂端將接近而接觸另一扁平電極14,並接著&受壓 而進入扁平電極14之中。依此方式,最後所有之突起^二 17將藉由在軸向上擠壓突起電極17的頂端部而插入至相對 之各爲平電極14之中,同時各突起電極17的周邊部將沿著 徑向而擴大。若施加至半導體片狀元件i 5的負載到達=— 的大小時,此狀態將維持一預定之期間。而受熱時,電$
第16頁 五、發明說明(14) 起電極與扁平電極主要由 ^' 成。可採用金、銅、或銀算二^材質但不同硬度的材料構 料。又,對扁平電極所施加之導電性的任-材 極。舉例而言,將其厚产每餅電鍍處理亦可施加於突起電 阻膜形成在半導體^板二二貝士等於突起電極之高度的光 光阻膜而形成其直徑小於 ^導體晶圓),並接著蝕刻 藉由電鍍而將電極材料沉積門極之直徑的開ϋ。繼而’ 從半導體基板之上移除光阻膜肩口的内表面之上,並接著 金或主要含有金的合全忐i此外,較佳地,係採用軟 夠插入其中。☆此情=構極,俾使突起電極能 極的硬度。又,在藉由相n =合金的硬度係等於突起電 的情況時,係可藉由對扁平電極進行回火以 雷㈣工: 於突起電極的硬度。而在藉由 成扁平電極的情況時,扁平電極的硬度將隨著晶粒 、而異、或隨著晶體外形而異,而晶體外形則取決於電 鍍,之溫度及電流密度等電鍍條件。在金的情況下,若 流密度為標準值時,則不論電鍍溫度為何,金材料將成 硬度為40Hv至60 Hv的球狀結晶構造。若電流密度大於標準 值及電鍍液之溫度相對地高時,即相對地高於攝氏6 〇度的 溫度,則金材料成為硬度為6〇Ην至80Hv的多邊形結晶構 造。若電流密度大於標準值及電鍍液之溫度相對地低時, 即相對地低於攝氏4 5度的溫度,則金材料成為硬度為 10OHv或更高的針狀結晶構造。所以,係可基於上述之因 素而界定電極硬度。
第18頁 546812 五、發明說明(15) " — ' ---- ^上,依據本發明,即使具有大量極小直徑之電極安 情況;:實;半導體基板造成刪 以上所述者了 度的半導體裝置。 例,而並非將本發明狹義丨於方便說明本發明之較佳實施 發明所做的任何變更,比$限制於該較佳實施例。凡依本 ή屬本發明申請專利之範圍。
546812 圖式簡單說明 圖1係依據本發明之較佳實施例的半導體裝置之橫剖 面側視圖。 圖2為半導體裝置之主要部份的放大橫剖面側視圖, 其中突起電極與扁平電極係互相連接。 圖3為半導體裝置之主要部份的另一放大橫剖面側視 圖,其中突起電極與扁平電極係互相連接。 圖4係顯示半導體裝置之各電極之間的接合強度之特 性圖形。 圖5係顯示習知半導體裝置之橫剖面的侧視圖,其中 之半導體片狀元件係堆積成層。 圖6為用於圖5之半導體裝置之中的扁平電極的橫剖面 侧視圖。 圖7為用於圖5之半導體裝置之中的突起電極的橫剖面 侧視圖。 圖8係顯示圖5之半導體裝置的製造方法之橫剖面侧視 圖。 圖9係顯示圖5之半導體裝置的製造方法之另一橫剖面 侧視圖。 【符號說明】 1、4、12、15 半導體片狀元件 10 平臺 11 筒夾 1 3、1 6、2、5 半導體基板
第20頁 546812
第21頁

Claims (1)

  1. 546812
    六、申請專利範圍 1· 一種半導體裝置,包含·· 一第一半導體片狀元件 一第二半導體片狀元件 的至少一突起電極; 八有至少一扁平電極;及 /、有與該扁平電極直接連接 主要成分係相同於 ’且該突起電極的 其中該突起電極之一導電材料的一 該扁平電極之一導電材料的一主要成分 硬度係大於該扁平電極的硬度。 2·如申請專利範圍第1項之半導體裝置,其中該突起電極 的硬度係大於該扁平電極的硬度實質上達2 〇Hv (維氏硬度 )或更高。 & 3、·如申請專利範圍第1項之半導體裝置,其中該扁平電極 為 金屬電極且該突起電極為一合金電極,而該合金本質 上由該金屬所組成。 、 4·如申請專利範圍第3項之半導體裝置,其中該金屬佔該 合金之重量的99%或更高。 ” 5·如申請專利範圍第4項之半導體裝置,其中該金屬為 •如申請專利範圍第3項之半導體裝置,其中該合金且有
    546812 六、申請專利範圍 7. 如申請專利範圍第1項之半導體裝置,其中該扁平電極 係由受到一回火處理的一導電材料所構成,俾能降低該扁 平電極的硬度。 8. 如申請專利範圍第1項之半導體裝置,其中該扁平電極 的一厚度係足以防止該突起電極的一頂端部貫穿該扁平電 極。 9. 如申請專利範圍第1項之半導體裝置,其中該突起電極 與該扁平電極兩者的至少之一係為一電鍍電極,俾能使該 扁平電極與該突起電極兩者之硬度產生一差異。
    第23頁
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3787295B2 (ja) * 2001-10-23 2006-06-21 ローム株式会社 半導体装置
JP4146826B2 (ja) * 2004-09-14 2008-09-10 カシオマイクロニクス株式会社 配線基板及び半導体装置
US20090323734A1 (en) * 2004-12-16 2009-12-31 Vectronix Ag Not temperature stabilized pulsed laser diode and all fibre power amplifier
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7969015B2 (en) 2005-06-14 2011-06-28 Cufer Asset Ltd. L.L.C. Inverse chip connector
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
TW200924087A (en) * 2007-11-19 2009-06-01 Advanced Semiconductor Eng Chip structure, substrate structure, chip package structure and process thereof
US8119926B2 (en) * 2009-04-01 2012-02-21 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US8969734B2 (en) 2009-04-01 2015-03-03 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
JP7464541B2 (ja) 2019-05-31 2024-04-09 京東方科技集團股▲ふん▼有限公司 表示バックプレート及びその製作方法、表示パネル及びその製作方法、表示装置
EP4016630A4 (en) * 2019-08-16 2022-08-24 BOE Technology Group Co., Ltd. DISPLAY BACKPLATE AND METHOD FOR MAKING IT, AND DISPLAY DEVICE
CN117542818B (zh) * 2024-01-10 2024-04-05 深圳市联合蓝海应用材料科技股份有限公司 一种金银合金凸块及其制备方法和应用

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS629642A (ja) * 1985-07-05 1987-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS62156827A (ja) 1985-12-28 1987-07-11 Toshiba Corp 半導体装置
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JP2555875B2 (ja) 1988-06-24 1996-11-20 日本電気株式会社 バンプ電極結合の形成方法
JPH0513663A (ja) 1991-07-09 1993-01-22 Fujitsu Ltd 半導体装置と半導体チツプの実装方法
EP0821407A3 (en) * 1996-02-23 1998-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
JP3371240B2 (ja) 1997-12-02 2003-01-27 ローム株式会社 樹脂パッケージ型半導体装置
JPH11135537A (ja) 1997-10-29 1999-05-21 Rohm Co Ltd 半導体チップの実装構造および半導体装置
JP3418134B2 (ja) 1999-02-12 2003-06-16 ローム株式会社 チップ・オン・チップ構造の半導体装置

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