CN1378284A - 具有扁平电极和与其直接接触的突起电极的半导体器件 - Google Patents

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Abstract

一种半导体器件,具有第一半导体片状器件和第二半导体片状器件。其上形成具有平坦表面的扁平电极的第一半导体片状器件的电极形成表面和其上形成突起电极的第二半导体片状器件的电极形成表面相向设置。而且,扁平电极和突起电极互相电连接。形成扁平电极的导电材料的主要成分与形成突起电极的导电材料的主要成分相同。此外,突起电极的硬度高于扁平电极的硬度。因此,突起电极和扁平电极可以以高可靠性互相电连接。

Description

具有扁平电极和与其直接接触的 突起电极的半导体器件
技术领域
本发明涉及半导体器件，其中第一半导体片状器件放置在第二半导体片状器件上，以便互相电连接。
现有技术
用在紧凑和轻型便携式电子装置如蜂窝电话中的电子部件已经最小化了，或者在没有使它们的主体最小化的情况下，其封装密度已经增加了，以便基本上利于电子装置的最小化。此外，通过在其中集成形成具有不同功能的集成电路如CPUs和存储器的集成电路的两个或多个半导体片状器件，已经实现了具有高封装密度的紧凑和轻重量高功能的半导体器件。
下面参照图5介绍这种常规半导体器件的例子。在图中，参考标号1表示其中多个扁平电极形成在第一半导体衬底的一侧上的第一半导体片状器件(semiconductor pellet)，在第一半导体衬底的内部包括半导体元件(未示出)。此外，在第一半导体片状器件1的那侧上或在其另一侧上形成用于外部连接的电极(未示出)。而且，参考标记4表示包括直径比第一半导体衬底2的直径小的第二半导体衬底5的第二半导体片状器件。并且，突起电极6安装在第二半导体衬底5的一侧上，以便突起电极6分别面向扁平电极3。相应地，通过使第一和第二半导体衬底2、5形成电极的一侧互相面对，以便一个衬底的每个电极放在另一个衬底的对应电极上，然后对这些重叠部分加热和加压以使这两个衬底2、5之间电连接，从而第一和第二半导体衬底2、5构成半导体器件7。
下面介绍制造这种半导体器件7的方法。
首先，如图6所示，制备第一半导体片状器件1。如图所示，第一半导体衬底2的一侧用具有形成为开口部分的主要部分的绝缘膜8覆盖。然后，在半导体衬底2上形成扁平电极3。就是说，在绝缘膜8的开口部分中形成铝层3a，并与第一半导体片状器件1中的内部电路(未示出)电连接。此外，在铝层3a上形成阻挡金属(例如钛或镍)层3b。而且，钛层3b的表面用金层3c覆盖以利于其外部连接。通过这种方式，在半导体片状器件1的主表面上提供环形的两个或多个扁平电极3。
接着，如图7所示，制备第二半导体片状器件4。就象第一半导体衬底2一样，第二半导体衬底5的一侧用绝缘膜9覆盖。绝缘膜9具有形成为开口部分的主要部分，在开口部分中突起电极6形成在半导体衬底5上。即，在提供阶梯电极6b的绝缘膜9的开口部分中形成铝层6a。在本例中，电极6b是如下制备的：通过熔化金线的尖端以使其成为球形，并通过毛细管的底端压制金线的球形尖端，然后在被压部分的周围拉出金线，以便形成具有在半导体衬底5的一侧上的大直径基底部分和从基底部分延伸的小直径尖端部分的阶梯电极6b。
接下来，如图8所示，将图6的半导体片状器件1准确地放在被加热的工作台10上的预定位置上。这样，以预定温度(例如200摄氏度到300摄氏度)加热扁平电极3。另一方面，如图9所示，第二半导体片状器件4被吸盘11保持，然后与第一半导体1适当地对准。之后，吸盘11放下半导体片状器件4，以便在电极3、6之间形成每个连接。吸盘11包括加热装置(未示出)以在预定温度(例如200摄氏度到300摄氏度)加热突起电极6。
更具体地说，半导体片状器件4在位置上的设置可以如下进行。首先，通过片状器件输送部分(未示出)使吸盘11向上和向下移动以在吸力下保持半导体片状器件。然后，利用视觉监视系统(未示出)在水平移动的中间位置识别突起电极6的位置，以校正与确定位置的对应扁平电极3对准的偏移量。接着，将第二半导体片状器件4下落到第一半导体片状器件1上，而吸盘11保持其在预定压力的吸着状态。因而，完成在半导体片状器件1、4之间的对准。对准之后，吸盘11向下移动，以便第二电极6与第一电极3接触。接下来，吸盘11进一步向下移动以使第一和第二电极3、6之间压力接触。此时，突起电极6在抵制压力接触时受到的所有力集中在电极6的小直径尖端部分(即极小的表面面积)，这是因为这部分是旋转抛物线形状。结果，电极6的小直径尖端部分在其轴向被挤压并被压成扁平电极3，同时尖端部分的周边向外延伸。换言之，电极3、6通过加热被压制，然后在它们的接触表面向外延伸，以便在它们之间形成电接触，结果得到图5中所示的半导体器件7。之后，吸盘11释放第二半导体片状器件4并停止加热。然后，吸盘11向上移动以允许作为第一和第二半导体片状器件1、4的单片结构从加热台10移去半导体器件7。或者，但图中未示出，在需要时，可以通过用树脂密封第一和第二半导体片状器件1、4之间而制备半导体器件7。这种结构可保护形成在这些片状器件1、4的面对侧上的任何布线层(未示出)不接触外部空气。如图所示，第一半导体片状器件1的外部直径大于第二半导体片状器件2的外部直径，因此在平面图中的半导体器件7的外部直径可以通过第一半导体片状器件的外部直径确定。另一方面，半导体器件7的厚度可通过包括电极3、6的两个半导体片状器件1、4的总厚度确定。相应地，半导体器件7可以被最小化和变薄。
如此已获得的半导体器件7可以单独表面安装在印刷电路板上，象在诸如日本专利申请未决公开Nos.5-13663(1993)和11-135537(1999)的公报中公开的那样。或者，象在诸如日本专利申请未决公开Nos.11-163256(1999)和2000-232200的其它公报中公开的那样，通过在引线框架上安装半导体器件7，使形成在半导体片状器件1的周边上的半导体器件7的外部延伸电极与引线框架的对应引线电连接，用树脂覆盖包括半导体片状器件1、4的引线框架上的主要部分以形成外包层树脂，并除去从外包层树脂露出的不希望部分，然后将引线框架切割成单个的树脂模制型电子部件，由此制造树脂模制型电子部件。在图中，但不限于此，在第一半导体片状器件1上有一个第二半导体片状器件4。另外，可以在大直径半导体片状器件上形成两个或多个小直径半导体片状器件。
除了图6-9中所示的热压键合之外，为了使图5中所示的半导体器件7的电极3、6之间连接，可采用其它键合方法。这种方法包括用于电连接这些电极3、6的超声波处理及热压键合和超声波处理的组合，其中在超声波处理中，在吸盘11上施加超声波。在每种方法中，电极3、6之间的键合程度可以根据电极3、6上的负荷而改变。如果负荷太小，很显然键合程度变差。此外，如果负荷太高，显然半导体器件7的可靠性由于半导体衬底2、5的损伤而变差。因此，施加于每个电极3、6的负荷一般这样确定，即，在固定第一半导体片状器件1的位置的同时，在第二半导体衬底2一侧上施加压力，而用施加于电极3、6之间的该负荷作为参数来估计在电极3、6分离之前的最大压力(即剪切强度)，从而确保在不失去电极和半导体衬底之间的电连接的情况下可得到足够的剪切强度。
在上面半导体器件1的结构中，每个半导体片状器件1、4在其工作中产生热量。该热量可传送到其外表面，将该热量耗散到外部。然而，在这种情况下，产生的热引起通过具有高导热性的电极3、6互相连接的每个半导体片状器件1、4的相面对部分的温度的快速上升。此外，产生的热引起这个部分的运行和休息状态之间的关于其热膨胀方面的很大差别。结果是，在电极3、6之间的接触上产生了大量应力。此外，应注意到，每组扁平和突起电极3、6的高度有变化。特别是，与一般借助镀敷形成的扁平电极3相比，由熔化球形成的突起申极6的高度有很大变化。
关于电极6和它们相应电极3之间的接触，电极6的高度上的这种变化引起时间滞后。换言之，所有突起电极6都电连接到它们相应的扁平电极3上。首先相关的较高突起电极6可被压到它们相应的电极3上，并且它们可以被挤压以使它们的周边部分向外膨胀，使第一半导体片状器件1靠近第二半导体片状器件4。因此，相关的较短突起电极6可以与它们相应的扁平电极3接触。然而，在这种情况下，如果多个电极6首先接触到它们相应的电极上，则有可能引起电极3、6之间的键合强度不够。在这种情况下，即，施加于半导体片状器件1上的压力在使电极6的其余部分接触电极3的其余部分之前达到预定负荷。这样，没有另外增加负荷，因此施加于半导体片状器件1上的压力可保持不变。结果是，尽管在后来实现了电极3、6之间的电连接，但是在后来连接的电极2、6之间的键合强度变差。
如果大量应力重复施加于这种键合强度差的连接部分上，电极3、6可在它们的键合部分互相剥离，引起电极3、6之间的电连接不稳定。因而，存在一个问题：半导体器件7在振动或物理撞击下无法正常工作或产生噪声。
关于电极之间的连接结构，日本专利未决公开No.62-156827(1987)公开了一种TAB型半导体器件，其中具有不同硬度的凸块(突起电极)形成在每个半导体片状器件和引线框架上，以便将相关硬凸块放置到相关软凸块内。在这种情况下，可以在凸块之间的连接之后，根据半导体片状器件的每个电极的变形而允许引线框架位移，因而取决于热膨胀变化的应力可以被忽略。然而，在上面日本专利未决公开No.62-156827(1987)中公开的技术不能直接适用于图5所示的半导体器件，原因如下。在图5所示的半导体器件的情况下，半导体片状器件互相粘接。这样，作为不能从电极之间的边界散布热量的结果，可能引起温度快速上升。此外，每个电极被固定在半导体片状器件上，而不允许移动。
电连接的另一结构被公开于日本专利未决公开No.2-5540(1990)的图1-3和文字说明中。在该参考文献中，电连接结构包括：由铟制成的较软的凸块电极3；和通过用铟膜6覆盖直径小于凸块电极3的铜电极5制备的较硬的凸块电极。相关硬凸块电极设置成以便挖入较软的凸块电极3中。然而，不同金属如铟和铜之间的连接趋于形成金属间化合物，因而易碎。因此，如果通过它们的电极互相连接的每个对置半导体片状器件在工作条件下产生不同的热量，则通过每个电极的热膨胀在连接电极上施加大应力。因此，难以在形成金属间化合物的键合部分的电极之间保持电连接。
发明内容
因此本发明的目的是提供能实现形成在第一半导体片状器件上的电极和形成在第二半导体片状器件上的电极的半导体器件，其中第一和第二半导体片状器件以可靠性和高封装密度互相电连接。
根据本发明的半导体器件包括：
至少具有扁平电极的第一半导体片状器件；
至少具有与所述扁平电极直接电连接的突起电极的第二半导体片状器件；
其中，突起电极的导电材料的主要成分与扁平电极的导电材料的主要成分相同，并且突起电极的硬度高于扁平电极的硬度。
在半导体器件的上述结构中，突起电极的硬度高于扁平电极的硬度。因此，突起电极的端部可以很容易地插入扁平电极中。此外，扁平电极导电材料的主要成分与突起材料的主要成分相同，因此可实现在突起电极和扁平电极之间的牢固的电连接。
这里，扁平电极可由进行了退火处理的导电材料制成。
在这种结构的半导体器件中，导电材料降低了扁平电极的硬度。
而且，突起电极和扁平电极中的至少一个可以是电镀电极，以便产生扁平电极的硬度和突起电极的硬度之间的差异。
在这种结构的半导体器件中，通过根据电镀条件如电镀液的温度和电流密度控制用电镀形成的电极材料的晶粒尺寸或晶体形状，可以获得具有所希望硬度的电极。
在阅读了下面的说明和附图后，本领域技术人员可以从所附权利要求书明了本发明的这些和其它目的。
附图的简要说明
图1是作为本发明的优选实施例之一的半导体器件的截面侧视图。
图2是半导体器件的主要部分的放大截面侧视图，其中突起电极和扁平电极互相连接。
图3是半导体器件的主要部分的放大截面侧视图，其中突起电极和扁平电极互相连接。
图4是表示半导体器件的电极之间的键合强度的特性图。
图5是具有半导体片状器件堆叠成多层的结构的半导体器件的截面侧视图。
图6是用在图5中所示的半导体器件中的扁平电极的截面侧视图。
图7是用在图5中所示的半导体器件中的突起电极的截面侧视图。
图8是表示用于制造图5中所示的半导体器件的方法的截面侧视图。
图9是表示用于制造图5中所示的半导体器件的方法的截面侧视图。
优选实施例的详细说明
现在参照图1，将介绍作为本发明的优选实施例之一的半导体器件。在图中，半导体器件包括第一半导体片状器件12和第二半导体片状器件15。第一半导体片状器件12包括具有其上形成多个扁平电极14的表面的半导体衬底13。第二半导体片状器件15包括具有其上形成多个突起电极17的表面的半导体衬底16。正如图5中所示的常规半导体器件的情况那样，每个突起电极17是如下制备的：通过任何方式压制金线的球形端部并在被压制部分周围拉出金线，以便形成具有在半导体衬底16的一侧上的大直径基部和从基部延伸的小直径端部的阶梯电极。第一和第二半导体片状器件12、15互相面对设置，然后将每个突起电极17与其对应电极14连接和压制连接部分以形成电连接。与上述常规半导体器件相反，本实施例的半导体器件的特征在于：突起电极17的硬度高于扁平电极14的硬度，并且突起电极17的端部的直径小于扁平电极14的直径。突起电极17的端部插入扁平电极14中，然后被加压以使端部的周边向外膨胀。这样，各个电极14、17的接触表面互相扩散以在它们之间形成电连接。
为了将突起电极17的端部插入扁平电极14中，扁平电极14的硬度和突起电极17的硬度之间的差可以至少为20Hv(维氏硬度)。如果扁平电极14的硬度在40-60Hv范围内，则突起电极17的硬度可以被限定在60-90Hv的范围内。因此，当相关突起电极17插入相关扁平电极14中，端部和突起电极17的相对部分通过扁平电极14给半导体衬底13施加压力，而施加于突起电极17的端部的周边上的压力在径向分散。
可以通过设定扁平电极14的厚度为突起电极17的压插入的深度或更深而减小从突起电极17施加于半导体衬底13上的压力，以便防止在铝层(未示出)下面的半导体衬底13的基材破裂和防止每个电极14、17损伤。
当电极14、17的形状和尺寸及施加于突起电极17上的压力恒定时，可以根据电极14的硬度和电极17的硬度来限定突起电极17的压插入的深度(即突起电极17的端部到达的扁平电极表面下面的距离)。但在本例中，不限于此，形成在第一半导体片状器件12上的每个扁平电极14可以由长度为100微米、厚度为20微米和硬度为40Hv的金板制成。另一方面，形成在第二半导体片状器件上的每个突起电极17可以如下制备：通过熔化金线的端部使其成形为球形，将金线的球形端部压到半导体衬底16上，并在金球附近切割金线。得到的突起电极17具有在半导体衬底16一侧上的大直径部分(即基部)和从基部延伸的小直径部分。大直径部分的直径可以为70-80微米，高度为20-25微米，小直径部分可以是直径为25微米，高度为50-55微米。这种突起电极17可以通过混合99％或以上的金和1％或以下的贵重金属如钯而制备具有90Hv的硬度的合金。
然后，具有有不同直径部分的突起电极17的第一半导体片状器件15与其上形成扁平电极14的第二半导体片状器件12相对设置。约0.1-0.9N(10-60gf)的压力施加于每个突起电极17上。结果是，突起电极17的小直径部分收缩，变成高度为约30微米，同时，突起电极17的小直径部分在水平方向膨胀，变成直径为约30微米。同时小直径部分的端部被压到扁平电极14中，然后放置在距离扁平电极14的顶表面下面5-7微米的地方。在这种条件下，被加压和膨胀的突起电极17的端部和半导体衬底16的表面之间的间隔可以恒定地保持在13微米或以上。此外，突起电极17的端部的截面通过施加压力而变为圆形，因而垂直施加于突起电极17上的压力在被压端部的方向上变化，并在径向分散以延伸到半导体衬底16的表面上的宽区域上，防止半导体衬底13被损伤。
此外，突起电极17和扁平电极14是采用相同材料(即金)作为其主要结构成分而制成的，因而不可能产生任何金属间化合物等。相应地，可以保持电极14、17之间的牢固电连接。
另一方面，如果突起电极17的高度有变化，突起电极17的端部分别在不同的时间移动靠近它们相应的扁平电极14并接触其上。随着压力集中在该端部，首先接触到扁平电极14上的突起电极17的端部插入到扁平电极14中。在这个阶段，突起电极17的端部不会被压碎。在半导体器件14向下移动时，如图2所示，突起电极17的端部进一步被插入到扁平电极14中，同时它在垂直方向被压缩，同时在径向扩张。接着，如图3所示，下一个突起电极17的端部移动靠近另一个扁平电极14并接触到其上，然后被压入扁平电极14上。通过这种方式，通过在其轴向压缩突起电极17的端部，同时在其径向使突起电极17的周边部分扩张，最后将所有突起电极17插入它们各自的扁平电极。如果施加于半导体片状器件15上的负荷到达预定负荷，可在预定时间周期内保持这个状态。在热量下产生电极14、17之间的摩擦力，便于它们相互散布以形成电极14、17之间的稳定电连接。
图4是表示当施加于一个电极上的负荷从约0.1-0.59N变化时，对于其上安装具有上述尺寸和形状的312个电极的一个半导体片状器件的剪切强度的变化的曲线。图中，“A”表示当工作台温度设定为200摄氏度和吸盘温度设定为200摄氏度时的特性曲线；“B”表示当工作台温度设定为300摄氏度和吸盘温度设定为300摄氏度时的特性曲线。从图中明显看出，突起电极17一侧上的温度设定为300摄氏度的特性曲线“A”优于特性曲线“B”。通过使温度升高100摄氏度，负荷可以被降低0.15N(15gf)，并因此还可以减少对半导体器件的损伤。
根据本发明，如上所述，突起电极被构造成使其端部的直径小于扁平电极的直径。此外，突起电极的硬度和扁平电极的硬度彼此对应地适当确定。因此，即使突起电极的高度有某些变化，也可以在不对半导体衬底产生任何损伤的情况下，使突起电极和扁平电极适当地互相连接。因此，本发明还可以适用于其上安装具有较小直径的大量电极的半导体片状器件，因而可实现具有高封装密度的半导体器件。
此外，在上述实施例中，突起电极和扁平电极主要由相同导电材料如金或金合金构成。或者，根据本发明，突起电极和扁平电极可以主要由相同材料但不同硬度的材料构成。可以采用具有优异导电性的任何一种材料如金、铜或银。此外，可以正如在扁平电极的情况下一样对突起电极进行电镀处理。例如，在半导体衬底(半导体片状器件)上形成厚度几乎等于突起电极的高度的抗蚀剂膜，然后蚀刻抗蚀剂膜，形成直径小于扁平电极的直径的开口。接着，通过电镀在开口的内部淀积电极材料，然后从半导体衬底除去抗蚀剂膜。另外，优选地，突起电极可以插入其中的扁平电极由软金或主要含有金的合金构成。在这种情况下，金或合金的硬度可以等于突起电极的硬度。而且，在用相同材料构成突起电极和扁平电极的情况下，可以通过对扁平电极退火，使扁平电极变得比突起电极更软。在通过电镀形成扁平电极的情况下，在晶粒尺寸或晶体形状根据电镀条件如电镀液的温度和电流密度而变化时，扁平电极的硬度也随着变化。在金的情况下，如果电流密度为标准水平，则不管电镀温度怎样，金材料都变为球形晶体结构，结果硬度为40-60Hv。如果电流密度比标准水平高和电镀液的温度较高，即为60摄氏度的数量级，则金材料变为多边形晶体结构，结果硬度为60-80Hv。如果电流密度高于标准水平和电镀液温度较低，即为45摄氏度的数量级，则金材料变为针状晶体结构结果硬度为100Hv或以上。因此，可以在上述事实基础上确定电极的硬度。
总之，根据本发明，即使安装大量小直径电极，本发明也可以在不对半导体衬底产生任何损伤的情况下实现具有高封装密度的半导体器件。
上面已经介绍了本发明的优选实施例，在阅读了说明书和调和它们的等效范围时，应该理解本发明由所附权利要求书确定。

Claims (9)

1.一种半导体器件，包括：
至少具有扁平电极的第一半导体片状器件；
至少具有与所述扁平电极直接连接的突起电极的第二半导体片状器件；
其中所述突起电极的导电材料的主要成分与所述扁平电极的导电材料的主要成分相同，并且所述突起电极的硬度高于所述扁平电极的硬度。
2.如权利要求1的半导体器件，其中所述突起电极的硬度比所述扁平电极的硬度高20Hv(维氏硬度)或以上。
3.如权利要求1的半导体器件，其中所述扁平电极是金属电极，所述突起电极是合金电极，所述合金基本上由所述金属构成。
4.如权利要求3的半导体器件，其中所述金属构成合金重量的99％或以上。
5.如权利要求4的半导体器件，其中所述金属是金。
6.如权利要求3的半导体器件，其中所述合金包括钯。
7.如权利要求1的半导体器件，其中所述扁平电极由被进行退火处理的导电材料构成，以便降低所述扁平电极的硬度。
8.如权利要求1的半导体器件，其中所述扁平电极的厚度足以防止突起电极的端部穿过扁平电极。
9.如权利要求1的半导体器件，其中所述突起电极和所述扁平电极的至少一个是电镀电极，以便在所述扁平电极和所述突起电极的硬度之间产生差异。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117542818A (zh) * 2024-01-10 2024-02-09 深圳市联合蓝海应用材料科技股份有限公司 一种金银合金凸块及其制备方法和应用

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3787295B2 (ja) * 2001-10-23 2006-06-21 ローム株式会社 半導体装置
JP4146826B2 (ja) * 2004-09-14 2008-09-10 カシオマイクロニクス株式会社 配線基板及び半導体装置
EP1854186B1 (en) * 2004-12-16 2016-11-09 Vectronix AG Pulsed laser diode and all fibre power amplifier
US7989958B2 (en) 2005-06-14 2011-08-02 Cufer Assett Ltd. L.L.C. Patterned contact
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
TW200924087A (en) * 2007-11-19 2009-06-01 Advanced Semiconductor Eng Chip structure, substrate structure, chip package structure and process thereof
US8969734B2 (en) 2009-04-01 2015-03-03 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US8119926B2 (en) * 2009-04-01 2012-02-21 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
EP3979343A4 (en) 2019-05-31 2023-05-24 Boe Technology Group Co., Ltd. DISPLAY BACKPLATE AND METHOD OF MAKING, DISPLAY PANEL AND METHOD OF MAKING, AND DISPLAY DEVICE
JP7464540B2 (ja) * 2019-08-16 2024-04-09 京東方科技集團股▲ふん▼有限公司 表示バックプレーン及びその製造方法、表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS629642A (ja) * 1985-07-05 1987-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS62156827A (ja) 1985-12-28 1987-07-11 Toshiba Corp 半導体装置
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JP2555875B2 (ja) 1988-06-24 1996-11-20 日本電気株式会社 バンプ電極結合の形成方法
JPH0513663A (ja) 1991-07-09 1993-01-22 Fujitsu Ltd 半導体装置と半導体チツプの実装方法
EP0791960A3 (en) * 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
JP3371240B2 (ja) 1997-12-02 2003-01-27 ローム株式会社 樹脂パッケージ型半導体装置
JPH11135537A (ja) 1997-10-29 1999-05-21 Rohm Co Ltd 半導体チップの実装構造および半導体装置
JP3418134B2 (ja) * 1999-02-12 2003-06-16 ローム株式会社 チップ・オン・チップ構造の半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117542818A (zh) * 2024-01-10 2024-02-09 深圳市联合蓝海应用材料科技股份有限公司 一种金银合金凸块及其制备方法和应用
CN117542818B (zh) * 2024-01-10 2024-04-05 深圳市联合蓝海应用材料科技股份有限公司 一种金银合金凸块及其制备方法和应用

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Publication number Publication date
JP2002289770A (ja) 2002-10-04
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