JP7464540B2 - 表示バックプレーン及びその製造方法、表示装置 - Google Patents
表示バックプレーン及びその製造方法、表示装置 Download PDFInfo
- Publication number
- JP7464540B2 JP7464540B2 JP2020570027A JP2020570027A JP7464540B2 JP 7464540 B2 JP7464540 B2 JP 7464540B2 JP 2020570027 A JP2020570027 A JP 2020570027A JP 2020570027 A JP2020570027 A JP 2020570027A JP 7464540 B2 JP7464540 B2 JP 7464540B2
- Authority
- JP
- Japan
- Prior art keywords
- connection structure
- substrate
- display backplane
- target layer
- conductive portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000000758 substrate Substances 0.000 claims description 102
- 229910052751 metal Inorganic materials 0.000 claims description 66
- 239000002184 metal Substances 0.000 claims description 66
- 239000010409 thin film Substances 0.000 claims description 59
- 229920002120 photoresistant polymer Polymers 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 23
- 238000007747 plating Methods 0.000 claims description 20
- 239000007769 metal material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 8
- 239000010410 layer Substances 0.000 description 103
- 238000004377 microelectronic Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0016—Processes relating to electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
Description
本開示は、表示技術分野に関し、特に、表示バックプレーン及びその製造方法、表示装置に関する。
表示技術の発展に伴い、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｃｒｏ－ＬＥＤと略称）表示装置は、自発光、高輝度、高コントラスト、超高解像度及び色飽和度、長寿命、応答速度が速い、省エネ、環境への適応が広いなどの多くの利点を有するため、拡張現実（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ、ＡＲと略称）や仮想現実（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ、ＶＲと略称）などのマイクロ表示、携帯電話テレビなどの中間サイズの表示や、映画館の大画面表示などの分野に応用できる。
一態様では、表示バックプレーンが提供される。前記表示バックプレーンは、基板と、前記基板上に設けられた複数の駆動電極と、前記複数の駆動電極のうちの少なくとも１つの駆動電極上に設けられた接続構造と、を含み、前記接続構造の前記基板における正投影は、前記少なくとも１つの駆動電極の前記基板における正投影内に位置し、前記接続構造は、少なくとも１つの導電部を含み、前記少なくとも１つの導電部が、前記少なくとも１つの駆動電極と第１挟角をなして設けられる。
いくつかの実施例では、前記第１挟角の値の範囲は８５°～９５°である。
いくつかの実施例では、前記接続構造は、前記少なくとも１つの導電部に接続された底部をさらに含み、前記底部は、前記少なくとも１つの駆動電極と直接接触する。
いくつかの実施例では、前記接続構造の前記少なくとも１つの導電部と前記底部とは、一体構造である。
いくつかの実施例では、前記少なくとも１つの導電部は、複数の導電部を含み、前記複数の導電部が前記底部の輪郭に沿って間隔をおいて設けられる。
いくつかの実施例では、前記少なくとも１つの導電部の前記基板における正投影は、閉じたパターンである。
いくつかの実施例では、前記少なくとも１つの導電部は、管状構造である。
いくつかの実施例では、前記少なくとも１つの導電部は、側壁が少なくとも１つの割れ目を含む管状構造であり、前記少なくとも１つの割れ目は、前記管状構造の前記少なくとも１つの駆動電極から離れた側の端壁表面までに延びる。
いくつかの実施例では、前記少なくとも１つの導電部の硬度は、前記少なくとも１つの駆動電極の硬度よりも大きい。
いくつかの実施例では、前記少なくとも１つの導電部の材料は、タングステン、チタン、又はモリブデンを含む。
いくつかの実施例では、前記表示バックプレーンは、前記接続構造の前記少なくとも１つの導電部上に設けられた導電性めっき層をさらに含む。
いくつかの実施例では、前記表示バックプレーンは、複数のサブ画素領域を有し、前記複数の駆動電極のうちの少なくとも２つの駆動電極は、前記複数のサブ画素領域のうちの１つのサブ画素領域内に位置する。
いくつかの実施例では、前記表示バックプレーンは、前記複数のサブ画素領域のうちの１つのサブ画素領域内に位置し、前記基板上に設けられた少なくとも１つの駆動トランジスタをさらに含む。前記少なくとも２つの駆動電極は、前記少なくとも１つの駆動トランジスタの前記基板とは反対側に位置する。同一のサブ画素領域内の２つずつの駆動電極のうちの１つは、該サブ画素領域内に配置された１つの駆動トランジスタに電気的に接続されている。
別の態様では、表示バックプレーンの製造方法が提供される。前記表示バックプレーンの製造方法は、基板を提供するステップと、前記基板上に複数の駆動電極を製造するステップと、前記複数の駆動電極のうちの少なくとも１つの駆動電極上に接続構造を製造するステップと、を含み；前記接続構造の前記基板における正投影は、前記少なくとも１つの駆動電極の前記基板における正投影内に位置し、且つ、前記接続構造は、少なくとも１つの導電部を含み、前記少なくとも１つの導電部は、前記少なくとも１つの駆動電極と第１挟角をなして設けられる。
いくつかの実施例では、前記複数の駆動電極のうちの少なくとも１つの駆動電極上に接続構造を製造するステップは、前記複数の駆動電極のうちの少なくとも１つの駆動電極の前記基板とは反対側に第１目標層、及び前記第１目標層よりも硬度が大きい第２目標層を積層して形成する段階と、前記第２目標層及び前記第１目標層を貫通し、前記複数の駆動電極のうちの少なくとも１つの駆動電極が所在する領域内に位置し、前記少なくとも１つの駆動電極に１対１で対応する少なくとも１つの貫通孔を形成する段階と、第１金属薄膜を蒸着して、前記第１金属薄膜が前記少なくとも１つの貫通孔の各貫通孔内に位置する部分を、対応する駆動電極に電気的に接続させるようにする段階と、前記第１金属薄膜の前記各貫通孔内に位置する部分を保留するように、前記第１金属薄膜をパターン化する段階と、前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成する段階と、を含む。
いくつかの実施例では、第１金属薄膜を蒸着した後、及び前記第１金属薄膜をパターン化する前に、前記表示バックプレーンの製造方法は、前記第１金属薄膜が前記各貫通孔内に位置する部分にフォトレジストを塗布するステップをさらに含む。前記第１金属薄膜をパターン化するステップは、化学機械研磨方式で前記第１金属薄膜をパターン化する段階をさらに含む。前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成するステップは、前記第２目標層、前記第１目標層及び前記フォトレジストを除去して、前記接続構造を形成する段階をさらに含む。
いくつかの実施例では、第１金属薄膜を蒸着した後、及び前記第１金属薄膜をパターン化する前に、前記表示バックプレーンの製造方法は、さらに、少なくとも前記第１金属薄膜が前記各貫通孔内に位置する部分を覆うフォトレジストを塗布するステップと、前記フォトレジストの対応する前記各貫通孔内に位置する部分を保留するように、前記フォトレジストをパターン化するステップと、を含む。ここで、前記基板の表面を基準面として、パターン化されたフォトレジストの前記基板とは反対側の表面は、前記第１金属薄膜の前記基板とは反対側の表面より低くなく、前記パターン化されたフォトレジストが前記各貫通孔内に位置する部分の前記基板における正投影のサイズは、対応する貫通孔の孔径と同じ又は略同じである。前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成するステップは、前記第２目標層、前記第１目標層及び前記パターン化されたフォトレジストを除去して、前記接続構造を形成する段階をさらに含む。
いくつかの実施例では、前記第１目標層の材料は有機絶縁材料であり、又は、前記第２目標層の材料は無機絶縁材料又は金属材料である。
さらに別の態様では、表示装置が提供される。前記表示装置は、上述の表示バックプレーンと、前記表示バックプレーンの２つずつの接続構造に電気的に接続される１つのマイクロ発光ダイオードとを備える。
本開示のいくつかの実施例の技術案をより明確に説明するために、いくつかの実施例の説明で使用される図面について、以下に簡単に説明するが、以下に説明される図面は、本開示の実施例の一部にすぎないことは明らかであり、当業者は、これらの図面に基づいて他の図面を得ることもできる。
以下は本開示のいくつかの実施例の図面を参照して、本開示のいくつかの実施例における技術案について、明確かつ完全に説明するが、説明される実施例は、本開示の実施例の一部に過ぎず、すべての実施例ではないことは明らかである。本開示のいくつかの実施例に基づいて、当業者が得られた全ての他の実施例は、いずれも本開示の保護範囲に属するものとする。
Ｍｉｃｒｏ－ＬＥＤ表示装置では、各Ｍｉｃｒｏ－ＬＥＤのサイズは、通常、１００μｍ以下であり、隣接する２つのＭｉｃｒｏ－ＬＥＤの間の距離の測定精度も、ミクロンオーダーである。Ｍｉｃｒｏ－ＬＥＤ表示装置は、表示バックプレーンを備えており、Ｍｉｃｒｏ－ＬＥＤ表示装置における各Ｍｉｃｒｏ－ＬＥＤが、通常、大量転送技術（ＭａｓｓＴｒａｎｓｆｅｒ Ｔｅｃｈｎｏｌｏｇｙ）を介して前記表示バックプレーンに転送されている。しかしながら、各Ｍｉｃｒｏ－ＬＥＤを前記表示バックプレーンに転送する過程において、各Ｍｉｃｒｏ－ＬＥＤと表示バックプレーンの対応する電極とのボンディング（Ｂｏｎｄｉｎｇ）には、効率が低く、歩留まりが低く、信頼性が低いという問題がある。
これに鑑み、図１～図１０に示すように、本開示のいくつかの実施例は、表示バックプレーン１００を提供する。該表示バックプレーン１００は、基板１と、基板１上に設けられた複数の駆動電極２と、複数の駆動電極２のうちの少なくとも１つの駆動電極２上に設けられた接続構造３と、を含み、該接続構造３の基板１における正投影は、対応する駆動電極２の基板１における正投影内に位置する。
ここで、前記少なくとも１つの駆動電極２のうちの各駆動電極２には、１つの接続構造３が対応するように設けられる。各接続構造３は、少なくとも１つの導電部３１を含み、前記少なくとも１つの導電部３１が、対応する駆動電極２と第１挟角αをなして設けられる。
基板１は、複数の駆動電極２と、少なくとも１つの駆動電極２に設けられた接続構造３などを載置するように構成されている。いくつかの例では、基板１は、何も薄膜が設けられないガラス基板などのブランク基板であり得る。表示バックプレーン１００全体の厚さが薄くなるように、上記の複数の駆動電極２がガラス基板上に直接設けられる。
別のいくつかの例では、基板１は、少なくとも一層の薄膜を含む基板である。ここで、少なくとも一層の薄膜は、ポリイミド層（Ｐｏｌｙｉｍｉｄｅ Ｆｉｌｍ、ＰＩ層と略称）、バッファ層、又は遮光層のうちの少なくとも１層を含む。該少なくとも１層の薄膜を含む基板上には、複数の駆動電極２と、複数の駆動電極２に信号を提供するための駆動回路が設けられる。各駆動電極２及び駆動回路を保護するように、ＰＩ層又はバッファ層などは、複数の駆動電極２と駆動回路に支持を提供して外力を緩和することができる。
各接続構造３は、駆動電極２の基板１とは反対側の表面に配置され、即ち、各接続構造３は、対応する駆動電極２と直接接触する。各接続構造３は、少なくとも１つの導電部３１を含み、前記少なくとも１つの導電部３１は、対応する駆動電極２と第１挟角αをなして設けられ、各導電部３１は、対応するマイクロ電子部品のピンを差し込むように構成される。このように、各接続構造３は、対応する駆動電極２と電気的に接続するだけでなく、対応するマイクロ電子部品のピンと良好に差し込むこともできるので、対応する駆動電極２の駆動信号を対応するマイクロ電子部品に伝送し、よって、対応するマイクロ電子部品の動作状態を制御する。
例示的に、図１、図６及び図８に示すように、上述した少なくとも１つの導電部３１と対応する駆動電極２との間の第１挟角αの値の範囲は８５°～９５°であり、即ち、前記少なくとも１つの導電部３１のうちの各導電部３１は、対応する駆動電極２の基板１とは反対側の表面に垂直（又は垂直に近い）する。このように、各接続構造３を対応するマイクロ電子部品のピンに差し込む過程において、各接続構造３の各導電部３１は、対応するマイクロ電子部品のピンに容易に差し込むことにより、相互拡散（即ち、各導電部３１の原子が対応するピンに移動して浸透し、各ピンの原子が対応する導電部３１に移動して浸透する）の方式で良好な電気的接続を実現するだけでなく、基板１の所在平面に平行な方向に沿って受ける力を小さく又は無視できる程度にして、その力による変形及びその変形に起因する電気的接続の不良の発生を回避することもできる。
本開示のいくつかの実施例では、対応するマイクロ電子部品のピンと接続するために配置される複数の接続構造３を、表示バックプレーン１００における対応する駆動電極２上に設けることにより、製造が便利になるだけでなく、生産コストも低くなるため、該複数の接続構造３の大面積範囲での大量製作を実現することが可能となる。また、複数のマイクロ電子部品を表示バックプレーン１００に大量転送する過程において、該複数の接続構造３を対応するマイクロ電子部品のピンに効果的に差し込むことにより、各マイクロ電子部品と表示バックプレーン１００における対応する駆動電極２とのボンディング効率、ボンディング歩留まり、及びボンディング信頼性を効果的に向上させ得る。
いくつかの実施例では、図５～図１０に示すように、各接続構造３の前記少なくとも１つの導電部３１の基板１における正投影は、閉じたパターンである。即ち、各接続構造３は少なくとも１つの導電部３１によって囲まれており、よって、各接続構造３の基板１における正投影の境界パターンは、閉じられている。
例示的に、各接続構造３の基板１における正投影の境界のパターンは、円形、楕円形、任意の多角形などであり、円形、楕円形、又は任意の多角形は、中空パターン又は中実パターンのいずれであってもよい。それに応じて、各接続構造３の基板１における正投影が中空パターンである場合、該接続構造３は、円管や四角管などの管状構造を採用する。各接続構造３の基板１における正投影が中実パターンである場合、該接続構造３は、円錐又はピラミッドなどの頂点が尖った角を有する錐状構造を採用する。
また、図９～図１０に示すように、いくつかの例では、各接続構造３は複数の導電部３１を含み、各導電部３１は管状構造であり、複数の導電部３１の管径は異なり、且つ順次に入れ子状になっている。このように、該接続構造３の基板１における正投影は、図９に示すように、１つずつ入れ子にされた複数の中空パターンである。
別のいくつかの実施例では、図１１～図１３に示すように、各接続構造３のうちの前記少なくとも１つの導電部３１の基板１における正投影は、非密閉パターンである。即ち、各接続構造３は、間隔をおいて配置された少なくとも２つの導電部３１から構成されおり、よって、各接続構造３の基板１における正投影の境界パターンは、閉じられない。例えば、各接続構造３の基板１における正投影は、その各導電部３１に一対一に対応する複数の正投影部分を含み、且つ複数の正投影部分が分散して配置される。
いくつかの例では、図１３に示すように、各接続構造３は、間隔をおいて対向する２つの導電部３１を含み、且つ各導電部３１が直立のシート構造である。
別のいくつかの例では、図１１に示すように、各接続構造３は、側壁に少なくとも１つの割れ目を有する管状構造であり、前記少なくとも１つの割れ目は、前記管状構造の両側の端壁表面までに延びる、即ち、該少なくとも１つの割れ目は、前記管状構造を少なくとも２つの独立した部分に分割する。
さらに、各接続構造３が側壁に少なくとも１つの割れ目を有する管状構造である場合、前記少なくとも１つの割れ目の各々の一端が前記管状構造の中央部に位置し、他端は前記管状構造の前記駆動電極から離れた側の端壁表面までに延びる場合、前記管状構造の基板１における正投影の境界パターンは、閉じたパターンである。
上記のいくつかの実施例において、図１１～図１２に示すように、各接続構造３は、その各導電部３１と接続する底部３２をさらに含み、該底部３２は対応する駆動電極２と直接接触する、即ち、該底部３２は対応する駆動電極２の基板１とは反対側の表面上に設けられる。このように、各接続構造３はより高い安定性を有することを確保できるだけでなく、各接続構造３と対応する駆動電極２との接触面積を増大させ、各接続構造３と対応する駆動電極２との間の接続信頼性を向上させ、駆動電極２から伝送される駆動信号の伝送効率を向上させることもできる。
ここで、各接続構造３の底部３２は、その各導電部３１に接続され、該底部３２の形状は、前記各導電部３１によって囲まれる形状に関わる。例えば、前記各導電部３１によって囲まれる形状が管状であると、底部３２は閉じたパターンであり、且つ前記各導電部３１によって囲まれる管状の管口形状に一致する、即ち、前記各導電部３１の基板における正投影の内輪郭と、底部３２の基板における正投影の外輪郭の一部とが一致するか、又は、前記各導電部３１の基板における正投影の外輪郭と、底部３２の基板における正投影の外輪郭の一部とが一致し、これにより、前記各導電部３１が底部３２によって接続される。
いくつかの例では、図１１及び図１２に示すように、各接続構造３は、底部３２の輪郭に沿って間隔をおいて設けられた複数の導電部３１を含む。例えば、各接続構造３では、その底部３２の基板１における正投影は円形であり、各導電部３１が該底部３２の輪郭上に均一に分布し、各導電部３１の基板１における正投影は、前記円形に一致する一部の円弧である。
また、いくつかの例では、同一の接続構造３の前記少なくとも１つの導電部３１と、対応する底部３２とは、一体構造である。即ち、同一の接続構造３の前記少なくとも１つの導電部３１は、対応する底部３２と同じ導電材料で一体成形されており、製造が便利である。
いくつかの実施例では、各接続構造３の前記少なくとも１つの導電部３１の硬度は、対応する駆動電極２の硬度よりも大きい。例示的に、各接続構造３の前記少なくとも１つの導電部３１は、モース硬度が５．５以上の材料、例えばタングステン、チタン、又はモリブデンなどを用いて形成されている。これにより、前記少なくとも１つの導電部３１がより安定した形状及びより良好な支持強度を有するように確保し、ひいては、各接続構造３がより安定した形状及びより良好な支持強度を有するように確保し得る。
いくつかの例では、各接続構造３は、前記少なくとも１つの導電部３１に接続される底部３２をさらに含み、該底部３２は各導電部３１と同じ材料を用いて形成される。もちろん、該底部３２は、対応する駆動電極２とも直接接触しており、該底部３２は、対応する駆動電極２と同じ材料を用いて形成されてもよい。
いくつかの実施例では、図３及び図４に示すように、表示バックプレーン１００は、各接続構造３の前記少なくとも１つの導電部３１上に設けられた導電性めっき層８をさらに含む。該導電性めっき層８は、対応する接続構造３を対応する駆動電極２上に周設することができ、このように、導電性めっき層８によって、対応する接続構造３及び対応する駆動電極２を電気的に接続し、対応する接続構造３の表面導電性を向上させるのに有利であり、ひいては、各接続構造３と、対応する駆動電極２及び対応するマイクロ電子部品との間の電気的接続性能を向上させるのに有利である。
いくつかの例では、導電性めっき層８は、銅層、アルミニウム層、又は銀層のうちの少なくとも１つを含む。
上記の導電性めっき層８を配置する方式は様々である。
上記の導電性めっき層８を配置する方式は様々である。
いくつかの例では、図３に示すように、各接続構造３の前記少なくとも１つの導電部３１上の該導電性めっき層８の配置方法は、前記少なくとも１つの導電部３１の露出表面、即ち、対応する駆動電極２と接触する表面以外の表面上に配置されると表される。各接続構造３が底部３２をさらに含む場合、該導電性めっき層８は、対応する底部３２の基板１とは反対側の表面上にも配置される。
別のいくつかの例では、図４に示すように、各接続構造３の前記少なくとも１つの導電部３１上の該導電性めっき層８の配置方法は、導電性めっき層８のエッジが、各接続構造３の対応する駆動電極２の基板１とは反対側の表面上に延在するようにも表される。
いくつかの実施例では、図１４及び図１５に示すように、上述した表示バックプレーン１００は、アレイ状に配置された複数のサブ画素領域Ｓを有し、前記複数の駆動電極２のうちの少なくとも２つの駆動電極２は、上述した複数のサブ画素領域Ｓのうちの１つのサブ画素領域Ｓ内に位置する。
各サブ画素領域Ｓに設けられる駆動電極２の数は、実際の要求に応じて適宜決定可能であり、本開示はこれに限定されるものではない。
いくつかの例では、マイクロ電子部品は、通常２つのピンを有するＭｉｃｒｏ－ＬＥＤである。各サブ画素領域Ｓ内の駆動電極２は、通常、対に配置され、即ち、各サブ画素領域Ｓ内には、２Ｎ個（Ｎ＝１、２、３、…）の駆動電極２が配置される。このように、各サブ画素領域ＳはＮ個のＭｉｃｒｏ－ＬＥＤに対応する。
これに基づいて、図１に示すように、上述した表示バックプレーン１００は、前記複数のサブ画素領域Ｓのうちの１つのサブ画素領域Ｓ内に位置し、基板１上に設置される少なくとも１つの駆動トランジスタ４と、基板１上に設置される複数の電極線５と、をさらに含む。各電極線５の延伸方向は、各行のサブ画素領域Ｓの延伸方向に平行である（又は平行に近い）か、又は、各電極線５の延伸方向は、各列のサブ画素領域Ｓの延伸方向に平行である（又は平行に近い）。
同一のサブ画素領域Ｓ内の２つずつの駆動電極２は、１つの駆動トランジスタ４に対応し、同一の行又は同一の列のサブ画素領域Ｓは、１つの電極線５に対応する。同一のサブ画素領域Ｓ内の２つずつの駆動電極２のうちの一方は、対応する駆動トランジスタ４と電気的に接続され、他方は、対応する電極線５と電気的に接続されている。前記２つずつの駆動電極２は、対応する駆動トランジスタ４及び対応する電極線５の駆動により、対応するＭｉｃｒｏ－ＬＥＤの発光又は非発光を制御するように構成される。
ここで、各電極線５は、共通の電圧信号を提供するように構成される。選択的には、各電極線５は一体構造である。即ち、各電極線５は、同じ材料を使用して、一回のパターニングプロセスで製造される。
上述した各駆動トランジスタ４の構造は、実際の要求に応じて適宜決定可能である。各駆動トランジスタ４は、対応する駆動電極２の基板１に近い側に配置される。各駆動トランジスタ４は、ボトムゲート構造又はトップゲート構造を採用する。例示的に、各駆動トランジスタ４は、トップゲート構造を採用する。図１に示すように、各駆動トランジスタ４は、基板１上に順次に積層された活性層４１、ゲート絶縁層４２、ゲート４３及び層間誘電体層４４を含む。各駆動トランジスタ４は、層間誘電体層４４のゲート４３とは反対側に配置されたソース４５及びドレイン４６を含み、ソース４５及びドレイン４６は、それぞれ対応する活性層４１と電気的に接続される。
上述した各電極線５は、各駆動トランジスタ４におけるソース４５及びドレイン４６と同層に設けられる。即ち、各電極線５は各駆動トランジスタ４におけるソース４５及びドレイン４６と、同じ材料を用いて一回のパターニングプロセスで作製し完成することができる。
いくつかの例では、図１に示すように、駆動トランジスタ４と対応する駆動電極２との間には、平坦化層６及びパッシベーション層７が順次に積層されている。該駆動電極２は、平坦化層６及びパッシベーション層７を貫通する貫通孔を介して対応する駆動トランジスタ４と電気的に接続される。平坦化層６及びパッシベーション層７により、各駆動トランジスタ４の基板１とは反対側の面を平坦化して、対応する各駆動電極２が良好な平坦度を有するように確保し、各駆動電極２に折れが発生することを回避することができる。
本開示のいくつかの実施例は、上述したいくつかの実施例によって提供される表示バックプレーン１００を製造するための表示バックプレーンの製造方法を提供する。図１６及び図１７に示すように、前記表示バックプレーンの製造方法は、Ｓ１００～Ｓ３００を含む。
Ｓ１００：基板１を提供する。
基板１の構造は、実際の要求に応じて適宜設定可能であり、本開示のいくつかの実施例に限定されない。
基板１の構造は、実際の要求に応じて適宜設定可能であり、本開示のいくつかの実施例に限定されない。
Ｓ２００：基板１上に複数の駆動電極２を製造する。
例示的に、図１７（ａ）に示すように、スパッタリング蒸着法により、基板１上に１つの電極層を蒸着させ、この電極層をパターン化処理する、即ち、前記複数の駆動電極２を形成するように、マスクを利用し１回のパターニングプロセスにより、この電極層をエッチングする。
例示的に、図１７（ａ）に示すように、スパッタリング蒸着法により、基板１上に１つの電極層を蒸着させ、この電極層をパターン化処理する、即ち、前記複数の駆動電極２を形成するように、マスクを利用し１回のパターニングプロセスにより、この電極層をエッチングする。
ここで、駆動電極２の厚み（即ち、駆動電極２の基板１に垂直な方向におけるサイズ）は、実際の要求に応じて適宜設定可能である。例示的に、駆動電極２の厚さの値の範囲は、０．６０μｍ～０．８０μｍであり、例えば、駆動電極２の厚さは０．７５μｍである。
さらに、駆動電極２は、チタン、アルミニウム、銅又はクロムなどの導電性金属材料のうちの少なくとも１つを用いて形成される。例示的に、駆動電極２は、順次に積層された厚さが０．０５μｍのチタン層、厚さが０．６５μｍのアルミニウム層、厚さが０．０５μｍのチタン層を含む。
Ｓ３００：複数の駆動電極２のうちの少なくとも１つの駆動電極２上に接続構造３を製造する。該接続構造３の基板１における正投影は、対応する駆動電極２の基板１における正投影内に位置し、且つ、接続構造３は、少なくとも１つの導電部３１を含む。前記少なくとも１つの導電部３１は、対応する駆動電極２と第１挟角αをなして設けられる。
上述した少なくとも１つの駆動電極２上に接続構造３を製造することは、前記少なくとも１つの駆動電極２のうちの各駆動電極２の基板１とは反対側の表面上に少なくとも１つの導電部３１を製造すると表される。これにより、各接続構造３と対応する駆動電極２との良好な電気的接続を実現する。
本開示のいくつかの実施例によって提供される表示バックプレーンの製造方法で得られる有益な効果は、上述したいくつかの実施例によって提供される表示バックプレーンによって得られる有益な効果と同じであり、ここではその説明を繰り返さない。
上述した各接続構造３のうちの各導電部３１の製造方法は、その構造に関連して、実際の要求に応じて適宜決定可能である。本開示のいくつかの実施例はこれを限定しない。
例示的に、上述したＳ３００において、複数の駆動電極２のうちの少なくとも１つの駆動電極２上に接続構造３を製造するステップは、下記の段階を含む。
Ｓ３１０：図１７（ｂ）に示すように、前記複数の駆動電極２のうちの少なくとも１つの駆動電極２の基板１とは反対側に第１目標層１０１、及び第１目標層１０１より硬度が大きい第２目標層１０２を積層して形成する。
Ｓ３１０：図１７（ｂ）に示すように、前記複数の駆動電極２のうちの少なくとも１つの駆動電極２の基板１とは反対側に第１目標層１０１、及び第１目標層１０１より硬度が大きい第２目標層１０２を積層して形成する。
いくつかの例では、第１目標層１０１の材料及び第２目標層１０２の材料は、実際の要求に応じて適宜決定可能である。選択的には、第１目標層１０１の材料は、ポジ型フォトレジスト樹脂などの感光性樹脂材料を含む有機絶縁材料である。選択的には、第２目標層１０２の材料は、二酸化ケイ素などの無機材料である。又は、第２目標層１０２の材料は、アルミニウム、銅、タングステン、チタン又はモリブデンなどの金属材料である。選択的には、第１目標層１０１の材料は、有機絶縁材料であり、第２目標層１０２の材料は、無機材料又は金属材料である。
第１目標層１０１は、有機絶縁材料を用いて塗布により形成され、第２目標層１０２は、無機材料又は金属材料を用いて化学気相蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤと略称）法により形成される。第１目標層１０１の厚さ（即ち、第１目標層１０１の基板１に垂直な方向におけるサイズ）は、一般に、第２目標層１０２の厚さよりも大きい。
ここで、第１目標層１０１の厚さは、接続構造３の各導電部３１の高さ（即ち、導電部３１の基板１に垂直な方向におけるサイズ）に応じて設定可能である。例示的に、第１目標層１０１の厚さの値の範囲は３μｍ～４μｍであり、第２目標層１０２の厚さの値の範囲は０．１５μｍ～０．２５μｍである。
Ｓ３２０：図１７（ｃ）に示すように、第２目標層１０２及び第１目標層１０１を貫通し、上述した複数の駆動電極２のうちの少なくとも１つの駆動電極２が所在する領域内に位置し、前記少なくとも１つの駆動電極２に１対１で対応する少なくとも１つの貫通孔を形成する。
ここで、第１目標層１０１の厚さは、第２目標層１０２の厚さよりも大きく、より大きい厚さの第１目標層１０１を用いることにより、形成された前記少なくとも１つの貫通孔１０３がより大きな高さを有するように確保できる。第２目標層１０２の硬度は、第１目標層１０１の硬度よりも大きく、より高い硬度の第２目標層１０２を用いることにより、形成された前記少なくとも１つの貫通孔の開口形状が安定し、且つ、孔壁が急峻となることを確保し、よって、前記少なくとも１つの貫通孔の各貫通孔が正確に成形されることを確保できる。
前記少なくとも１つの貫通孔１０３は、前記少なくとも１つの駆動電極２が所在する領域内に位置する。即ち、各貫通孔１０３の基板１における正投影は、対応する駆動電極２の基板１における正投影内に位置する。各貫通孔１０３は、第２目標層１０２と第１目標層１０１を貫通する、即ち、駆動電極２の対応する貫通孔１０３が所在する領域の表面がその孔内に露出する。
各貫通孔１０３の形状及びその形成方式は、対応する接続構造３の各導電部３１の構造に関わる。例えば、接続構造３が、円形管状の導電部であると、該対応する貫通孔の孔径は、該導電部の管外径と同じである。又は、例えば、接続構造３が、多角形の管状の導電部であると、該対応する貫通孔の孔径は、該導電部が基板１に平行な方向における最大の対角線サイズと同じである。選択的には、各貫通孔１０３の孔径の値の範囲は、１μｍ～８μｍである。
Ｓ３３０：図１７（ｄ）に示すように、第１金属薄膜１０４を蒸着して、第１金属薄膜１０４が前記少なくとも１つの貫通孔１０３の各貫通孔１０３内に位置する部分が、対応する駆動電極２に電気的に接続される。
例示的に、スパッタリング蒸着法により、第１金属薄膜１０４が、第２目標層１０２の基板１とは反対側の表面上及び前記少なくとも１つの貫通孔１０３内に形成される。第１金属薄膜１０４が各貫通孔１０３内に位置する部分は、対応する駆動電極２の露出表面を覆い、駆動電極２と直接接触する。
第１金属薄膜１０４の材料は、実際の要求に応じて適宜決定可能であり、本開示のいくつかの実施例はこれを限定しない。例示的に、第１金属薄膜１０４は、表１に示すように、モース硬度≧５．５の金属材料を用いて形成される。
Ｓ３４０：第１金属薄膜１０４が各貫通孔１０３内に位置する部分を保留するように、第１金属薄膜１０４をパターン化する。
Ｓ３５０：第２目標層１０２及び第１目標層１０１を除去して、接続構造３を形成する。
Ｓ３５０：第２目標層１０２及び第１目標層１０１を除去して、接続構造３を形成する。
ここで、第２目標層１０２は、無機材料又は金属材料を用いて形成され、そして、通常、ドライエッチングにより除去される。第１目標層１０１は、有機絶縁材料を用いて形成され、そして、通常、酸素プラズマエッチングのようなプラズマエッチングにより除去される。
さらに、選択的には、第１金属薄膜１０４は、第２目標層１０２の基板１とは反対側の表面上に位置する部分の厚さの値の範囲は、０．３μｍ～４．０μｍである。第１金属薄膜１０４が各貫通孔１０３の側壁上に位置する部分の厚さの値の範囲は、０．１～２μｍである。このように、第１金属薄膜１０４をパターン化し、且つ第１金属薄膜１０４が各貫通孔１０３内に位置する部分を保留することにより、形成された接続構造３が必要な機械的強度を有することに加えて、良好な電気的接続を確保することができる。
上述したＳ３４０において、第１金属薄膜１０４をパターン化する方式は様々であり、実際の要求に応じて適宜決定可能である。本開示のいくつかの実施例はこれを限定しない。
いくつかの例では、Ｓ３４０における第１金属薄膜１０４のパターン化は、マスクを用いてドライエッチングにより完成される。マスク上の開口パターンは、第１金属薄膜１０４の成形されるべきパターンによって設定可能である。さらに、選択的には、第２目標層１０２は金属材料を用いて形成され、第２目標層１０２及び第１金属薄膜１０４は、同一のマスクを用いてパターン化することができる。この製造プロセスは簡単で容易に実現でき、接続構造３のプロセスフローを効果的に短縮することができる。
別のいくつかの例では、Ｓ３４０における第１金属薄膜１０４のパターン化は、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ、ＣＭＰと略称）法によって完成される。
例えば、Ｓ３４０は、第１金属薄膜１０４が各貫通孔１０３内に位置する部分にフォトレジストを塗布する段階を含む。該フォトレジストは、第１金属薄膜１０４が各貫通孔１０３内に位置する部分を保護する。その後、フォトレジストによって保護されていない第１金属薄膜１０４の一部を除去するために、第１金属薄膜１０４をＣＭＰ法によりパターン化する。
これに対応し、Ｓ３５０は、上述したフォトレジストを除去する段階をさらに含む。上述したフォトレジストを、例えば、プラズマエッチングにより除去する。いくつかの例では、上述したフォトレジスト及び第１目標層１０１は、１回のプラズマエッチング工程により同時に除去されてもよい。
なお、上述したように、第１金属薄膜１０４が各貫通孔１０３内に位置する部分にフォトレジストを塗布することは、言い換えれば、該フォトレジストと対応する貫通孔１０３との正確な位置合わせを確保した上で、フォトレジストを用いて各貫通孔１０３を平坦化にするか又は充填する。このように、フォトレジストの保護によって、要求を満たす接続構造３を得ることが容易になる。
別のいくつかの例では、各貫通孔１０３の孔径の値の範囲は、０．１μｍ～１μｍである。Ｓ３４０における第１金属薄膜１０４をパターン化する段階は、Ｓ３４１～Ｓ３４３を含む。
Ｓ３４１：図１７（ｅ）に示すように、少なくとも、第１金属薄膜１０４が各貫通孔１０３内に位置する部分を覆うフォトレジスト１０５を塗布する。
例示的に、フォトレジスト１０５は、第１金属薄膜１０４の基板１とは反対側の全体表面を覆い、且つ、該フォトレジスト１０５の基板１とは反対側の表面は、実質的に平坦な表面である。
例示的に、フォトレジスト１０５は、第１金属薄膜１０４の基板１とは反対側の全体表面を覆い、且つ、該フォトレジスト１０５の基板１とは反対側の表面は、実質的に平坦な表面である。
Ｓ３４２：フォトレジスト１０５の対応する各貫通孔１０３内に位置する部分を保留するように、上述したフォトレジスト１０５をパターン化し、パターン化したフォトレジスト１０６の基板１とは反対側の表面は、基板１の表面を基準面とし、第１金属薄膜１０４の基板１とは反対側の表面より低くなく、パターン化したフォトレジスト１０６が各貫通孔１０３内に位置する部分の基板１における正投影のサイズは、対応する貫通孔１０３の孔径と同じ又は略同じとする。
ここで、上述したフォトレジスト１０５のパターン化は、プラズマによる同厚のエッチングにより完成し得る。このように、基板１に垂直な方向において、フォトレジストのエッチング量が同じになるため、パターン化したフォトレジスト１０６の基板１とは反対側の表面と、第１金属薄膜１０４の各貫通孔１０３内に位置していない部分の基板１とは反対側の表面とが、面一又は略面一になる。したがって、パターン化されたフォトレジスト１０６は、各貫通孔１０３内の部分のみが残され、第１金属薄膜１０４の各貫通孔１０３内に位置する部分を保護する。
Ｓ３４３：図１７（ｆ）に示すように、ドライエッチング法やＣＭＰ法により、第１金属薄膜１０４をパターン化する。即ち、第１金属薄膜１０４の、上述したパターン化されたフォトレジスト１０６により保護されていない部分を除去する。
これに対応して、図１７（ｇ）及び（ｈ）に示すように、Ｓ３５０は、パターン化されたフォトレジスト１０６を除去する段階をさらに含む。例えば、プラズマエッチング法により、上記のパターン化されたフォトレジスト１０６を除去する。いくつかの例では、上記のパターン化されたフォトレジスト１０６及び第１目標層１０１は、１回のプラズマエッチング工程により同時に除去されてもよい。
さらに、選択的には、第２目標層１０２は、金属材料を用いて形成され、第２目標層１０２の除去と第１金属薄膜１０４のパターン化は、同一のドライエッチング工程又は同一回のＣＭＰ工程で実行することができ、各接続構造３の製作プロセスを簡略化することができる。
本開示のいくつかの実施例では、第１金属薄膜１０４の基板１とは反対側の表面にフォトレジスト１０５を全面塗布することにより、該フォトレジスト１０５の部分が各貫通孔１０３を自然に充填することができる。フォトレジストをパターン化させた後、該パターン化された後のフォトレジスト１０６の基板１とは反対側の表面は、第１金属薄膜１０４の基板１とは反対側の表面より低くない。即ち、該パターン化された後のフォトレジスト１０６は、フォトレジスト１０５が各貫通孔１０３内に残る部分である。これによって、該パターン化された後のフォトレジスト１０６と各貫通孔１０３の自己整合を実現し、その位置合わせ精度を効果的に改善し、ひいては対応する各接続構造３の成形精度を確保し、各接続構造３の大面積範囲での大量製作を実現することが可能である。
いくつかの実施例では、図３、図４及び図１８に示すように、上記の表示バックプレーンの製造方法は、Ｓ４００をさらに含む。
Ｓ４００では、各接続構造３上に導電性めっき層８を形成する。
いくつかの例では、導電性めっき層８の構造は、図３に示ように、対応する接続構造３を対応する駆動電極２上に周設するため、導電性めっき層８は、対応する接続構造３の露出表面上に形成される。
いくつかの例では、導電性めっき層８の構造は、図３に示ように、対応する接続構造３を対応する駆動電極２上に周設するため、導電性めっき層８は、対応する接続構造３の露出表面上に形成される。
別のいくつかの例では、導電性めっき層８の構造は、図４に示されている。導電性めっき層８の製造方法は、図１８（ａ）及び（ｂ）に示されている。まず、スパッタリング蒸着法により、各駆動電極２及び各接続構造３の露出表面を少なくとも覆う第２金属薄膜１０７を蒸着する。次に、第２金属薄膜１０７をパターン化して、各接続構造３及び対応する駆動電極２上に形成する導電性めっき層８を得る。
ここで、選択的には、第２金属薄膜１０７は、銅、アルミニウム、又は銀のうちの少なくとも１つの材料で形成される。
ここで、第２金属薄膜１０７のパターン化は、マスクを用いてドライエッチング法により完成される。
選択的には、導電性めっき層８と対応する駆動電極２は、同一のマスクにおける同一のパターンを利用してエッチングして形成されるため、製造が便利になる。
本開示のいくつかの実施例では、導電性めっき層８により、対応する接続構造３及び対応する駆動電極２を電気的に接続することは、対応する接続構造３の表面導電性を向上させ、ひいては、各接続構造３と、対応する駆動電極２及び対応するマイクロ電子部品との間の電気的接続性能を向上させるのに有利である。
本開示のいくつかの実施例は、表示装置２００を提供する。図１９に示すように、前記表示装置２００は、上記のいくつかの実施例で提供される表示バックプレーン１００と、前記表示バックプレーン１００における２つずつの接続構造３に対応して電気的に接続される１つのＭｉｃｒｏ－ＬＥＤ９とを備える。
例示的に、表示装置の画素数は、通常、百万オーダである。表示装置が４Ｋ超高解像度（Ｕｌｔｒａ－Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ 、ＵＨＤと略称）Ｍｉｃｒｏ－ＬＥＤ表示スクリーンである場合、該表示スクリーンは、解像度が３８４０×２１６０で、８，２９４，４００個の画素を有する。各Ｍｉｃｒｏ－ＬＥＤ９は、１つの原色に対応し、即ち、各画素は３つのＭｉｃｒｏ－ＬＥＤに対応する。これは、該表示スクリーンが２４，８８３，２００個のＭｉｃｒｏ－ＬＥＤを有しており、数千万オーダのＭｉｃｒｏ－ＬＥＤを表示装置にボンディングする必要があることを意味する。
Ｍｉｃｒｏ－ＬＥＤ９は、通常、１つのＬＥＤ本体９１と、ＬＥＤ本体９１上に配置され、対応する２つの接続構造３にそれぞれ電気的に接続される２つのピン９２とを含む。各接続構造３は、対応する駆動電極２上にそれぞれ配置されている。各駆動電極２が対応する接続構造３を介して対応するピン９２に電気的に接続できることを確保するように、各駆動電極２の配置位置は、通常、対応するＭｉｃｒｏ－ＬＥＤ９のピン９２の配置位置に応じて設計される。例えば、各ピン９２の基板１における正投影は、対応する駆動電極２の基板１における正投影内に位置する。
さらに、Ｍｉｃｒｏ－ＬＥＤ９の全体のサイズは、通常、１００μｍ未満である。該Ｍｉｃｒｏ－ＬＥＤ９のピン９２のサイズは、Ｍｉｃｒｏ－ＬＥＤ９の全体のサイズよりも小さいため、Ｍｉｃｒｏ－ＬＥＤ９のピン９２は、通常、金属パッドとして存在する。Ｍｉｃｒｏ－ＬＥＤ９のピン９２と対応する接続構造３との間の電気的接続は、差し込みの方式によって実現される。
例示的に、各接続構造３の基板１とは反対側の端部は、例えば、尖った角又は薄い壁などのより鋭い構造を採用し、その結果、複数のＭｉｃｒｏ－ＬＥＤ９を表示バックプレーン１００に大量転送する過程において、各接続構造３が対応するピン９２に効果的に刺入して、各接続構造３が対応するピン９２と良好に電気的に接続することを確保することができる。
上記の各接続構造３と対応するピン９２の位置合わせ精度は、関連する製造プロセスにおける成形精度に関わる。各接続構造３を設計する過程において、その対応する製造工程で達成できる成型精度、即ち、各接続構造３と対応するピン９２との間に有り得る位置合わせ精度を参照することにより、各接続構造３の対応する駆動電極２における正投影面積を合理的に特定することができる。
例示的に、各接続構造３と対応するピン９２との間の位置合わせ精度がより高い場合、各接続構造３の対応する駆動電極２における正投影の外輪郭は、対応するピン９２の前記駆動電極２における正投影が所在する領域内に位置できるように設計されて、各接続構造３と対応するピン９２との間の良好な電気的接続が確保される。
例示的に、各接続構造３と対応するピン９２との間の位置合わせ精度がより低い場合、各接続構造３の対応する駆動電極２における正投影の外輪郭は、対応するピン９２の前記駆動電極２における正投影が位置する領域の外側に位置し、且つ、各接続構造３の対応する駆動電極２における正投影は、対応するピン９２の前記駆動電極２における正投影を覆うように設計する。これにより、各接続構造３と対応するピン９２との間の位置合わせずれが生じた場合でも、依然として、各ピン９２の対応する駆動電極２における正投影は、対応する接続構造３の前記駆動電極２上の外輪郭内に位置するように確保できる、即ち、各接続構造３と対応するピン９２との間の効果的な電気的接続を確保できる。
本開示のいくつかの実施例によって提供される表示装置により得られる有益な効果は、上述したいくつかの実施例によって提供される表示バックプレーンによって得られる有益な効果と同じであり、ここではその説明を繰り返さない。
図１９に示すように、Ｍｉｃｒｏ－ＬＥＤ９のピン９２の材料は、実際の要求に応じて適宜決定可能であり、本開示のいくつかの実施例はこれを限定しない。例示的に、Ｍｉｃｒｏ－ＬＥＤ９のピン９２の材料は表２に示されている。
これにより、表示バックプレーン１００における各接続構造３の硬度は、対応するＭｉｃｒｏ－ＬＥＤ９のピン９２の硬度よりも大きい。このように、複数のＭｉｃｒｏ－ＬＥＤ９を表示バックプレーン１００に大量転送して、且つ、複数のＭｉｃｒｏ－ＬＥＤ９と対応する接続構造３とをボンディングする過程において、各接続構造３は、ほぼ同時に対応するＭｉｃｒｏ－ＬＥＤ９のピン９２（即ち、金属パッド）内に差し込むことができ、金属間の相互拡散による良好な電気的接続を実現できる。
このように、複数のＭｉｃｒｏ－ＬＥＤ９を１つずつボンディングする必要がなく、各Ｍｉｃｒｏ－ＬＥＤ９と表示バックプレーン１００における対応する駆動電極２とのボンディング効率、ボンディング歩留まり、及びボンディング信頼性を効果的に改善するとともに、表示装置２００の製造コストを効果的に低減することができる。さらに、上述した複数のＭｉｃｒｏ－ＬＥＤ９を表示バックプレーン１００に大量転送する過程は、室温で行われるため、製造が容易になる。
いくつかの例では、上述した表示装置２００は、携帯電話、タブレット型コンピュータ、ノート型コンピュータ、ディスプレイ、又はテレビなどの表示機能を有する製品又は部品であり得る。
上述した実施形態の記載における具体的な特徴、構造、材料、又は特性は、１つ又は複数の実施例又は例示的な実施例のいずれかにおいて適切な方法で組み合わされてもよい。
上記は本開示の具体的な実施形態に過ぎないが、本開示の範囲はこれに限定されず、本開示の技術的範囲内で当業者であれば容易に想到できる変更又は置換は、すべて本開示の技術的範囲内に包含するものである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に準ずるものとする。
Claims (17)
- 表示バックプレーンであって、
基板と、
前記基板上に設けられた複数の駆動電極と、
前記複数の駆動電極のうちの少なくとも１つの駆動電極上に設けられた接続構造と、
複数のサブ画素領域と、を含み、
前記接続構造の前記基板における正投影は、前記少なくとも１つの駆動電極の前記基板における正投影内に位置し、
前記接続構造は、少なくとも１つの導電部を含み、前記少なくとも１つの導電部が、前記少なくとも１つの駆動電極と第１挟角をなして設けられ、
前記接続構造は、前記少なくとも１つの導電部に接続された底部をさらに含み、前記底部が、前記少なくとも１つの駆動電極と直接接触し、前記底部は、前記少なくとも１つの導電部に囲まれ、且つ前記少なくとも１つの導電部の前記駆動電極から離れた側の表面から前記駆動電極までの距離は、前記底部の前記駆動電極から離れた側の表面から前記駆動電極までの距離よりも大きく、
前記複数の駆動電極のうちの少なくとも２つの駆動電極は、前記複数のサブ画素領域のうちの１つのサブ画素領域内に位置する、
表示バックプレーン。 - 前記第１挟角の値の範囲は８５°～９５°である、
請求項１に記載の表示バックプレーン。 - 前記接続構造の前記少なくとも１つの導電部と前記底部とは、一体構造である、
請求項１に記載の表示バックプレーン。 - 前記少なくとも１つの導電部は、複数の導電部を含み、前記複数の導電部が前記底部の輪郭に沿って間隔をおいて設けられる、
請求項１に記載の表示バックプレーン。 - 前記少なくとも１つの導電部の前記基板における正投影は、閉じたパターンである、
請求項１～３のいずれか１項に記載の表示バックプレーン。 - 前記少なくとも１つの導電部は、管状構造である、
請求項５に記載の表示バックプレーン。 - 前記少なくとも１つの導電部は、側壁が少なくとも１つの割れ目を含む管状構造であり、前記少なくとも１つの割れ目は、前記管状構造の前記少なくとも１つの駆動電極から離れた側の端壁表面までに延びる、
請求項１～４のいずれか１項に記載の表示バックプレーン。 - 前記少なくとも１つの導電部の硬度は、前記少なくとも１つの駆動電極の硬度よりも大きい、
請求項１～７のいずれか１項に記載の表示バックプレーン。 - 前記少なくとも１つの導電部の材料は、タングステン、チタン、又はモリブデンを含む、
請求項８に記載の表示バックプレーン。 - 前記接続構造の前記少なくとも１つの導電部上に設けられた導電性めっき層をさらに含む、
請求項１～９のいずれか１項に記載の表示バックプレーン。 - 前記複数のサブ画素領域のうちの１つのサブ画素領域内に位置し、前記基板上に設けられた少なくとも１つの駆動トランジスタをさらに含み、
前記少なくとも２つの駆動電極は、前記少なくとも１つの駆動トランジスタの前記基板とは反対側に位置し、
同一のサブ画素領域内の２つずつの駆動電極のうちの１つは、該サブ画素領域内に配置された１つの駆動トランジスタに電気的に接続される、
請求項１に記載の表示バックプレーン。 - 表示バックプレーンの製造方法であって、
基板を提供するステップと、
前記基板上に複数の駆動電極を製造するステップと、
前記複数の駆動電極のうちの少なくとも１つの駆動電極上に接続構造を製造するステップと、
複数のサブ画素領域を製造するステップと、を含み、
前記接続構造の前記基板における正投影は、前記少なくとも１つの駆動電極の前記基板における正投影内に位置し、且つ、前記接続構造は、少なくとも１つの導電部を含み、前記少なくとも１つの導電部は、前記少なくとも１つの駆動電極と第１挟角をなして設けられ、
前記接続構造は、前記少なくとも１つの導電部に接続された底部をさらに含み、前記底部が、前記少なくとも１つの駆動電極と直接接触し、前記底部は、前記少なくとも１つの導電部に囲まれ、且つ前記少なくとも１つの導電部の前記駆動電極から離れた側の表面から前記駆動電極までの距離は、前記底部の前記駆動電極から離れた側の表面から前記駆動電極までの距離よりも大きく、
前記複数の駆動電極のうちの少なくとも２つの駆動電極は、前記複数のサブ画素領域のうちの１つのサブ画素領域内に位置する、
表示バックプレーンの製造方法。 - 前記複数の駆動電極のうちの少なくとも１つの駆動電極上に接続構造を製造するステップは、
前記複数の駆動電極のうちの少なくとも１つの駆動電極の前記基板とは反対側に第１目標層、及び前記第１目標層よりも硬度が大きい第２目標層を積層して形成する段階と、
前記第２目標層及び前記第１目標層を貫通し、前記複数の駆動電極のうちの少なくとも１つの駆動電極が所在する領域内に位置し、前記少なくとも１つの駆動電極に１対１で対応する少なくとも１つの貫通孔を形成する段階と、
第１金属薄膜を蒸着して、前記第１金属薄膜が前記少なくとも１つの貫通孔の各貫通孔内に位置する部分を、対応する駆動電極に電気的に接続させる段階と、
前記第１金属薄膜の前記各貫通孔内に位置する部分を保留するように、前記第１金属薄膜をパターン化する段階と、
前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成する段階と、を含む、
請求項１２に記載の表示バックプレーンの製造方法。 - 前記第１金属薄膜を蒸着した後、及び前記第１金属薄膜をパターン化する前に、前記表示バックプレーンの製造方法は、さらに、
前記第１金属薄膜が前記各貫通孔内に位置する部分にフォトレジストを塗布するステップを含み、
前記第１金属薄膜をパターン化するステップは、化学機械研磨方式で前記第１金属薄膜をパターン化する段階をさらに含み、
前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成するステップは、前記第２目標層、前記第１目標層及び前記フォトレジストを除去して、前記接続構造を形成する段階をさらに含む、
請求項１３に記載の表示バックプレーンの製造方法。 - 前記第１金属薄膜を蒸着した後、及び前記第１金属薄膜をパターン化する前に、前記表示バックプレーンの製造方法は、さらに、
少なくとも前記第１金属薄膜が前記各貫通孔内に位置する部分を覆うフォトレジストを塗布するステップと、
前記フォトレジストの対応する前記各貫通孔内に位置する部分を保留するように、前記フォトレジストをパターン化するステップであって、パターン化されたフォトレジストの前記基板とは反対側の表面は、前記基板の表面を基準面とし、前記第１金属薄膜の前記基板とは反対側の表面より低くなく、前記パターン化されたフォトレジストが前記各貫通孔内に位置する部分の前記基板における正投影のサイズは、対応する貫通孔の孔径と同じ又は略同じとするステップと、を含み、
前記第２目標層及び前記第１目標層を除去して、前記接続構造を形成するステップは、前記第２目標層、前記第１目標層及び前記パターン化されたフォトレジストを除去して、前記接続構造を形成する段階をさらに含む、
請求項１３に記載の表示バックプレーンの製造方法。 - 前記第１目標層の材料は有機絶縁材料であり、又は、前記第２目標層の材料は無機絶縁材料又は金属材料である、
請求項１３に記載の表示バックプレーンの製造方法。 - 請求項１～１１のいずれか１項に記載の表示バックプレーンと、
前記表示バックプレーンの２つずつの接続構造に電気的に接続される１つのマイクロ発光ダイオードとを備える、
表示装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/100920 WO2021030927A1 (zh) | 2019-08-16 | 2019-08-16 | 显示背板及其制作方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022551676A JP2022551676A (ja) | 2022-12-13 |
| JP7464540B2 true JP7464540B2 (ja) | 2024-04-09 |
Family
ID=74660151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020570027A Active JP7464540B2 (ja) | 2019-08-16 | 2019-08-16 | 表示バックプレーン及びその製造方法、表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11600747B2 (ja) |
| EP (1) | EP4016630A4 (ja) |
| JP (1) | JP7464540B2 (ja) |
| CN (1) | CN112997314B (ja) |
| WO (1) | WO2021030927A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114755852B (zh) * | 2022-04-21 | 2024-03-29 | 南京京东方显示技术有限公司 | 背板、背板加工方法、背光模组及显示装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289770A (ja) | 2001-03-27 | 2002-10-04 | Nec Kansai Ltd | 半導体装置 |
| JP2010103161A (ja) | 2008-10-21 | 2010-05-06 | Fujitsu Microelectronics Ltd | 半導体装置及び電子部品 |
| US20100140805A1 (en) | 2008-12-10 | 2010-06-10 | Hung-Pin Chang | Bump Structure for Stacked Dies |
| US20130207239A1 (en) | 2012-02-09 | 2013-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect Crack Arrestor Structure and Methods |
| JP2016021446A (ja) | 2014-07-11 | 2016-02-04 | 日亜化学工業株式会社 | 半導体発光装置及びその製造方法 |
| JP2017228585A (ja) | 2016-06-20 | 2017-12-28 | 大日本印刷株式会社 | 配線基板およびその製造方法、ならびに半導体装置の製造方法 |
| JP2018107421A (ja) | 2016-12-23 | 2018-07-05 | ルーメンス カンパニー リミテッド | マイクロｌｅｄモジュール及びその製造方法 |
| US20190051672A1 (en) | 2016-01-11 | 2019-02-14 | Lg Innotek Co., Ltd. | Thin film transistor substrate, and display panel and display device including same |
| JP2019514075A (ja) | 2016-05-11 | 2019-05-30 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | Ｔｆｔ基板の断線修復方法 |
| US20190237449A1 (en) | 2018-01-29 | 2019-08-01 | Samsung Electronics Co., Ltd. | Light emitting diode panel and method for manufacturing the light emitting diode panel |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183507A (ja) * | 1998-12-17 | 2000-06-30 | Shinko Electric Ind Co Ltd | 半導体チップ若しくは半導体装置の実装基板への実装構造 |
| JP4920330B2 (ja) * | 2006-07-18 | 2012-04-18 | ソニー株式会社 | 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法 |
| JP4949279B2 (ja) * | 2008-01-21 | 2012-06-06 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
| US20100044416A1 (en) | 2008-08-21 | 2010-02-25 | Nec Corporation | Method of manufacturing electronic components having bump |
| JP5692772B2 (ja) | 2009-11-26 | 2015-04-01 | 国立大学法人東北大学 | 表面保護膜、接ガス部材、ガス処理装置及びメカニカルポンプ |
| US8766439B2 (en) | 2009-12-10 | 2014-07-01 | International Business Machines Corporation | Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip |
| CN103117246B (zh) * | 2011-11-17 | 2015-09-02 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构的制作方法 |
| KR20160119942A (ko) * | 2015-04-06 | 2016-10-17 | 에스케이하이닉스 주식회사 | 소켓 플러그 접속 구조를 포함하는 반도체 패키지 |
| US10468363B2 (en) | 2015-08-10 | 2019-11-05 | X-Celeprint Limited | Chiplets with connection posts |
| KR102402999B1 (ko) * | 2015-08-31 | 2022-05-30 | 삼성디스플레이 주식회사 | 디스플레이 장치 및 이의 제조 방법 |
| DE112017001139T5 (de) * | 2016-03-04 | 2018-12-06 | Vuereal Inc. | Mikrovorrichtungsintegration in systemsubstrat |
| US10103069B2 (en) | 2016-04-01 | 2018-10-16 | X-Celeprint Limited | Pressure-activated electrical interconnection by micro-transfer printing |
| US11064609B2 (en) | 2016-08-04 | 2021-07-13 | X Display Company Technology Limited | Printable 3D electronic structure |
| US10325893B2 (en) * | 2016-12-13 | 2019-06-18 | Hong Kong Beida Jade Bird Display Limited | Mass transfer of micro structures using adhesives |
| TWI607559B (zh) | 2017-01-10 | 2017-12-01 | 錼創科技股份有限公司 | 顯示面板 |
| US20180247584A1 (en) | 2017-02-27 | 2018-08-30 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Micro light emitting diode array substrates and display panels |
| CN106876552B (zh) * | 2017-02-27 | 2019-07-26 | 深圳市华星光电技术有限公司 | 微发光二极管阵列基板及显示面板 |
| CN108183156A (zh) | 2017-12-26 | 2018-06-19 | 深圳市华星光电技术有限公司 | 微型发光二极管显示面板及其制作方法 |
| US10325894B1 (en) | 2018-04-17 | 2019-06-18 | Shaoher Pan | Integrated multi-color light-emitting pixel arrays based devices by bonding |
| CN108493154B (zh) * | 2018-04-28 | 2020-09-29 | 深圳市华星光电技术有限公司 | Micro LED显示面板的制作方法及Micro LED显示面板 |
| US10665573B2 (en) | 2018-04-28 | 2020-05-26 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacturing method of micro light-emitting diode display panel having elastic conductive layer filled between pixel electrode and micro light-emitting diode and micro light-emitting diode display panel manufactured with the same |
| CN108933153B (zh) | 2018-07-27 | 2021-02-02 | 上海天马微电子有限公司 | 显示面板及其制作方法、显示装置 |
| CN109494292B (zh) | 2018-10-30 | 2020-07-31 | 海信视像科技股份有限公司 | 一种微型发光二极管灯板、其制作方法及显示装置 |
| CN109285856B (zh) * | 2018-11-22 | 2020-07-03 | 京东方科技集团股份有限公司 | Led发光基板及其制作方法、显示装置 |
| CN109755376A (zh) | 2019-03-20 | 2019-05-14 | 中芯长电半导体（江阴）有限公司 | 扇出型led的封装结构及封装方法 |
| CN109950270B (zh) * | 2019-03-27 | 2021-01-08 | 京东方科技集团股份有限公司 | 发光二极管芯片的驱动背板及其制作方法、显示面板 |
| CN109887950A (zh) | 2019-04-19 | 2019-06-14 | 京东方科技集团股份有限公司 | 显示基板、led器件、显示面板、显示装置及制作方法 |
| CN110061106B (zh) | 2019-04-24 | 2020-04-17 | 京东方科技集团股份有限公司 | 芯片、目标基板、芯片转移方法及显示装置 |
| CN110047866B (zh) | 2019-04-30 | 2021-04-02 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及微型led的转移方法 |
-
2019
- 2019-08-16 JP JP2020570027A patent/JP7464540B2/ja active Active
- 2019-08-16 US US16/959,097 patent/US11600747B2/en active Active
- 2019-08-16 WO PCT/CN2019/100920 patent/WO2021030927A1/zh unknown
- 2019-08-16 CN CN201980001362.3A patent/CN112997314B/zh active Active
- 2019-08-16 EP EP19932246.2A patent/EP4016630A4/en active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289770A (ja) | 2001-03-27 | 2002-10-04 | Nec Kansai Ltd | 半導体装置 |
| JP2010103161A (ja) | 2008-10-21 | 2010-05-06 | Fujitsu Microelectronics Ltd | 半導体装置及び電子部品 |
| US20100140805A1 (en) | 2008-12-10 | 2010-06-10 | Hung-Pin Chang | Bump Structure for Stacked Dies |
| US20130207239A1 (en) | 2012-02-09 | 2013-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect Crack Arrestor Structure and Methods |
| JP2016021446A (ja) | 2014-07-11 | 2016-02-04 | 日亜化学工業株式会社 | 半導体発光装置及びその製造方法 |
| US20190051672A1 (en) | 2016-01-11 | 2019-02-14 | Lg Innotek Co., Ltd. | Thin film transistor substrate, and display panel and display device including same |
| JP2019514075A (ja) | 2016-05-11 | 2019-05-30 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | Ｔｆｔ基板の断線修復方法 |
| JP2017228585A (ja) | 2016-06-20 | 2017-12-28 | 大日本印刷株式会社 | 配線基板およびその製造方法、ならびに半導体装置の製造方法 |
| JP2018107421A (ja) | 2016-12-23 | 2018-07-05 | ルーメンス カンパニー リミテッド | マイクロｌｅｄモジュール及びその製造方法 |
| US20190237449A1 (en) | 2018-01-29 | 2019-08-01 | Samsung Electronics Co., Ltd. | Light emitting diode panel and method for manufacturing the light emitting diode panel |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112997314B (zh) | 2022-12-09 |
| WO2021030927A1 (zh) | 2021-02-25 |
| US11600747B2 (en) | 2023-03-07 |
| EP4016630A1 (en) | 2022-06-22 |
| JP2022551676A (ja) | 2022-12-13 |
| CN112997314A (zh) | 2021-06-18 |
| EP4016630A4 (en) | 2022-08-24 |
| US20210408331A1 (en) | 2021-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11296160B2 (en) | Display substrate, display apparatus, and method of fabricating the display substrate | |
| JP7014186B2 (ja) | 表示装置、電子機器、及び表示装置の製造方法 | |
| CN107316949B (zh) | 显示面板及其制造方法、显示装置 | |
| US10236279B2 (en) | Emissive display with light management system | |
| CN110767646B (zh) | 显示基板及其制造方法、显示装置 | |
| US20220293823A1 (en) | Display device using micro led and manufacturing method therefor | |
| WO2023241344A1 (zh) | 显示基板及其制备方法、显示装置 | |
| US20240063360A1 (en) | Drive circuit substrate, led display panel and method of forming the same, and display device | |
| US20210089171A1 (en) | Touch substrate, method of forming the same, and touch display device | |
| CN111162162B (zh) | 转移基板及其制备方法、微发光二极管的转移方法 | |
| WO2021031358A1 (zh) | 一种阵列基板及其制作方法、显示面板 | |
| JP7464540B2 (ja) | 表示バックプレーン及びその製造方法、表示装置 | |
| US20220255038A1 (en) | Display Substrate and Display Apparatus | |
| US10381332B2 (en) | Fabrication method for emissive display with light management system | |
| TW200906209A (en) | System for displaying image and fabrication method thereof | |
| US11404515B2 (en) | Display substrate and manufacturing method thereof, and display device | |
| CN110085625B (zh) | 顶发射型显示器件及其制作方法 | |
| WO2019242384A1 (zh) | 显示面板背板结构、其制备方法及顶发射型显示面板 | |
| CN114724473B (zh) | 镜面显示器 | |
| KR20240036725A (ko) | 디스플레이 기판 및 그 제조 방법 | |
| WO2022226737A1 (zh) | 显示基板及其制备方法、显示装置 | |
| WO2022001425A1 (zh) | 发光基板及其制备方法、显示装置 | |
| WO2022198650A1 (zh) | 显示基板及其制备方法、显示装置 | |
| TWI759632B (zh) | 顯示面板及顯示面板製作方法 | |
| KR100354318B1 (ko) | 유기전계발광 디바이스 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220809 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20231010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240305 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240328 |