TW535242B - Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays - Google Patents

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535242 五、發明說明（1) 發明背景： (1)發明範疇 本發明係與一個微縮化非揮發性（n 〇 n _ v 〇 1 a t i 1 e 體記憶元件的製造方法有關，特別是與一種具有一個 (t a p e r e d)漂浮閘結構的豐堆閘式非揮發性半導體記 件及其無接點（contact less)記憶陣列的製造方法有 以作為高密度大量儲存之應用。 (2 )習知技藝描述 憶元件係利用一個漂浮閘 係利用畐勒一諾得漢（F 〇 w 1 入方式由一個半導體基板 寫入及利用富勒-諾得漢 穿透一個薄穿透介電層至 至一個控制閘來擦洗。基 元件的細胞元尺寸必需加 存之需且細胞元的結構必 向發展並具有高的耐用性 通常，傳纟吞 構可以區分成兩大，揮餐性半導體記憶元件依細胞元 一個分閘式（split類一個豐堆閘式（stack-gate)結 晶體的細胞元，发〜fate)結構。一個疊堆閘結構係一 ，、中一個細胞元的閘長度可以利用所 半導 斜角 憶元 關， 個非揮發性半 離閘來儲存電 im)穿透或熱 一個薄穿透介 儲存於隔離閘 板的一個源擴 非揮發性半導 以作為向密度 壓、低電流及 存能力。 導體記 何’且 電子注 電層來 的電荷 散區或 體記憶 大量儲 高速方 一個隔 Nordhe 或跨過 方式將 導體基 ，一個 縮化， 向低電 久的儲 作為 er- 穿透 穿透 該半 本上 予微 需朝 及長 的結 構及 個電 使用 535242 五、發明說明（2) 技術的一個最小線寬（F)來定義。麸 ， 包含一個漂浮閘及一個選擇閘係—=雪:個分閘式結構 因此，一個疊堆閘式結構比—個分 二曰曰體的細胞元。 大量儲存之應用。 甲^、、、11構更適合高密度 圖一A顯示一個疊堆閘式非揮發性 通道方向的—個剖面圖，其中— 办+ ^體圮fe凡件之 成於一個半導體基板100之上；—個專牙透氧s化層101係形 一個漂浮閘係形成於該薄穿透氧化層^稷日日石夕層」0 2作為 (intergate)介電層1〇3係一個二曰上，一個閘間 ⑽⑴結構形成於該漂浮閘層二乳:二―.鼠化石夕二二氧化石夕 # 1 04萝芸_加人μ a 之上，一個摻雜複晶矽 "^復皿一们至屬矽化物層藉由複晶矽化物（polvcide) =動對準石夕化物(sallclde)技術來形 p y 2 電層!，以作為一個控制間層；一個源 個J„uble_dlffused)結構來組成，係具有-個淺 二m(heaV1ly-doped)擴散區1〇ea形成於一個深中度摻 濰（moderately-doped)擴散區105a之内所組成；一個共汲 擴散區106b係形成於該半導體基板1〇〇内的一個淺高摻雜 擴散區。 ' 基#本上，一個疊堆閘式非揮發性半導體記憶元件如圖 A所示的操作原理可以參見Mukhe r j ee等人之美國專利編 號4，6 9 8，7 8 7。圖一 A所示之一個疊堆閘式非揮發性半導體 記憶元件的寫入操作係於控制閘丨〇 4加上一個相對高的正 電壓，於汲擴散區1 〇 6加上一個中高正電壓，而源擴散區 接地’此時接近沒擴散區的一個高橫向電場用來產生熱電

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子，而能量超過該薄穿透氧 面能障的熱電子均可注入到 。圖一A所示之一個疊堆閘 擦洗柄作係於控制閘加上一 l〇6a加上一個中高正電壓 ，此日守儲存於該漂浮閘1 〇 2 上之該薄穿透氧化層1 0 1的 l〇6a、l〇5a。該雙擴散源結 帶對帶（band to band)穿透 擴散源接面來提供薄穿透氧 擦洗的速度。 很明顯地，當圖一 A所 導體記憶元件的閘長度加予 之運用時，元件將面臨一個 上述之熱電子注入法會產生 構將成為疊堆閘長度縮小的 個主要目的係提供一種具有 式非揮發性半導體記憶元件 度’以降低過去技術所面臨 當圖一 A所示之一種疊 作為一個記憶陣列的一個細 記憶陣列，一個行之疊堆閘 係以一個共源鍊（S L)來連接 。通常，鄰近兩行元件之共 化層101與半導體基板100之介 該漂浮閘1 0 2内且儲存於其中 式非揮發性半導體記憶元件的 個相對高的負電壓，源擴散區 而汲擴散區1 0 6b 則保持漂浮 的電子會經由該雙擴散源結構 高電場穿透至該雙擴散源結構 構係用來消除擦洗時所產生的 效應，因此需要一個較深之雙 化層一個大的重疊面積來提昇 不之一個疊堆閘式非揮發性半 微縮化以作為高密度大量儲存 重要挑戰：因為寫入操作利用 嚴重的抵穿效應，雙擴散源結 個卩羊礙。因此，本發明的一 個斜角漂浮閘結構之疊堆間 及其製造方法來微縮疊堆閘長 的問題。 堆閘式非揮發半導體記憶元件 胞元’例如一個非或（n〇r)型 式半^r體g己憶元件的源擴散F 且兩行的元件共用一條共= 源線係利用一個不嚴謹的罩幕

第7頁 535242 五、發明說明（4) 光阻步驟將隔離區的場氧化物（field_〇xides)層去除，⑹ 後佈植6 4貝於半導體基板内以形成一個埋層（^ u厂i e d )共 源線。圖一B顯示利用局部氧化矽隔離（L〇c〇s)所形成之一 條埋層共源線的一個剖面圖。由圖示可以清楚看到，不均 勻的摻雜深度1 〇6c會發生於局部氧化矽隔離的側邊斜坡部 份，以致造成高的埋層共源線電阻。此種現象亦會發生於 圖一c所示之一種淺凹槽隔離（STI)的結構，且比局部氧化 矽隔離法更為嚴重 宙，過去有一些技術被提出來改進埋層共源線電阻。美國 =傳統離子佈植所產生的不均勾摻雜深度。铁而，由Τ 於電水離子佈植的深度將會受限於一非 半導體記憶元件之源擴散區的深；揮發性 會很向。另外，一條埋層共 =丨仍…、 層共源線的高電阻會降低一個属堆門接面電容加上埋 憶陣列作為高密度大量儲存；；=非揮發性半導體記 編號6,221，川_用=^;=速度。美國專利 的共源/汲擴散區連接來形成平行 s將母—個細胞元 雜複晶石夕層必須比漂浮閘層薄才处形位元線，其中該摻 )層及一個控制閘層。同時，可=由成二個閘間介電（ΟΝΟ 看出，介於控制閘及共位元線間的=形成的結構清楚地 利編號6, 21 1,01 2 Β1利用鎢、鋁或^電容很大。美國專 線來作為共源線及著陸墊（丨and丨η ^ 4複晶矽的一條導電 接觸區。然而，該專利案需要一 ” ^ )層作為位元線的 平面化氧化層及一個嚴 535242 五、發明說明（5)

謹（critical)對準罩幕光阻步 該著陸層；另夕卜，需要另一個嚴谨的疋義及成形（Pattern) 堆閑對準於半導體基板上預置的隔離：：驟= 的另一個目的係提供一個無接點聶 ^此，本电月 記憶陣列結構具有較低之共 二二工_揮發性半導體汲導電管線及高導電著陸島以作二1，阻和電容的共源/ 。 土島以作為尚密度大量儲存的應用 發明概述： 本發明揭示一種 點記憶陣 列。本發明 個疊堆閘結 閘介電層之上；一 少包含一 疊堆閘式 之一種疊 構具有— 個第一側 浮閘層的母一個侧邊牆之上， 於一個控制閘層的每一個側邊 形成於該疊堆閘結構 非揮發性記 堆閘式非揮 個斜角漂浮 邊牆介電層 —個第二侧 牆之上，— 侧邊部份的 以自動對準 邊牆介電層 貝以形成斜 導電電極覆 每一個及置 個第一側邊 邊牆且置於 憶元件 發性記 閘層置 形成於 邊牆介 個第二 半導體 的方式 和該第 坡摻雜 及其無接 憶元件至 於一個第 該斜角漂 電層形成 閘介電層 基板上； 分別或同 二閘介電 質分佈於 介電層形 二閘介電 墊層形成 層之上來 之每一個 及擴散區 有或不具有該第一側 佈植摻雜 個側邊牆 電墊層的 個源擴散區及一個 時跨過具 層之該斜 該半導體 成於該第 層的一部 於該疊堆 角漂浮閘層 基板内；一 一侧邊牆介 份表面之上 閘式結構的 ;以及 每一個 蓋一 個

側

五、發明說明（6) 疋義该側邊牆導雷 式非揮發性記倍極及共源/汲接觸區。上述之疊堆閘 種無接點非或===係用來製造三種無接點記憶陣列··一 陣列、及一稽I Ϊ陣列、一種無接點非且（NAND)型記憶 本發明之二點平行共源/汲導電位元線記憶陣列。 動區及複數、要^ Ϊ無接點非或变記憶陣列至少包含複數主 電型的一個半土，又地形成於一種第一導 件形成於該半板上；複數®堆閘式非揮發性記憶元 制閘層與該福赵=土板上，其中？旻數延伸（elongated)控 字線；複數丘〇凹槽隔離區互為垂直地形成以作為複數 中該複ίί: =管線形成於複數第-平坦床之上，其 墊層之間且係交二=^母一個形成於一對第一側邊牆介電 種第二導電型的：二:：蚀平第-突出場氧化物層和-的-個共源擴散區之：戶;：：擴散區形成於該第二導電型 每一個係與鄰近疊堆問非該複數共源導電管線的 電電極積體化連結；複記憶元件之源側邊牆導 二平坦床之上，其中該複數第”，成於複數第 出場氧化物層和該第二導；由該社平第-突 於該第—或該第二導電型匕的固：：參編散區形成 …如T , jΘ 個共及擴散區所組成，而該 稷數平面化共 >及¥電島的每-個係、與鄰近疊堆間式非揮發 性記憶元件之一對>及側邊牆導電電極積體化連結；以及複 數位元線與該複數平面化共没導電島積體化連結且交變地 形成並與該複數共源導電管線互為垂直，其中該複數位元

第10頁 535242 五、發明說明（7) 線的每一條 一個罩幕介 牆介電墊層 形及餘刻。 本發明 動區和複數 一個半導體 於該半導體 淺凹槽隔離 定位共源導 散區形成於 該複數自動 塾層和鄰近 揮發性記憶 動定位共汲 散區形成於 複數自動定 墊層和鄰近 揮發性記憶 數位元線交 數位元線的 動區的每一 的每一個侧 本發明 與每一行的該複數平面化共汲 電層對準於該複數主動區的每一 形成於該罩幕介電層的每一個侧 電島同時藉由 個及兩個侧邊 邊牆來同時成 之一 淺凹 基板 基板 區互 電島 該第 定位 第三 元件 導電 該第 位共 第三 元件 變地每一 個及邊牆 之一 種無接點 槽隔離區 上；複數 上，其中 為垂直地 係置於— 二導電型 共源導電 大出場氧 的源側邊 島係置於 非且型 交變地 疊堆閘 複數延 形成以 種第二 的複數 島的每 4匕物層 牆導電 該第二 二導電型的複數 記憶陣列至少包含 形成於一種第一導 式非揮發性 伸控制閘導 作為複數字 導電型的複 記憶元 電層與 線；複 數高摻 共源擴散區内之上 一個形成於一對第 汲導電島 突出場氧 的汲侧邊 形成且與 條係藉由 兩個侧邊 之上來成 種無接點 的每一 化物層 牆導電 該複數 一個罩 牆介電 形及# 平行共 之間係與鄰 電極積體化 導電型的複 共〉及擴散區 個形成於另 之間係與鄰 電極積體化 字線互為垂 幕介電層對 墊層形成於 刻。 源/汲導電 近疊堆 連結； 數高摻之上’ /對第 近蠱堆 連結； 直，其 準於該 該覃$ 複數主 電型的 件形成 該複數 數自動 雜源擴 ，其中 /介電 閘式奍 複數自 雜浪擴 其中該 二介電 閘式# 以及複 中該複 複數主 介電層

535242 五、發明說明（8) 列至少包含複數主動區和複數淺凹槽隔離區交變地形成於 一種第一導電型的一個半導體基板上；複數疊堆閘式非揮 發性記憶元件形成於該半導體基板上；複數共源導電管線 形成於複數第一平坦床上，其中該複數第一平坦床的每一 個形成於一對第一介電墊層之間係交變地由一個蝕平第一 突出場氧化物層和一種第二導電型的一個高摻雜源擴散區 形成於該第二導電型的一個共源擴散區内所組成，而該複 數共源導電管線係與鄰近疊堆閘式非揮發性記憶元件的源 侧邊牆導電電極積體化連結；複數共汲導電管線形成於複 數第二平坦床上，其中該複數第二平坦床的每一個形成於 另一對第一侧邊牆'介電塾層之間係交變地由該餘平第一突 出場氧化物層和該第二導電型的一個高摻雜汲擴散區形成 於該第一或該第二導電型的共汲擴散區内所組成，而該共 汲導電管線的每一條係與鄰近疊堆閘式非揮發性記憶元件 的汲侧邊牆導電電極積體化連結；以及複數字線與該複數 共源/汲導電管線互為垂直，其中該複數字線的每一條係 與複數控制閘導電島積體化連結且藉由一個罩幕介電層對 準於該複數主動區的每一個及兩個侧邊牆介電墊層形成於 該罩幕介電層的每一個側邊爿备來同時成形及钱刻。 圖號對照說明： 層 層電 電介 介幕 閘罩 1 -第第 3 0 0 半導體基板 301b 302b斜角漂浮閘層 3 0 3a

mm Μ Μ m 535242 物層 汲擴散區 擴散區 散區 共沒擴散區 3 1 1 a第一側邊牆介電層 313c源/汲侧邊牆導電電極 層3 1 5a第一側邊牆介電墊層 3 1 6 c共源/汲導電島 3 1 7 a第一金屬矽化物層 318a平面化厚二氧化矽層 層320b平面化第五導電島 322a罩幕介電層 五、發明說明（9) 3 0 4 a平面化場氧化物層 304c第二突出場氧化物層 3〇4e第三突出場氧化物層 3 0 6 a延伸控制閘層 30 7a第二罩幕介電層 3 08a第二導電型的共源/ 3 0 8 b第一導電型的高摻雜 309a第二導電型的共汲擴 309b弟一或第二導電型的 310b苐二閘介電層 3 1 2 a弟一側邊牆介電層 314b介電層或熱二氧化矽 3 1 6 b共源/汲導電管線 316d平面化共沒導電島 3 1 7 b第二金屬矽化物層 3 1 9 b自動對準金屬石夕化物 321a第一連線金屬層 3 2 3 a側邊牆介電墊層 304b第一突出場 3〇4d弟一蝕平場氣化物層 3 0 5 a閘間介電層 30 6b控制閘導電島 發明之詳細說明 見圖二A(a)至圖二A(c)，其中顯示本發明之益 接 思陣列的頂視佈建圖。圖二A(a)揭示一種盔接非、 或型快閃記憶陣列的一個 ί…、接非 J個頂視佈建圖；圖二A(b)揭示一種 第13頁 535242 五、發明說明（10) ' 非且型快閃記憶陣列的一個頂視佈建圖；以及圖二A (c)揭 不一種無接點平行共源/汲導電位元線快閃記憶陣列的一 個頂視佈建圖。 圖二A (a)揭示本發明的一個第一内涵，其中複數主動 區（A A s )及複數淺凹槽隔離區（§ τ I 1 i n e s )交變地形成於 一種第一導電型的一個半導體基板3〇〇上；複數共源導電 管線（C S 0及C S1) 3 1 7 a / 3 1 6 b與源侧邊牆導電電極3 1 3 c積體 化連結係交變地形成且與該複數淺凹槽隔離區（STI 1 ines )互為垂直’其中該複數共源導電管線（cs〇及CS1) 3丨7a / 3 1 6b的每一條係形成於一對第一侧邊牆介電墊層3丨5a之間 且置於由一種第二導電型的一個高摻雜源擴散區3〇8b形成 於該第二導電型的一個共源擴散區3 〇 8b内及一個蝕平第一 突出場氧化物層3 1 4 d所組成的一個第一平坦床上；複數疊 堆閘式非揮發性記憶元件具有一種斜角漂浮閘結構係交變 地形成於该複數主動區上並具有一個延伸控制閘層作為一 條子線（W L)及複數字線（W L 0〜W L 4)係交變地形成且與該複 數淺凹槽隔離區（ST I 1 i ne s )互為垂直；複數平面化共沒 導電島3 1 9 b / 3 1 6 c如打X線方塊所標示與第一連線金屬層 321a藉由一個罩幕介電層322a對準於該複數主動區的每一 個及兩個側邊牆介電墊層32 3a形成於該罩幕介電層322a的 每一個側邊牆來同時成形及蝕刻以形成一條位元線及複數 位元線（B L 0〜B L 2 )係交變地形成且與該複數共源導電管線 (CS0及CSl)317a/316b互為垂直，其中該複數平面化共没 導電島31 9b /316c與汲側邊牆導電電極3 13c積體化連結係

第14頁 535242 五、發明說明（11) 置於由該餘平第一突出場氧化物層304d和該第二導電型的 一個南摻雜汲擴散區3 0 9b形成於該第一或該第二導電型的 共没擴散區3 0 9 a所組成的一個第二平坦床之上。如圖二A (a)所示’單位細胞元的尺寸如虛線方塊所標示係等於4 F2 。圖二A(a)所標示之沿著A_A，線的一個剖面圖如圖二B(a) 所不’而沿著B-B，線、C-C，線、及D-D，線的剖面圖分別揭 示於圖五A至圖五c中。 圖一 A (b)揭示本發明的一個第二内涵，其中複數主動 區（AA，s)及複數淺凹槽隔離區（STI Hnes)係交變地形成 於一種第一導電型的一個半導體基板3 〇 〇之上；複數疊堆 閘式非揮發性記憶元件具有一種斜角漂浮閘結構3 02b係交 變地形成於該複數主動區之上並具有一個延伸控制閘導電 層3 0 6a以作為一條字線（WL)及複數字線（WL〇〜WL4)係交變 地形成且與該複數淺凹槽隔離區（STI Unes)互為垂直； 複數自動定位共源/汲導電島317a/316b係分別置於該第 二導電型的複數高摻雜源/汲擴散區3 〇 8b形成於該第二導 電型的複數源/汲擴散區30 8a内之上且該複數自動定位共 源/汲導電島3 1 7 a / 3 1 6 b的每一個係介於一對第一侧邊牆 介電墊層315a及鄰近第三突出場氧化物層3〇4e之間，其中 該複數自動定位（self-registered)共源/汲導電島317a /3 1 6b係與源/汲側邊牆導電電極3丨3c積體化連結；複數 共源電管線（C S s )(未圖示）係交變地形成並與該複數淺 凹槽隔離區互為垂直，其中該複數共源導電管線（C §，s )係 形成於鄰近源選擇電晶體的一對側邊牆介電墊層3 1 5 a之間

第15頁 535242 五、發明說明（12) 及置於由該第二導電型的一個高摻雜源擴散區3 〇 8 b形成於 該第二導電型的一個共源擴散區3 〇 8a内及一個蝕平第一突 出場氧化物層3 0 4 d所組成的一個第一平坦床之上；以及複 數平面化共汲導電島319b/316c(未圖示）與一個第一連線 金屬層321a積體化連結係藉由一個罩幕介電層322a對準於 該複數主動區的每一個及兩個侧邊牆介電墊層3 2 3 a形成於 該罩幕介電層3 2 2 a的每一個側邊牆之上來同時成形及餘刻 以形成一條位元線及複數位元線（BL〇〜BL2)係交變地形成 並與該複數共源導電管線（cs，s)互為垂直，其中該複數平 面化共汲導電島3 1 9 b / 3 1 6 c係形成於鄰近汲選擇電晶體的 另對第一側邊牆介電墊層3 1 5 a之間及置於由該第二導電 型的一個高摻雜汲擴散區308b形成於該第二導電型的一個 共汲擴散區308a内及該蝕平第一突出場氧化物層3〇4d所組 成的一個第二平土曰戍+ L . m Λ / u λ 卞—尿之上。如圖二A (b)所示，複數疊堆閘 srrr)憶元件係利用該高摻雜源"汲擴散區3_形 多。圖. 等於4F2 選擇電晶體 島。圖二A(b)所標 3' :〕3 ί Γη C散區3 〇 8 a内及自動定位共源"汲導電島 )，豆中每」字'予串接以形成互為平行的複數字元（bytes ’、以是16位元、32位元、64位元、或更 ，缺:Γ早位細胞元的尺寸如虛線方塊所標示係 1二母—字元需要一個源選擇電晶體、一個没 、一個共源導電管線、及一個平面化共汲導電 二B(b)中及沿料，示之沿著“'線的一個剖面圖揭示於圖 α B —Β線、C-C，線、和D-D，線的剖面 揭示於圖六Α至圖六c中。 & J d面圖分別

第16頁 535242 五、發明說明（13) 圖二A (c)揭示本發明之一個第三内涵，其中複數主動 區（AA，s) 及複數淺凹槽隔離區（STI 1 ines)係交變地形成 於一種第一導電型的一個半導體基板3 0 0 上；複數共源導 電管線（CSO、CS1)及複數共汲導電管線（CDO、CD1)係交變 地形成並與該複數淺凹槽隔離區（STI 1 ines) 互為垂直， 其中該複數共源/汲導電管線係形成於一對第一側邊牆介 電墊層315a間的一個第一 /第二平坦床上，而該第一 /第 二平坦床係交變地由一種第二導電型的一個高摻雜源/汲 擴散區308b/309b形成於該第一或第二導電型的一個共源 /汲擴散區308a /30 9b内及一個蝕平第一突出場氧化物層 3 04d所組成，而該複數共源/汲導電管線（CS0/CD1、CS1 /CD 1)係與源/汲側邊牆導電電極3 1 3c積體化連結；複數 疊堆閘式非揮發性記憶元件具有一種斜角漂浮閘結構3〇2b 係形成於該複數主動區之上且位於該複數共源導電管線的 每一個及其鄰近共汲導電管線之間；一個第一連線金屬層 321a與複數控制閘導電島320b / 3 0 6b積體化連結係藉由 一個罩幕介電層3 22a對準於該複數主動區的每一個及兩個 側邊牆介電塾層3 2 3 a形成於該罩幕介電層的每一個側邊牆 之上來同時成形及蝕刻以形成一條字線（WL);以及複數字 線（WL0〜WL2)係交變地形成並與該複數共源/汲導電管線 (CSO /CD1、CS1 /CD1 )互為垂直。如圖二A(c)所示，單位 細胞π的尺寸如虛線方塊所標示係等於4F2 。圖二A ( c )所 標不之沿著A-A線的一個剖面圖揭示於圖二B(c)中，而沿 著B-B’線、C-C’線、及D〜D，線的剖面圖分別揭示於圖七a

第17頁 535242 五、發明說明（14) 至圖七C中。 =參見圖二B (a)至圖二B (c)，其中分別 AU)至圖二A(C)所標示之沿著A_A，線的剖面圖’以顯 對豐堆閘式非揮發性記憶元件具有一種斜 形成。圖二BU)揭示圖二A(a)所示之一種益 ，陣列”A-A’線的—個剖面圖，其中該對 么性5己fe 7L件的每一個至少包含由上而下一個第二人 電層307a、一個延伸控制問層306a、一個閘間介電層3〇5= 、了個斜角漂浮閘層3G2b、及-個第-閘介電層3()lb ; 一 =第一側邊牆介電層31 ia形成於該斜角漂浮閘層3〇礼的每 =，侧邊牆之上及一個第二側邊牆介電層312&形成於該延 申控制閘層306a的每一個側邊牆之上；一個第一側入 =層315a形成於由該第二罩幕介電層3()7a和該第二 回；I電墊層3 1 2 a所組成的每一個側邊牆且置於一個介電層 3 1 4 b之上及一個源/汲側邊牆導電電極31 3。置於該介 層之下並置於第二閘介電層310b之上。如圖二趴^所示 個共源導電官線3 17b /316b包含一個第二金屬矽化物 層317b形成於一個與該源側邊牆導電電極3Uc積體化連 結的高摻雜複晶矽層316b係置於一種第二導電型的一個高 摻雜源擴散區308b形成於該第二導電型的一個共源擴散區 3〇8=之内和一個蝕平第一突出場氧化物層3〇4d所組成的一 ^第...平坦床上，一個平面化厚二氧化矽層3 1 8 a形成於該 2源導電管線3 1 7 b / 3 1 6 b的每一個之上；一個平面化共沒 導電島31 9b/31 6d包含一個平面化高摻雜複晶矽島3 16d覆

第18頁 535242 五、發明說明（15) 蓋有一個自動對準金屬矽化物層3 1 9b並與該汲侧邊牆導電 電極3 13c積體化連結係形成於由該第二導電型的一個高摻 雜汲擴散區3 0 9b形成於該第一或該第二導電型的一個共汲 擴散區30 9a内及該蝕平第一突出場氧化物層30 4d所組成的 一個第二平坦床上；一個第一連線金屬層321a與該平面化 共汲導電島319b/316d由一個罩幕介電層322a對準於該 複數主動區的每一個及兩個側邊牆介電墊層32 3a形成於該 罩幕介電層3 2 2 a的每一個側邊牆來同時成形及蝕刻。由圖 示可以清楚看出，該疊堆閘式非揮發性記憶元件的每一個 可以藉富勒-諾得漢穿透法將電子從該源侧邊牆導電電極 313c穿透至該斜角漂浮閘層302b來寫入或藉通道熱電子注 入法以一個較長的等效通道長度降低抵穿效應來寫入及經 由該斜角漂浮閘層302b將電子穿透至該源側邊牆導電電極 3 1 3 c及/或該汲側邊牆導電電極3 1 3 c來擦洗。 圖二B(b)揭示圖二A(b)所示之一種無接點非且型記憶 陣列之沿著A-A’線的一個剖面圖。由圖示可以清楚看出， 種豐堆閘式結構係與圖二B (a)所示的一樣。然而，一個 自動疋位共源/>及導電島317a/316c包含一個自動定位高 摻雜複晶矽島3 1 6 c矽化有一個第一金屬矽化物層3丨7 a係形 成於一對第一侧邊牆介電墊層3丨5a及鄰近第三突出場氧化 物層304e之間。複數共源導電管線（未圖示）係形成於源選 擇電晶體的共源擴散區之上；而一個第一連線金屬層3 2 1 a 與没選擇電晶體之平面化共汲導電島（未圖示）積體化連結 並藉由一個罩幕介電層322a對準於該複數主動區的每一個

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及兩個側邊牆介電墊層3 2 3 a 一個側邊牆之上來同時成形 。這裡可以清楚看到，該斜 等效表面積來寫入及擦洗， 可以大幅降低該第二導電型 的連線串聯電阻。 I成於邊罩幕介電層322a的每 及餘刻以形成一條位元線（B l ) 角漂浮閘結構提供一個較大的 而該自動定位共源/汲導電島 的共源/汲擴散區3 〇 8 a / 3 0 8 b 圖二B(c)揭示圖二A(c)所示之一種無接點平行乒源 /汲導電位元線記憶陣列之沿著A_A，線的一個剖面圖。、由 圖不亦可以看出，一種疊堆閘式結構係與圖二B( a)所示的 一，。然而，複數共源導電管線3 17b/3 16b及複數共沒導 電官線3 17b /316b係交變地形成並與該複數淺凹槽隔離區 (STI lines)互為垂直及一個第一連線金屬層321&與該控 制閘導電島320b/306b積體化連結且藉由一個草幕介電芦 3 2 2a對準於該複數主動區的每一個及兩個側邊牆介電墊層 323a形成於該罩幕介電層32 2a的每一個側邊牆上來同曰0寺 成形及蝕刻以形成一條字線（WL)。相同地，該複數共源^ 電管線3 17b /316b係形成於由該第二導電型的一個高播雜 源擴散區308b形成於該第二導電型的一個共源擴散區3〇83 之内及該蝕平第一突出場氧化物層3 〇 4 d所組成的一個第一 平坦床上；該複數共汲導電管線317b /316b係形成於由 該第二導電型的一個高摻雜汲擴散區3 〇 9b形成於該第—戍 該第二導電型的一個共汲擴散區3 〇 9b之内及該蝕平第—突 出場氧化物層304d所組成的一個第二平坦床上。相同地^ 該複數疊堆閘式非揮發性記憶元件的每一個藉富勒_諾得

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五、發明說明（17) ^ ΐ透法將電子從該源侧邊牆導電電極3 1 3c穿透至該斜角 ^ =間層30 2b來寫入或藉通道熱電子注入法以一個較長的 3 0 j通道長度降低抵穿效應來寫入及經由該斜角漂浮閘層 、真j將電子穿透至該源側邊牆導電電極313c及/或該汲侧 义知導電電極3 13c來擦洗。 发^於此，本發明之一種疊堆閘式非揮發性記憶元件及 ”“、、接點記憶陣列的特色及優點總結如下： kb) 浮閘結構 注入來寫 得漢穿透 牆導電電(c) 浮閘結構 電子從該 入及將電 極及/或(d) 導電管線 較小管線 一個疊 提供一 入時的 法將電 一個疊 提供一 源側邊 子從該 該汲側 一種無 具有較 電容及 堆閘式 個較長 抵穿效 子由該 堆閘式 個較大 牆導電 斜角漂 邊牆導 接點非 小的管 一種高 非禪發性記 的等效通道 應及一個較 斜角漂浮閑 憶7C件具有 非揮發性記 的表面積以 電極穿透至 浮閘結構穿 電電極來擦 或型記憶陣 線電阻和相 導電位元線 長度以降低通道熱電子 大的表面積以富勒—諾 結構穿透至源/汲侧邊 fe元件具有一種斜角漂 富勒-諾得漢穿透法將 该斜角漂浮閘結構來寫 透至該源側邊牆導電電 洗。 列提供一種高導電共源 對於該半導體基板間的 與該平面化共汲導電島

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五、發明說明（18) 積體化連結以形成一種無接點結構。 (e) —種無接點非且型記憶陣列提供一種自動定位丘 源/汲導電島來降低該疊堆閘式非揮發性記憶元件間= 部串接電阻。 (f) 一種無接點平行共源/汲導電位元線陣列提供一 種南導電共源/>及導電位元線具有較小的位元線電阻及相 對該半導體基板間之較小的位元線電容及一種高導電字線 與该控制閘導電島積體化連結以形成一種無接點纟士構。 現請參見圖三A至圖三F，其中揭示本發明之^造一種 疊堆閘式非揮發記憶元件及其無接點記憶陣列之一種淺凹 槽隔離結構的製程步驟及其剖面圖。如圖三A所示，一個 第一閘介電層30 1係形成於一種第一導電型的一個半導體 基板3 0 0之上；一個第一導電層30 2係形成於該第一閘介電 層301之上；一個第一罩幕介電層3〇3係形成於該第一導電 層302之上；以及複數罩幕光阻pRi形成於該第一罩幕介電 層303之上來定義複數淺凹槽隔離區（STI lines)(pR1之間 )及複數主動區（A A ’ s ) ( PR 1之下）。該第一閘介電層3 〇 1係 一個熱二氧化矽層或一個氮化（ni trided)熱二氧化矽層， 其厚度係介於8 0埃和1 2 〇埃之間。該第一導電層3 〇 2係一個 摻雜複晶矽層或一個摻雜非晶矽層且利用低壓化學氣相堆 積，（LPCVD)來堆積，其厚度係介於5〇〇埃和3〇⑽埃之間。 该第一罩幕介電層係一個氮化矽層且利用lpcvd法來堆積 ，其厚度係介於3 0 0埃和3 0 0 0埃之間。這裡值得注意的是 口亥複數I幕光阻的t度及其間距可以利用所使用技術的

535242 五、發明說明（19) 一個最小線寬（F )來定義，如圖三A所示。 圖三B顯示位於該複數罩幕光阻pri之外的該第一罩幕 介電層303、该第一導電層302、及該第一閘介電層Μ!循 序地利用非等向乾式#刻法加予去除，然後蝕刻該半導體 基板3 0 0以形成淺凹槽，接著去除該複數罩幕光阻pRl，再 接著形成一個平面化場氧化物層3 0 4a(FOX)來填平每一個 淺凹槽。該淺凹槽的深度係介於3 〇 〇 〇埃和丨〇 〇 〇 〇埃之間。 該平面化場氧化物層3 04a係由二氧化矽或磷玻璃（p —g^s°s )所組成且利用高密度電漿（HDP) CVD或CVD來堆積，係先 堆積一個厚二氧化矽膜304來填滿所形成的空隙，'接著利 用化學-機械研磨法（CMP)將所堆積的厚二氧化膜3〇4加 予磨平並以該第一罩幕介電層303a作為一個磨平停止層（σ Polishing stop)。 曰 圖三c顯示該平面化場氧化物層3 04a係經回蝕（6忧卜 back)約等於該第一罩幕介電層3〇3a的厚度以形成一個 一突出場氧化物層304b於該淺凹槽的每一個。 圖三D顯示該第一罩幕介電層3〇3a利用熱磷酸 向乾式蝕刻法加予選擇性地去除。這裡可以清楚看到，圖 二D的表面相當平坦以利後續之微線條的微影蝕刻。° 圖三Ε顯示一個第一閘間介電層3〇5形成於圖三d 的一個平坦表面上。該第一閘間介電層3〇5係一個二= 矽-氮化矽-二氧化矽（0N0)結構或一個氮化矽—二氧化匕 結構，其等效二氧化矽的厚度係介於8 〇埃和1 5 〇埃之、 亦可以是一個二氧化矽層且利用高溫氧化物（ΗΤ〇)堆&或 535242 五、發明說明（20) " ' 熱氧化來製造，其厚度係介於丨〇〇埃和2〇〇埃之間。 圖二F顯不一個第二導電層3 〇 6形成於該閘間介電層 305之上及〆，第二罩幕介電層3〇7形成於該第二導電層 3 0 6之上。忒第一 $電層3 〇 6係一個摻雜複晶矽層且利用 LPCVD法來堆積或一個摻雜複晶矽層覆蓋一個矽化鎢（ws^ )層，其厚度係介於1 5 0 〇埃和4 〇 〇 〇埃之間。該第二罩幕介 電層川7係〆個氮化秒層、一個氧氮化物（〇xynitride)或 一個稷合介電層諸如一個氮化矽層覆蓋於一個二氧化矽層 之上=組成，其厚度係介於2〇〇〇埃和5〇〇〇埃之間。圖三f 之沿著该複數主動區之每一個的一個剖面圖如f_f，線所標 示係顯示於圖四A中。這裡值得強調的是，圖三f所示的」 個淺凹槽隔離結構僅是一個實施例子而非僅有的。 β現請參見圖四A至圖四η，其中揭示製造本發明之一種 =::式非揮發性記憶元件及其無接點記憶陣列的製程步 驟及其剖面圖。圖四Α顯示複數罩幕光阻 ==構。義複數叠堆閉區(PR2之下）及複數共源； 及& (PR2之間）與該複數淺凹槽隔離區互 度及其間矩可以利用所使=術的= 取]、線見（F )來疋義。 圖四β顯示位於該複數罩幕光阻pR2外 電層m、該第二導電層306、該第一閉間介二广：： 式钱刻法加予去除，接著非等向性地钱刻 ;Γ形成一種斜角漂浮間結構，然後去除 3亥複數罩幕光阻PR2。圖四Β所示之斜角

第24頁 535242 五、發明說明（21) -- 45度及90度之間。圖四b又顯示以自動對準方式跨過該斜 角漂浮閘結構3〇2b及該第一閘介電層301a形成共源^沒 擴散區30 8a、30 9a，而不同摻雜質形態可以經由有或沒有 額外之罩幕光阻的步驟來達成。例如，一種第二導電型的 共源/没擴散區308a可以不經由一個罩幕光阻步驟來達成 ;一種第一導電型的共汲擴散區3〇 9a可以經由一個罩 阻步驟PRSCa)-〗來達成，而一種第二導電型的共源擴散區 3 0 8a可以經由另一個罩幕光阻步.pR3(b彡—丨來達成（未圖 不）這裡值得強調的是，由於該斜角漂浮閘結構的關係 ’所形成的摻雜質分佈將呈斜坡狀（graded)。 301a=顯Γ位於該漂浮問結構之間的該第-間介電層 刻來^氟酸溶液加予泡浸或非等向乾式蝕 蝕列以形成：Γ该弟一突出場氧化物層304b亦被少許 二突出場氧化物層3〇4c;然後，進行-個軌 1衣転以形成一個第一側邊牆介電層311a於該斜 二層3G2b的每—個側邊牆之上，—個第二/ 312a於該第二導電層3〇6a的 知^電^ 二間介電層31〇a於暴露的半導體基=之上，及-個弟 動對準的方式跨過該第二閘介 ^ ，上，接者以自 閘層302b佈植摻雜質以形成該:〇a及虱化的斜角漂浮 汲擴散區3〇8b、3〇9b。节第一 / Γ ^電型的淺高摻雜源/ 312a係一個熱複晶氧化f或二，二=彳邊牆介電層311a/ 度係介於1 00埃和2〇〇埃之間.节二…、稷晶氧化層，其厚 熱二氧化矽層或-個氮化熱二U介電層3i〇a係-個 乳化石夕層，其厚度係介於80 535242 五、發明說明（22) 埃和1 5 0埃之間。 圖四D顯示平面化第三導電屑 介電層30 7a之間的每一個空隙，：蝕：：該第二罩幕 電層313a至約等於或小於該第二、罩 3亥平面化第三導 該第二突出場氧化物層304c之頂部表面丨\曰3〇7a之間的 電電極313b。該平面化第三導電Y俜=度以形成共導 摻雜非晶矽所组成且俜先埵_ / 係由摻雜複晶矽或 ；r、、且风且係无堆f貝一個厚第二 平面化所堆積的第三導電膜313，並以兮m用』Μρ 3〇7a為一個磨平停止層。 以弟一罩幕，丨電層 化顯示f行—個熱氧化製程來成長—個薄複晶氧 化層31 4a於母一個共導電電極3 13b之上以消除該 場氧化物層3〇4c上的可能導電材料；一個^ 並置於忒溥稷Ba氧化層3丨4a的一部份表面之上。該第一 邊牆介電墊層315a係由氮化矽所組成且利用LpcvD法來堆 積，係先堆積一個覆蓋性良好之介電層315於所形成的結 構上’然後回餘所堆積之覆蓋性良好之介電層3丨5的厚度 圖四F顯示值於該第二罩幕介電層3〇7a及該第一侧邊 牆介電墊層31 5a之外的該第二突出場氧化物層3〇4c經非等 向性地回钱至約等於該第二閘介電層31〇a的頂部表面以形 成回1虫之突出場氧化物層，而該熱複晶氧化層31 4a亦同時 被去除；然後共導電電極3丨6b被非等向性地去除以形成源

535242 五、發明說明（23) ^ ^ ^邊牆導電電極313c ;接著去除該第二閘介電層31〇& 展5 T I虫刻σ亥回餘之突出场氧化物層，並於該第一介電墊 二 h之間形成一個第一 /第二平坦床。該第一 /第二平 —^係乂 k地由一個淺高摻雜源/汲擴散區3〇讣/3〇9b及 ，蝕平第一突出場氧化物層3〇4d所組成。這裡值得一提 人對於一個非且型記憶陣列而言，位於該第一側邊牆 來忐ώ層之間的第二突出場氧化物層30 4e仍然保留以 篦言動定位共源/汲導電島316c。圖四F又顯示平面化 Γ二電層316&係形成於該第一侧邊牆介電墊層心之間 % 、 來堆積，係先堆積一個厚第四導電層3 1 δ來填 = 然後平面化所堆積之第四導電層316並以該第二 罩幕；I電層30 7a作為一個磨平停止層。 圖=G(a)係顯示位於該共源區之該平面化第四導 i 由一個罩幕光阻的步驟pR3(b)-2如圖四F所干並二 擇性地回蝕至約等於該熱複晶氧化層314b的頂部水平以= 層Μ65 ’然後去除該罩幕光阻mu)— 2，接著 佈植尚劑1摻雜質於該共源導電層3服中及該平 ^者 導電層316a内。這裡可以清楚看出，圖四G(a):第： 一個非或型記憶陣列。 ’、用來幵/成 圖四G(b)顯示該平面化第四導電層31 6 突出場氧化物層3 0 4e的頂部表面水ί = 質於該自動定位共"汲i=6’c;者！植局劑量摻雜 守电馬dibc中。思裡可以清楚看

535242 五、發明說明（24) J圖四G ( b )係用來形成一個非且型記憶陣列。 草你^四顯不该平面化第四導電層316a經回蝕至約 導雷部表面的水平以形*共源" Ή R K 2 q、，妾著佈植高劑量摻雜質於該共源/汲導電層 t北 k f可以清楚看到，圖四G ( C)係用來形成一個平 丁 /、源/汲導電位元線記憶陣列。 萬圖二顯示一個高導電層31 7b係形成於該共源導電 二，1 ; 一個平面化厚二氧化矽層318a係形成 每—個之上；—個自動對準金屬石夕化 .2 j係形成於該平面化共汲導電層316b的每一個之上 w個第^連線金，屬層321a與該平面化共汲導電島319b / 赵古#f體化-連結係藉由一個罩幕介電層322a肖準於該複 ίίΪΪ的母—個及兩個侧邊牆介電墊⑽3a形成於該罩 t: T，a的每一個側邊牆上來同時成形及蝕刻以形成 、兀、而複數位元線Μ 1 a係與該複數共源導電管複 )或嫣（w)所組成且係先形成平面化導電 _ =導嫌17a。相同地，該高導電層mb及；自：二 =石夕化物層319b可以同時利用—個自動對準_化製 而所形成的金㈣化物層係—個耐高溫金屬 層堵如一個矽化鈦（TlSi )或矽化 、>、田杜物 ^ ^ t ^ 306a ^ ^ - ΓΛί f , "1! # 複晶劃蓋有一個石夕化鶴層所組成條=由 層3 0 7a係一個氧氮化物層或一個氮化矽層覆蓋於一個2氧

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化矽層之上所組成。 ί回 圖四H (b)顯示執行 動對準石夕化製程來形成 第一金 的一 一金屬 汲選擇 幕介電 介電墊 上來同 由延伸 理地， 數淺凹 一個係 雜擴散 蝕平第 上。該 個秒化 化物層 該第一 一個石夕 ' / …取 /j工 7T> 万V — ίΒ] 屬矽化物層3 1 7a於該自動定朽#/、、.， 曰勒疋位共源/汲導電島3丨6c 個之上，然後平面化厚二顏仆 乳化矽層3 1 8 a形成於該第 矽化物層3 1 7a之上。一個筮、击a八μ p 一連線金屬層321a與 電晶體的平面化共汲導電島（去同— τ电甸、禾圖不）係藉由一個罩 層3 2 2 a對準於該複數主動區的各 ^ "匕的母一個及兩個側邊牆 層323a形成於該罩幕介電芦] 干部"电層心2 a的母一個側邊牆之 時成形及蝕刻以形成一條位元線及複數位元線係盘 控制閘導電層306a所組成的複數字線互為垂直。同 複數共源導電管線（未圖示）係交變地形成並與該 槽隔離區互為垂直，其中該複數共源導電管線的每 形成於由源選擇電晶體之該第二導電型的—個古 區形成於該第二導電型的一個共源擴散區内及二個 一突出場氧化物層所交變地組成的一個第一平坦广 延伸控制閘導電層3 0 6 a係一個摻雜複晶矽層覆笔一 鎢層所組成，而該第二罩幕介電層3〇7a係二個 或一個氮化矽層置於一個二氧化矽層之上所組&虱 金屬石夕化物層3 1 7 a係一個耐高溫金屬矽化物層諸 化鈦（T i S i2 )或石夕化始（CoS i2 )層。 = 圖四H (c )顯示一個第二金屬石夕化物層3 1 了匕係形 該共源/沒導電管線3 16b之上；一個平面化厚二氧^石夕芦 3 1 8a係形成於該第二金屬矽化物層3丨7a的每一個之上·: 第二罩幕介電層3 0 7a係利用非等向乾式蝕刻法加予選擇$

535242 五、發明說明（26) ，去除，然後再回填平面化導電層； 屬層3〜與控制間導電島32〇b趣b積體化：：：：、:金 個罩幕介電層3 2 3 a對準於該複數主動區的個°=由一 邊牆介電墊層323a形成於該罩幕介電層322& =個側 f牆來同時成形及蝕刻以形成一條字•，而複數：： 地形成且與該共源/汲導電管線31 7b /31旰互 首又二 弟二金屬矽化物層317b係由耐高溫金屬矽化物所《且諸: 石二化鈦或石夕化銘且利用—個習知之自動對準石夕化㈣ : 成或係一個矽化鎢層利用堆積/平面化/回蝕來I : 平面化導電層320a係由矽化鎢或鎢所組成。 /成。“ 現請參見圖五A至圖五C，其中揭示本發明之一 5 型。記：陣列之沿著圖二A(a)及圖四H(a)所標示&

Ar、t C 、線、及D —D,線的各種剖面圖。圖五A |頁示圖二 =a)及圖四H(a)所標示之沿著平面化共汲導電島的一個 面圖如B-B’線所標示，其中複數位元線321a與平面 = :^^广係形成於該第二平坦床之上且藉由複數 更貝罩幕層來成形及蝕刻，其、中該複數硬質罩幕層的每一 個係包含一個罩幕介電層32 2a對準於該複數主動^的二一 ，及兩個侧邊牆介電墊層323a形成於該罩幕介電層3 2 2a的 每一個側邊牆來消除誤對準；該第二平坦床係交^地:一 個餘平第一突出場氧化物層304d及該第二導電型$ 一個高 換雜汲擴散區30 9b形成於該第一或該第二導電型的一個$ 及擴散區3 0 9 a之内所組成。 、 圖五B顯示圖二a (a )及圖四H ( a)所標示之沿著聂堆問

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五、發明說明（27) 區的一個剖面圖如OC，線所標示，其中一 306a作為一條字線俜覆莫一個第二罩1U ^伸彳工制閑層 1术于琛你復| 1固弟卓幕介電層3 0 7b且係形 成於一個閘間介電層30 5a之上；該閘間介電層3〇5a係形 於一個第一突出場氧化物層3〇4b及一個斜角漂浮閉層3〇孔 置於一個第一閘介電層301b之上所組成的一個平坦表面上 ;以及複數位元線321a係利用上述之複數硬質罩幕介電声 來成形及蝕刻。 θ 圖五C顯示圖二A(a)及圖四H(a)所標示之沿著一個丘 源導電管線的一個剖面圖如D-D’線所標示，其中該共源^ 電官線3 17b /316b係形成於由一個蝕平第一突出場氧化物 層304d及該第二導電型的一個高摻雜源擴散區3〇8b形成 於該第二導電型的一個共源擴散區3〇8a -平坦床之上；-個平面化厚二氧化石夕層318丄成= 共源導電管線31 7b/31 6b的每一個之上；以及複數位元線 ‘ 3 2 1 a係利用上述之複數硬質罩幕介電層來成形及餘刻。 現請參見圖六A至圖六C，其中揭示本發明之一種無接 點非且型記憶陣列之圖二A ( b)及圖四η (b)所標示之沿著B -B’線、C-C’線、及D-D’線的各種剖面圖。圖六a顯示圖二 A (b)及圖四H (b)所標示之沿著共源/汲區的一個剖面圖 如B-B’線所標示’其中該自動定位共源/汲導電島317a / 3 1 6 c係形成於該第二突出場氧化物層3 〇 4 e之間且置於該第 二導電型的一個高摻雜源/汲擴散區3 〇 8b形成於該第二導 電型的一個共源/>及擴散區内之上；一個平面化厚二氧化 * 矽層318a形成於該共源/汲導電島317a/316c及該第三突 ·

第31頁 五、發明說明（28) 出％氧化物層3 〇 4 e之上；福齡/开妗q 幕眉氺λ、^ η > τ 禝數位70、、泉3 2 1 a係藉複數硬質罩 一侗s *入+ τ θ禝數硬貝罩幕層的每一個包含 側邊ί ί二Ϊ 2a對準於該複數主動區的每-個及兩個 邊ΪΓ 23a形成於該罩幕介電層322a的每一個側 圖六B顯示圖二A(b)及圖四Η⑻所標示之沿著 ^的7個剖面圖如C-C’線所標示。這裡可以清楚看到，圖 ，、Β係與圖五Β —樣，故進一步的說明不再重述。 圖六C顯示圖二A(b)及圖四H(b)所標示^沿著共源/ 放區的一個剖面圖如D-D’線所標示。由於該共源/汲區係 屬對稱，因此圖六C係與圖六A —樣。 現請參見圖七A至圖七C，其中揭示本發明之一種無接 點平行共源/沒導電位元線記憶陣列之圖二A (c)及圖四η (c)所標示之沿著Β-Β’線、C-C，線、及D —D，線的各楂剖面 圖。圖七A顯示圖二A (c)及圖四η ( c)所標示之沿著一條共 汲導電管線的一個剖面圖如B-B，線所標示，其中該共汲導 電管線3 17b/3 16b係形成於由一個蝕平第一突出場&化物 層3 04d及該第二導電型的一個高摻雜汲擴散區3〇9b形成 於該第一或該第二導電型的一個共汲擴散區3 〇 9a内所組成 的一個第二平坦床上；一個平面化厚二氧化矽層318a形成 於該共沒導電管線3 1 7 b / 3 1 6 b的每—個之上；以及複數字 線3 2 1 a形成於該平面化厚一氧化矽層3 1 8 a之上係藉複數硬 質罩幕介電層來成形及餘刻’其中該複數硬質罩幕介電層 的每一個係包含一個罩幕介電層來成形及蝕刻，其中該複

第32頁 535242 五、發明說明（29) —- 數硬質罩幕介電層的每一個係包含一個罩幕介電層3 2 2 &對 準於該複數主動區的每一個及兩個側邊牆介電墊層3 2 3 &形 成於5亥罩幕介電層的每一個侧邊牆上。 圖七B顯示圖二a (c)及圖四η (c )所標示沿著疊堆閘 區的一個剖面圖如c-c，線所標示，其中複數字線321a與控 制閘導電島32Ob / 30 6b積體化連結係形成於該第一閘間介 電層3 0 5a之上且經由複數罩幕介電層來同時成形及蝕刻， 其中該複數硬質罩幕層的每一個包含一個罩幕介電層322& 對準於該複數主動區的每一個及兩個側邊牆介電墊層3 2 “ 形成於该罩幕介電層的每一個侧邊牆上來消除誤對準；該 第一閘間介電層3 0 5a係形成於由一個第一突出場氧化物層 304b及一個斜角漂浮閘層30 2b置於一個第一閘介電層3〇^ 之上所交變地組成的一個平坦表面上。 圖七C顯示圖二A (c)及圖四η ( c)所標示之沿著一個共 源導電管線的一個剖面圖如D ~ D ’線所標示，其中該共源導 電管線3 1 7 b / 3 1 6 b係形成於由一個姓平第一突出場氧化物 層3 0 4 d及该第二導電型的一個高摻雜源擴散區3 〇 8 b形成於 該第二導電型的一個共源擴散區3 0 8a所交變地組成的一個 第一平坦床之上；一個平面化厚二氧化矽層3丨8a係形成於 σ亥共源^電管線3 1 7 b / 3 1 6 b的每一個之上；以及複數字線 形成於该平面化厚二氧化石夕層3 1 8 a之上且利用上述之複數 硬質罩幕介電層來成形及蝕刻。 這裡值得注意的是’該複數硬質罩幕介電層之間的空 隙可以利用HDPCVD或CVD所堆積的平面化氧化物層來加予

第33頁 五、發明說明（30) _ 填平’而該平面化氧化物層係由 玻璃所組成。相同丨首现 乳化石夕、踏被Μ 4、 仲丨J迢理，本發明 石夕牛玻螭或硼磷 記憶兀件具有一種漂浮閘結構可，登堆閘式非揮發性 架構。 仅各易地組成其他陣列 本發明雖特別以參考所附的例、 ，但僅是代表陳述而非限制。再去 +内'函來圖示及描述 之細節，對於熟妒此種技術的人亦可瞭# 不偈限於所列 或細節的更動在不脫離本發明的直每牲、I ’各種不同形狀 造，但仍屬本發明的專利範圍。 乾可下均可製 參考文獻 美國專利 4, 698, 787 10/1987 Mukherjee 5, 6 54, 9 1 7 8/1997 Ogura et a 1. 5, 918, 141 6/1999 Merrill 6,221,012 B1 4/2001 Lee et a 1. 6, 221，0 2 0 B1 4/2001 Tr i psas e t a 6, 221，718 B1 4/2001 Hong 6, 215, 145 B1 4/2001 Noble 6, 2 7 7, 6 9 3 B1 8/2001 Chen

第34頁 535242 圖式簡單說明 A %圖it至圖、顯示先前技術的簡要建構圖，其中圖一 本丨^ =刖技術之一個典型疊堆閘式快閃記憶元件的一個 二個：源：：ΒΛ示：前技術之局部氧化石夕(L0C0S)的沿著 /口者一個共源線之一個剖面圖。 二發明之簡要建構圖，其中圖二 圖二卿陣f的-個頂視佈建圖； 圖；圖二A(c)揭示型f憶陣列的:個頂視佈建 憶陣列的一個頂視二〜平仃共源/汲導電位元線記 圖二B(b)揭示圖二A(二軍务性把憶凡件的一個剖面圖； 性記憶元件的一個不-A線之一對疊堆閘式非揮發 示“，線之-對疊非=Γβ(°揭示圖二仏)所 。 式非揮發性記憶元件的一個剖面圖 記憶It至其圖4=:^；；種疊堆閉式非揮發性半導體 程步驟及其剖面^陣列之—種淺凹槽隔離結構的製 圖四A、圖四β、圖四匚、 G(a)、圖四G(b)、圖四G(c)、回 '圖四Ε、圖四F、圖四 H(c)揭示製造—圖四H(a)、圖四H(b)及圖四 種-堆閑式非揮發性半導體記憶元件及其 mm 第35頁 535242 圖式簡單說明 無接點記憶陣列之製程步驟及其剖面圖。 圖五A至圖五C分別揭示圖二A (a)及圖四H(a)所示之一 種無接點非或型記憶陣列沿著B-B’線、C-C’線、及D-D’線 的剖面圖。 圖六A至圖六C分別揭示圖二A (b)及圖四H(b)所示之一 種無接點非且型記憶陣列沿著B-B’線、C-C’線、及D-D’線 的剖面圖。 圖七A至圖七C分別揭示圖二A(c)及圖四H(c)所示之一 種無接點平行共源/汲導電位元線記憶陣列沿著B-B’線、 C-C’線、及D-D’線的剖面圖。

第36頁

Claims (1)

1. 535242 六、申請專利範圍 1 · 一種豐堆閘式非揮發性記憶元件及其無接點記憶陣列的 製造方法，該方法至少包含： ^' 備妥一種第一導電型^ 一個半導體基板； 個 個 父變地形成複數淺凹槽隔離（STI)區及複數主動區於 該半導體基板上，其中上述之複數淺凹槽隔離區的每加 係填平一，第=突出場氧化物層及該複數主動區的每 具有一個第一導電層形成於一個第一閘介電層之上； 循2地形成一個第一閘間介電層、一個第二導電層三 及一個第二罩幕介電層於由該第一突出場氧化物層和該第 一導電層所交變地組成的一個平坦表面上以形成一種疊堆 閘結構； ，，個罩幕光阻的步驟成形該疊堆閘結構以定義垂 直於該複數淺凹槽隔離區的複數疊堆閘區； 々循序地去除該第二罩幕介電層、該第二導電層、及該 第一閘間介電層及接著非等向性地蝕刻該第一導電層以形 成複數斜角漂浮閘層； ^ 以^動對準方式跨過該第一閘介電層及該複數斜角漂 >予2層分別或同時佈植摻雜質於該半導體基板内以形成複 ，共源擴散區於共源區的每一個及複數共汲擴散區於共汲 區的母一個； ㈣ΐΐ該；數斜角漂浮問層外之該第-問介電層並同時 穴出場氧化物層以形成第二突出場氧化物層. /成们弗一侧邊牆介電層於該複數斜角$哞η β Α ^， 個側邊膦μ 鬥〆不/予閘層的.— 回上、一個第二側邊牆介電層於該第— 发弟一導電層的每

   __1

   第37頁 535242 六、申請專利範圍 一個側邊牆上、及一個第二閘介電層於每一個暴露的半導 體基板表面上； 形成一個平面化第三導電層來填平該第二罩幕介電層 之間所形成的每一個空隙； 非等向性地回蝕該平面化第三導電層至約等於該第二 突出場氧化物層之頂部的水平以形成共導電電極； 形成一個熱二氧化矽層於該共導電電極的每一個之上 以氧化該第二突出場氧化物層之上的可能存留之導電材料 形成一個第一側邊牆介電墊層於該複數疊堆閘區的每 一個侧邊牆並置於該熱二氧化矽層的一部份表面之上； 藉由該第二罩幕介電層及該第一侧邊牆介電墊層作為 一個蝕刻罩幕非等向性地回蝕該第二突出場氧化物層至約 等於該第二閘介電層的頂部水平以形成第三突出場氧化物 層且同時去除該熱二氧化矽層，然後再去除該共導電電極 以形成源/汲侧邊牆導電電極； 去除該第二閘介電層且同時蝕刻該第三突出場氧化物 層以形成一個第一平坦床於該共源區的每一個區及一個第 二平坦床於該共汲區的每一個區； 形成一個平面化第四導電層於該第一平坦床的每一個 之上； 藉由一個罩幕光阻的步驟回蝕置於該第一平坦床上的 該平面化第四導電層以形成共源導電管線與該源侧邊牆導 電電極積體化連結；

   第38頁 535242 六、申請專利範圍 形成一 一個之上； 個平面化厚二氧化石夕層於該共源導電管線的每 堆積一個第 弟一罩幕介 成形及 電電極積體 線與複數平 位元線的每 幕介電層對 墊層形成於 電層、 同時名虫 化連結 面4匕第 一個與 準於該 該罩幕 連線 及該 刻該 的該 四導 該共 複數 介電 2 ·如申凊專利範圍第1 電層至少包含一個摻雜 一個矽化鎢（WSi2)層。 金屬層於該平面化第四導電層、該 ，面化厚二氧化矽層之上；以及 第一連線金屬層及與該沒側邊牆導 平面化第四導電層以形成複數位元 電島積體化連結，其中上述之複數 源導電官線互為垂直係藉由一個罩 主動區的每一個及兩個側邊牆介電 層的每一個侧邊牆之上來定義。 工員T述之方法，其中上述之第二導 複日日石夕層或一個摻雜複晶矽層覆蓋 3·如申請專利範圍第丨 … 幕介電層至少包含一個/所述之方法，其中上述之第二罩 或一個複合介電層諸虱化矽或氧氮化矽（oxynitride)層 層之上。 i個氮化石夕層覆蓋於一個二氧化梦 4·如申請專利範圍第；s 電極至少包含-個摻雜：：述之方法’其中上述之共導電 灵日日石夕或摻雜非晶矽層。 5.如申請專利範園第i項所述之方 法 ’其中上述之共源導

   第39頁 535242 六、申請專利範圍 電官線至少包含一個高劑量離子佈植複晶矽屑 量離子佈植複晶矽層覆篆古 _ ^ ^ ^ ^ 9或一個咼刎 如一個石夕化鈦⑴叫）或石夕化姑（C〇Sl2)層 夕化物層諸 6:如申請專利範圍第丨項所述之方法，其中上 =電島至少包含一個高劑量離子佈植複晶矽島或L 士平面化 !離子佈植複晶矽島矽化有一個耐高溫金屬劑 一個矽化鈦（TiSi2)或矽化鈷（c〇Si2)層。 化物層啫如 ^如申請專利範圍第i項所述之方法，i 電層至少包含-個熱複晶石夕氧化層或一；，f 一側 日曰矽氧化層，其厚度係介於1〇〇埃和25〇埃之間個鼠化熱複 t入如申請專利範圍第1項所述之方法’ I中上、十、 屬層至少包含一個銘或銅層形成於二個障^第—連 如一個氮化鈦（TiN)或氮化鈕（TaN)層之上。 1屬層諸 9如申請專利範圍第】項所述之方法， 政區至少包含—種第二導電型的一個古ς:上述之共汲擴 :該第-或該第二導電型的一個中度摻：=散區形成 區之内。 、隹或’火摻雜沒擴散 10.如申請專利範圍第i項所述之方法，其中 上述之共 源擴 _ 第40頁 535242 六、申請專利範圍 散區至少包含一種第二導電型的一個高摻雜源擴散區形成 於該第二導電型的一個淡摻雜源擴散區内。 11. 一種疊堆閘式非揮發性記憶元件及其無接點記憶陣列 的製造方法，該方法至少包含： 備妥一種第一導電型的一個半導體基板； 交變地形成複數淺凹槽隔離（STI)區及複數主動區於 該半導體基板上，其中上述之複數淺凹槽隔離區的每一個 係填平一個第一突出場氧化物層及該複數主動區的每一個 具有一個第一導電層形成於一個第一閘介電層之上； 循序地形一個第一閘間介電層、一個第二導電層、及 一個第二罩幕介電層於由該第一突出場氧化物層和該第一 導電層所交變地組成的一個平坦表面上以形成一種疊堆閘 結構； 藉由一個罩幕光阻的步驟成形該疊堆閘結構以定義垂 直於該複數淺凹槽隔離區的複數疊堆閘區； 循序地去除第二罩幕介電層、該第二導電層、及該第 一閘間介電層並接著非等向性地蝕刻該第一導電層以形成 複數斜角漂浮閘層； 以自動對準方式跨過該第一閘介電層及該複數斜角漂 浮閘層佈植摻雜質於該半導體基板内以形成一種第二導電 型的複數共源/汲擴散區於共源/汲區的每一個； 去除該複數漂浮閘層外的該第一閘介電層且同時蝕刻 該第一突出場氧化物層以形成第二突出場氧化物層；

   535242 申請專利範圍 形成一個第一你 每一個側邊牆上、，回"電層於該複數斜角、、f π层& 的母一個側邊牆上邊^電層於該第二導電層 半導體基板表面上； 個第一間介電層於每一個暴露的 形成一個平面^ 〃 一 之間所形成的每—個：：導電層來填平該第二罩幕介電層 非荨向性地回 該第二突出場氧化物：：：：：：】電層至約等於或小於 形成一個熱二y / 、邛々水平以形成共導電電極； 以氧化該第二突中二上矽層於該共導電電極的每一個之上 ； 每虱化物層之上的可能存留之導電材料 形成一個第—/ΗΪ、鱼 一個側邊牆上並置於攰^二，墊層於該複數疊堆閘區的每 μ μ ^ ^ 、一氧化矽層的一部份表面之上； -個電層及該第-側邊牆介電塾層作為 、及該第4Π;:Γ二氧化石夕層、該共導電電極 同時被餘刻以形！述之第二突出場氧化物層亦 ^ ^ , 风弟一大出绮氧化物層； 間的每一個；：面化第四導電層以填平該第二罩幕介電層 化物第四導電層至少許小於該第三突出場氧 /汲側邊牆自動定位共源/淡導電島與該源 之上；口ν電電極積體化連結且置於該共源/汲擴散區 /成個平面化厚二氧化矽層於該第三突出場氧化物 第42頁 535242 島的每一個之上 六、申請專利範圍 層及該自動定位共源/汲導電 》T二儿泪 土上X 厣於d亥平面化厚二氧介功旺 堆積一個第一連線金屬清 礼化石夕層及 該第二罩幕介電層之上；以及 _ 。公屬層以形成復數位；Μ 成形及蝕刻該第一連線食 1 Μ —… 位疋線，其 中上述之複數位元線的每〆微與，弟一導電層所組成的 複數字線互為垂直係藉由〆個罩★介電層對準於該複數主 動區的每一個及雨個側邊牆介電塾層开y成於違罩幕介電層 的每一個侧邊牆上來定義。 12·如申請專利範圍第1 1頊所述之方法二其中上述之複數 位元線的每一個與置於汲選擇電晶體之複數共汲擴散區之 上的複數平面化共汲導電島積體化連結係同時成形及蝕刻 13·如申請專利範圍第丨丨頊所述之方法，其中上述之複數 共源導電管線與該複數淺四槽隔離區互為垂直係形成於複 數第一平坦床之上而該複數第一平坦床的每一個係由一個 名虫平苐一犬出場氧化物層及源選擇電晶體的一個共源擴 區所交變地組成。 、’、只月 1 ^ ·如申請專利範圍第丨丨項所述之方法，其中上述之自動 定位共源/汲導電島至少包含一個高劑量離子佈植複晶石夕 島或一個高劑量離子佈植複晶矽島矽化有一個耐高溫金屬 石夕化物層諸如一個矽化鈷（c〇Si2)或矽化鈦（][丨以2)層。

   第43頁 奶242 六、申請專利範圍 1 5.如申凊專利範圍第1 1項所 第二導電層至少包含一個j所述之方法，其中上述之延伸 層覆蓋一個矽化鎢（wsi2)層々雜複晶矽層或一個摻雜複晶矽 16 ·如申請專利範圍 電電極係由摻雜複晶 17· —種疊 的製造方法 備妥一 交變地 該半導體基 係填平一個 具有一個第 堆閘式非 ’該方法 種第一導 形成複數 板上，其 第一突出 一導電層 循序地形成一個 及一個第二 一導電層所 閘結構； 藉由一個罩幕光 淺凹槽隔 去除該第 第一閘間介電層接 成複數斜角漂浮閘層 直於該複數 循序地 罩幕介電 交變地組 弟11項所述之方、、各 去其中上述之共導 或心雜非晶石夕所組成。 :發性記憶元件及其無接點記憶陣列 至少包含： 電型的一個半導體基板； 'f凹槽隔離（STI)區及複數主動區於 =亡·述之複數淺凹槽隔離區的每一個 場氧化物層及該複數主動區的每一個 形成於一個第一閘介電層之上； 第一閘間介電層、一個第二導電層、 層於由δ亥第一突出場氧化物層和該第 成的一個平坦表面上以形成一種疊堆 阻的步驟成形該疊堆閘結構以定義垂 離區的複數疊堆閘區； 二罩幕介電層、該第二導電層、及該 著非等向性地蝕刻該第一導電層以形

   第44頁

   535242 535242 六、申請專利範圍 去除該第二閘介電層且同時I虫刻該第三突出場氧化物 層以形成一個第一平坦床於該共源區的每一個區及一個第 二平坦床於該共没區的每一個區； 形成一個平面化第四導電層於該第一及該第二平坦床 的每一個之上； 回蝕該平面化第四導電層以形成共源導電管線與該源 側邊牆導電電極積體化連結及形成共》及導電管線與該 >及侧 邊牆導電電極積體化連結； 形成一個平面化厚二氧化矽層於該共源/汲導電管線 的每一個之上； 利用非等向乾式蝕刻法選擇性地去除置於該第二導電 層之上的該第二罩幕介電層； 形成一個平面化第五導電層於該第二導電層的每一個 之上； 堆積一個第一連線金屬層於該平面化第五導電層及該 平面化厚二氧化矽層之上；以及 成形及同時蝕刻該第一連線金屬層、該平面化第五導 電層、及該第二導電層以形成複數字線與複數平面化控制 閘導電島積體化連結，其中上述之複數字線的每一個與該 複數共源/ :及導電管線互為垂直係藉由一個罩幕介電層對 準於該複數主動區的每一個及兩個側邊牆介電墊層形成於 該罩幕介電層的每一個側邊牆之上來定義。 18.如申請專利範圍第1 7項所述之方法，其中上述之共源

   第46頁 535242

   六、申請專利範圍 /汲導電管線的母—個至少包含-個高劑量離子佈植複曰 石夕層或一個高劑直離子佈植複晶石夕層覆蓋有一個梦化2曰曰 WSi2 )層或石夕化有一個耐高溫金屬矽化物層諸如故( 鈦（TiSi2)或矽化鈷（CoSi2)層。 M 7化 19·如申請專利範圍第1 7項所述之方法，其中上述 、， 化第五導電層至少包含一個鎢（w)或矽化鎢USi ^ =平每 於一個障礙金屬層之上及該第二導電層至少包含 %曰切ja。 摻雜 20.如申請專利範圍第1 7項所述；乃次，丹甲上述之北 擴散區至少包含一種第二導電型的一個高摻雜汲擴散^及 成於該第〆或該第二導電型的〆個中度摻雜或淡^ ^广形 散區内及該共源擴散區至少包含該第二導電型的一個，機 雜源擴散區形成於該第二導電型的一個淡摻雜源擴散=接 内。 <

   第47頁