TW530197B

TW530197B - Method and apparatus for using calibrated delay elements with input/output circuitry

Info

Publication number: TW530197B
Application number: TW090113201A
Authority: TW
Inventors: Chi-Yeu Chao; Chee How Lim; Keng L Wong; Songmin Kim; Gregory F Taylor
Original assignee: Intel Corp
Priority date: 2000-06-26
Filing date: 2001-05-31
Publication date: 2003-05-01
Also published as: AU2001268304A1; EP1295134B1; CN1287527C; CN1528051A; WO2002001233A2; US6748549B1; ATE441868T1; WO2002001233A3; EP1295134A2; DE60139777D1

Description

530197 A7 B7 五、發明説明（發坚範圍本發明通常係關於場效積體電路及，更特別地，本發明係關於在積體電路晶片之間的輸入/輸出（1/〇)。 f景資訊通常，積體電路的1/0時脈測試，像中央處理單元 (㈣使用測試器來完成。藉由使用—小心校準之多頻迢測试态’可以對於-晶片之所有腳的1/0時脈測量，其中此測試器和此晶片上相位鎖定迴路（PLL)電路共用相同的時脈。此特定的1/0時脈藉由演.練不同的“最壞情況，，樣式，豆在測試器設置期間被程式化。此外，無論何時可能的話此測试β %境被設計以摹擬“真實世界，，系統情況。在測試器環境中測量1/0時脈有一些缺點。為了得到非常精確的讀取，所有測試器頻道要求極度的緊的時脈和W 的枝準’造成重要的測試器成本。儘管那樣，一防護帶必須加入此測量的時脈以幫助保證規格數目。這是要說明由測試器引入之閘門邊緣和時脈扭曲的不確定性。此加入在規格，目中的防護帶對於電路設計者和系統設計者都會造成更嚴格的要求以便降低不合格的缺點數目。曰另-個與防護帶有關的問題是額外的防護帶必須加入以說明此測試器和實際系統環境之間的差異，因為由測以的測量不能模擬實際系統行為在1/0時脈上的影響。因此，電路設計者’在很多例子中擔負著來自於測試器要求之阻礙的額外挑戰。 -4 - ^紙張尺度適财S Α4規格(210 X297公釐Γ 裝..................訂· :線 530197 A7 B7 五、發明説明（2 ) — ' --- 當積體電路晶片’像CPUs，的1/〇時脈測試失敗時，此元件通常被丟棄。在很多例子中，此晶片之所有其他的功能性之"〇時脈測試失敗是在規格要求内的。此外，已經觀窣到在很多例子中’此1/0時脈測試失敗之晶片失敗於一相：小的界限。圖例概述本發明藉由例子來說明，且不限於伴隨的圖例。圖1為一方塊圖說明一種根據本發明之教導在一系統中一相位杈準電路和一 17 〇緩衝電路的實施例。圖2為一方塊圖說明一種根據本發明教導之延遲電路的實施例。圖3為一概要圖說明說明一種根據本發明教導之延遲連鎖電路的貫施例。 04為方塊圖5兒明另一種根據本發明教導之延遲電路的實施例。圖5為一時脈圖說明一種時脈之實施例以輸出一根據本發明教導之被測試輸出信號的特性。圖6為另一種時脈之實施例以輸出一根據本發明教導之被測試輸出信號的特性之時脈圖。。圖7為一時脈圖說明一種根據本發明教導之被測試輸出信號之維持時間特性的實施例。。圖8為一時脈圖說明一種根據本發明教導之被測試輸出信號之設置時間特性的實施例。圖9為一時脈圖說明一種根據本發明教導之輸出信號中克 -5- 530197 A7

服一 I/O時脈缺點的實施例。圖10為一時脈圖說明另一種根據本發明教導之輸出信號中克服一 1/ 〇·時脈缺點的實施例。圖11為一時脈圖說明一種根據本發明教導之輸入信號中克服一 1/ 0時脈缺點的實施例。

圖12為一時脈圖說明另一種根據本發明教導之輸入信號中克服一 1/ 〇時脈缺點的實施例。 ό爷細描述裝發表使用一積體電路晶片之相位校準和具有ρ 〇緩衝器電路之延遲電路的方法和裝置。在以下的描述中，說明大量特定的細節為了提供本發明之全盤的瞭解。然而，對於一在技術上具有一般技巧的人是明顯的，此特定的細節不需要被使用以貫行本發明。在其他的例子中，熟知的材料或方法尚未詳細的描述為了避免使本發明模糊。玎

在一舉例的實施例中，一時脈驅動器被用以產生一系統時脈以計時I/O資料傳輸在此系統中的積體電路晶片之間。在此系統中的積體電路晶片接收此系統計時並產生内部1/〇時脈以在個別的積體電路晶片中計時I/O緩衝器電路。在一種實施例中，在此系統中之積體電路晶片的至少一個包括一相位調整裝置連接以接收此系統時脈並產生一不同於系統時脈之可選擇相位的内部1/0時脈。也就是說，在本發明的一實施例中，此相位調整裝置調整此積體電路晶片的"〇時脈使與此系統時脈不同相在一選擇的量下。在此舉例的實施例中，在此系統中的其他晶片產生它們

530197 A7 B7 五、發明説明（4 自己個別的I/O時脈，其與此系統時脈同相。在一實施例中，此積體電路的I/O時脈被用以計時此積體電路晶片的 I/O缓衝器電路。因此，此積體電路晶片之"0缓衝器電路的一實施例被計時相對於在此系統中其他積體電路晶片之其他I/O緩衝裔電路不同相在一·選擇的量下。

裝在本發明一舉例的實施例中，此相位調整電路產生一帶有不同於使用4父準延遲元件之系統時脈之可選擇相位的1/ 〇時脈。例如，一校準延遲元件連接至此相位調整電路的PLL 電路之參考時脈輸入，而另一校準延遲元件連接至此PLL電路的反饋時脈輸入。使用此連接至參考時脈的校準延遲元件和此PLL電路的反饋時脈輸入，此不同於系統時脈的相位可以選擇性的導入由此相位調整電路產生的"〇時脈。訂

在一貫施例中，此積體電路晶片的〇緩衝器電路也包括一校準延遲電路在此1/ 〇緩衝器電路的〗/ 〇資料路徑。在一貫施例中，此校準延遲元件包括在此17 〇資料緩衝器電路的輸出資料路徑。在另一實施例中，此校準延遲元件可以包括在此I/O緩衝器電路的輸入資料路徑。在一實施例中，在此積體電路之I/O緩衝器電路的1/0資料路徑中的校準延遲疋件提供此輸入資料傳輸資料的效應至此積體電路以被計 ΒτΓ與傳輸自此積體電路的輸出資料不同相。使用根據本發明之教導的積體電路之1/〇缓衝器電路中的相位調整電路和延遲電路，此積體電路晶片之輸入和輸出二貝料傳輸的相位控制被提供。藉由調整Ζ/ 〇資料傳輸的相位’此積體電路晶片的I/O時脈測試可以被完成。此外，此

530197 A7 _ _______ B7 五、發明説明（5 ) 晶片之調整的時脈可以進一步用於非測試目的。例如，U 〇時脈操作可以根據本發明的教導來調整或微調。因此’根據本發明之教導的積體電路晶片的I/O時脈可以被微調以帶來此晶片的][/ 〇操作具有規格的時脈要求。說明’圖1是根據本發明之教導的一系統1 〇丨之一實施例的方塊圖。在一實施例中，系統1 〇丨可以是一母板，系統板’或類似的，具有若干積體電路晶片1〇3和1〇5連接於此。為了解釋的目的，可以假設在此公開專利中該積體電路晶片103是一中央處理單元（cpu)，而積體電路晶片1〇5是一晶片組。當然，會知道此積體電路晶片1〇3和1〇5可以是根據本發明之教導的其他晶片型式。如圖1中所示，系統 101包括一計時驅動器107，其產生一系統時脈1〇9被連接以由系統1 0 1的積體電路晶片1 〇 3和1 〇 5來接收。在圖1之舉例的實施例中，積體電路晶片1〇3包括一 1/〇緩衝器電路113，而積體電路晶片105包括一 I/O緩衝器電路丨15。ι/〇緩衝器電路1 13和11 5彼此連接以提供在系統1 〇丨的積體電路晶片 103和105之間的1/ 〇資料傳輸。在此舉例的實施例中，〇緩衝器電路115相應於I/O時脈149被計時，其由PLL電路147 產生。在此舉例的實施例中，積體電路晶片1 〇5的U 〇時脈 149與系統時脈1〇9同相。在一舉例的實施例中，I/O緩衝器電路U3被相應於1/〇時脈129計時。在此舉例的實施例中，1/〇時脈ι29被相位調整電路Π 1產生。在一實施例中，"〇時脈129可以被相位調整電路111產生而與系統時脈1〇9不同相相應於相位控制資訊 -8 - 本紙石^適用巾國國家標準(CNS) Μ規格(21〇><297公爱) 530197 A7 ---- B7 五、發明説明^~-- U7f 一可選擇的量。因此，I/O時脈丨29可以與系統之其他 1/ Ο B守脈不同相’像根據本發明教導的〇時脈149。 “如圖1中况明的，一相位調整電路111的實施例包括一 PLL 電路123連接以接收系統時脈109經由延遲電路125在一 PLL 電路123的參考時脈輸入。pLL電路123產生1/〇時脈129，其被連接以經由延遲電路127接收在pLL電路123的反饋時脈輸入。在一實施例中，延遲電路127是一延遲鎖定迴路（dll) 电路124的部分，其也包括一校準電路126。如將要更詳細 α寸挪於下的，校準電路126在一實施例中被連接以產生校準偏壓資汛177以根據本發明教導來校準積體電路晶片i 〇3的延遲電路。在一實施例中，校準.電路126產生校準偏壓資訊 177相應於延遲電路127的1/〇時脈ι29和一延遲輸出179。在貝；^例中’延遲電路12 5和12 7相應於校準偏壓資訊 1 7 7被校準且用以控制此1/ 〇時脈12 9的相位相應於相位控制貧訊11 7。在一實施例中，相位控制資訊丨丨7包括一向前延遲控制k號1 1 9，其連接以被延遲電路12 5接收，和一反饋延遲控制信號12 1，其連接以被延遲電路127接收。如在描述的實施例中所顯示的，〗/ 〇緩衝器電路1 1 3包括一輸入資料路徑輸入資料143由此經由鎖定線路13 1被接收自輸入緩衝器13 7。在此說明的實施例中，一 1/ 〇緩衝器電路Π 3的輸出資料路徑包括一輸出緩衝器丨3 5，其被連接以經由鎖定線路133接收輸出資料145。如說明的，鎖定線路 1 3 1和13 3相應於1/ 〇時脈129被計時。在一實施例中，一延遲電路139相應於校準偏壓資訊Π7 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 530197

破k準且包括在ί/ 〇緩衝器電路丨丨3的一 U 〇資料路徑中。例如，在說明於圖1中的實施例中，延遲電路139連接於鎖定線路133和輸出資料路徑的輸出缓衝器135之間。在此說明的只化例中延遲電路139提供一延遲在此輸出資料路徑中相應於輸出延遲控制信號141。在另一實施例中，（未示出）延遲電路139可以包括在1/〇緩衝器電路113的一輸入資料路徑中。在此說明的實施例中，積體電路晶片1〇5的PLL電路147接收系統時脈109在PLL電路147的一參考時脈輸入處，而17〇時脈149被產生與此系統時脈1〇9同相且被接收在此pLL電路 147的一反饋輸入處。積體電路晶片1〇5的I/C)緩衝器電路包括一輸出緩衝器ι57連接以經由鎖定線路153接收輸出資料161。I/O緩衝器電路115包括一輸入緩衝器155由此輸入貧料1 59經由鎖定線路1 5丨被接收。如說明的，鎖定線路 151和153相應於I/O時脈149被計時。已知緩衝器電路135，137，155和157在圖1中被說明為驅動器電路。已知緩衝器電路135，137，155和157可以實行為其他的電路，像例如反相器或根據本發明之教導類似的。圖2是一方塊圖說明一根據本發明教導之DLL電路224的實 %例。在一實施例中，圖2的DLL電路224可以用以代替根據本發明教導之圖1的DLL電路124。參考回圖2，一 DLL電路224的實施例包括一校準電路226和一延遲電路227。在一實施例中，圖2的延遲電路227實際上類似於根據本發明教 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 530197

或延遲電路127或延遲電路139

準偏壓資訊277被校準，其在一把例座生一延遲輸入230相 21。延遲輸入230相應於校實施例中被校準電路226產導之圖1的延遲電路125，參考回圖2，一延遲電路：生相應於輸入信號229和延遲電路227的一延遲輸入279C。在-實施例中，校準電路226包括一校準控制器2乃以產生校準偏壓資訊277相應於上/下計數器269。在一實施例中，輸入信號229是一具有T之計時週期的振盪信號，其被連接以被相位偵測為2 6 7的輸入和在延遲電路2 2 7中一延遲鏈電路275的輸入所接收。像說明在描述的實施例中，延遲鏈電路275產生若干至少N個輸出，在圖2中顯示為279a， 279B和279C。像將被討論的，延遲鏈電路275包括一連串延遲電路。在此鏈中每一延遲電路的輸出相當於這些輸出 279A，279B和279C之一。在一實施例中，在延遲鏈電路 275中每一延遲電路引入一額外的延遲在此延遲鏈電路 275之輸入處接收的輸入信號229中。因此，此若干輸出的第一個279A引入一延遲，此若干輸出的第二個279引入一 2Δΐ延遲，…，和若干輸出的第ν個279C引入一 NAt延遲至接收在延遲鏈電路275之輸入處的輸入信號229。在本發明的一實施例中，一相位偵測器267的第二輸入被連接以接收延遲鏈電路275的第N個輸出279C。在一實施例中’延遲鏈電路275被校準使得此第n個輸出279C是由一計時週期T所延遲的輸入信號229。在另一實施例中，此第1^個輸出279C可以是由一半T延遲的輸入信號229，或一半T的整本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 530197 五、發明説明（9 ) 數倍，與設計有關。相位偵測器267比較在輸入信號229之振盪中的轉換或上升/下降邊緣與延遲鏈電路275之第n個輸出279C中的轉換或上升/下降邊緣。如果輸入信號振盪在一 F的頻率，則在輸入信號229的計時週期等於i/f或丁。因=，如果例如此輸入信號具有一頻率F等於2〇〇 mHz，則该k號的計時週期丁等於1/2〇〇 MHz*十億分之五秒。因此，延遲鏈電路275之第N個輸出279C延遲輸入信號229的一計時週期丁。或器例在此說明的實施例中，相位偵'測器267的一輸出被一上/ 下计數器269接收。在一實施例中，上/下計數器2的被組成以相應於相位谓測器267的一輸出來調整。因此，當此輸入信號229與延遲鏈電路275之第N個輸出279(：不同相時，其被校2以被一計時週期Τ延遲，然後上/下計數器依此增量減里。在一實施例中，一校準控制信號271被上/下計數 269輸出且連接以被校準控制器273所接收。在一實施中’杈準控制器273產生校準偏壓訊息277，其像將被討卿的包括偏壓信號連接以被延遲鏈電路2

N 收。在延遲鍵電路275中每一個延遲電路元件的△=:! 於杈準偏壓訊息277被調整。因此，當延遲鏈電路2乃之個輸出279C已經被校準以被輸入信號229的一計時週期丁延遲，上/下計數器269將已經穩定。更一般地，在一實施中其中此第N個輸出279C是被—半丁㈣的輸入信號229, f :半丁的整數倍，延遲鏈電路275之第N個輸出π%的轉換貝際上與輸入信號229的轉換排成一線。校卑控制芦號 27i將控制校準控制器273以維持校準偏壓訊息w維持^ -12- 本纸張尺度適财g @家標準(CNS) A4規格(210X29^^7 530197

出279C的一計時週期丁延遲。會知道由延遲鏈電路提供的校準延遲與流程變化，電壓和溫度無關。

在「實施例中，延遲控制信號221被用以控制或選擇產生在延遲輸出23G中延遲的量。例如，在_實施例中，延遲控 =器281被連接以接收延遲控制信號221和產生適當的選^ 信號用=控制一選擇電路285，其被連接以接收延遲鏈電路 275之若干至少1^個輸出279A，27帅和279€：。在一實施例中，選擇電路285是一多工器型態電路用以選擇延遲鏈電路 275之若干至少N個輸出279A，27叩及279(：之一以成為延遲輸出230。訂

、在一實施例中，增加的解析度可以由一内插器283的使用被提供給延遲輸出230，其在一實施例中被連接以自相應於延遲控制器281之選擇電路285的鄰近輸出對接收。在一實施例中，内插器283藉由分割此延遲鏈電路275之^延遲增置成較細的延遲增量來產生延遲輸出23〇。在一實施例中，藉由内插器283用已知技術提供的内插藉由縮短一帶有接頭驅動器重量和強度的程式化組合之延遲元件的輸入接頭和輸出接頭。此校準的延遲元件和内插器提供能力以根據本發明的教導產生細的延遲調整。圖3是一概要圖說明根據本發明的教導之一延遲鏈電路 375的實施例。在一實施例中，圖3的延遲鏈電路375根據本發明的教導可以用以代替圖2的延遲鏈電路27 5。如在圖3中描述之實施例中說明的，延遲鏈電路375包括若干至少1^個延遲電路元件，說明如389A，389B和389C連續地連接。如次明的’延遲電路元件389A接收輸入387和產生一延遲輸出 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 530197 A7 B7

379A。延遲輸出379A被連接以被延遲電路元件389b接收其產生延遲輸出379B，· · ·，等等。此第^^個延遲電路元件 389C產生延遲輸出379C。會知道在一實施例中，^凡 4 τ 峡遲鏈電路3 75可以包括超過Ν個延遲電路元件。如早先提到的，在一實施例中，此第Ν個延遲電路元件 3 89C的延遲輸出379C是被接收在延遲一計時週期τ之輸入 387處的信號。在一實施例中，在延遲鏈電路3 π中的每一個延遲電路元件389Α，389Β和389C引入一額外的心延^。在一實施例中，每一At延遲等於Τ/Ν，其中τ是一計時週期而N是延遲元件的數目。因此，延遲電路元件389八的輸出 379A被延遲1T/N，延遲電路元件389B的輸出379B引入一 2T/N的延遲，…，等等，和延遲電路元件389c的輸出π% 被延遲NT/N或T。如圖3中說明的，延遲電路元件389A包括一緩衝器391連接以接收輸入387。會知道在說明於圖3中的實施例中，緩衝器391被說明當作一驅動器電路。然而，緩衝器391可以使用其他型式電路來實現，像例如反相器電路或類似的。如說明在描述的實施例中，緩衝器391的輸出經由開關393 A 和電容395A連接至電源，及經由開關393B和電容395B連接至地。在一實施例中，開關393A和393B個別地是p通道和N 通道電晶體，其個別地提供可變電阻的連接至電容395A和 B。在一實施例中，由開關393A和393B提供的可變電阻被控制個別地相應於校準偏壓控制信號VBLASp 377八和 VBLASN 377B。在操作中’增加延遲可以藉由減少電阻被延遲電路元件 ____ 14_ 本紙張尺度適用巾@國家標準(CNS) A4^(21G X 297公爱) 530197 A7 _ B7 —_ 五、發明説明（12 ) 389八經由開關393八和3933提供給電容395。相反地，減少延遲可以藉由增加電阻被延遲電路元件389A經由開關393A 和393B提供給電容395，個別地相應於校準偏麈控制信號 VBLASP 377A和VBLASN 377B。如圖3中說明的，對於延遲鏈電路375之其他的電路延遲元件389B和3 89C的概要圖實際上類似於延遲電路元件389A的概要圖。圖4是一根據本發明的教導之一延遲電路439的另一實施例的方塊圖。在一實施例中，圖4的延遲電路43 9可以用作圖1之延遲電路的替換裝置。像將會知道的，一延遲電路 439與圖2之延遲電路227的實施例共同若干相似性。參考回圖4，延遲電路439接收一輸入409在延遲鏈電路475的一輸入處。在一實施例中，圖3的延遲鏈電路375可以用來代替圖4的延遲鏈電路475。延遲鏈電路475產生若干至少N個延遲輸出，說明為479A，479B和479C。類似於圖2的延遲鏈電路275或圖3的延遲鏈電路375，延遲鏈電路47 5的一第N個輸出479C將輸入409延遲一計時週期T。如在此描述之實施例說明的，一校準控制信號47 1被校準控制器473接收，其產生偏壓控制信號477A和477B，其連接以被延遲鏈電路475接收。在一實施例中，偏壓控制信號 477八和4778用以校準若干至少则固輸出479八，479丑和4790 使得第N個輸出479C將輸入409延遲一計時週期T。在一實施例中，校準控制信號47 1是校準控制信號27 1，其被圖2之校準電路226的上/下計數器269所產生。參考回圖4，一延遲控制信號44 1被一延遲控制器48 1接收，其對於一選擇電路485和一内插器483產生一適當的控 __ -15- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐) -裝訂

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實施例中’選擇電路485被連接以接收此延遲鏈电路475之若干至少N個輸出479A，479B#〇 479c。在一實 ::了’不包括内插器483，而選擇電路485用來選擇此若 ^個輸出479A ’侧和479C之—當作延遲輸出—。 f+另一貫施例中’内插器483被連接以自選擇電路485接收 =的輸出對。在此實施例中，内插器483藉由分割此延 =鏈笔路475的輸出之間的^延遲成為較細的增量來加外的解析度。

此根據本發明的教導用於1/〇緩衝器電路ii3之相位調整電路1 11的實施例可以被用於各種各樣的應用包括，例如，，體電路晶片的1/0時脈測試。在另_例子中，此積體電路晶片的I/O時脈的操作可以被調整或微調使得此晶片運作在規格要求内。說明，例如假設圖i的積體電路晶片1们是一 CPU，積體電路晶片105是一晶片組，而系統1〇1是一主機板，積體電路晶片103和積體電路晶片105及計時驅動器107 包括於其上。如將被顯示的，本發明的實施例可以被用以測试1/ 0時脈參數，像最小和最大計時至輸出次數，維持次數，建立次數，等等。簡單地參考回圖丨，計時至輸出次數參考用於輸出資料之時間的量以顯示在驅動器135之輸出相應於積體電路晶片 1〇3之I/O時脈129的上升時脈邊緣。已知系統時脈1〇9經常用於此量測當系統時脈109和1/ Ο時脈129是同相時。說明，假設積體電路晶片1〇3是一CPU而積體電路晶片ι〇5是一晶片組。圖5是本發明之一實施例的時脈圖說明，其中，最小時脈至輸出次數（TCO-MIN)可以根據本發明的教導來測試。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 530197 A7 ____B7 五、發明説明（14 ) 如顯示的，一 CPU時脈529A的上升時脈邊緣597A造成CPU 輸出資料535A之週期N- 1至週期n的轉換。一晶片組時脈 549的上升時脈邊緣599發生在此CPU輸出資料535A之週期N 的期間。此最小時脈至輸出參數TCO- MIN 502A說明於圖5 中’其為晶片組時脈549的上升時脈邊緣599和在CPU輸出資料535A之週期N轉換至週期N+ 1中的次數之間的最小次數量。此隶小時脈至輸出時脈參數藉由根據本發明之教導的Cpu 時脈529A之相位的移位來測試。在此說明的例子中，cpu 時脈529B顯示被與晶片組時脈549不同相移位A t。在一實施例中，CPU時脈529B相關於晶片組時脈549被不同相移位或拉回藉由調整反饋延遲控制信號12 1以相關於向前延遲控制 j吕號11 9加上△ t更多的延遲。在一實施例中，向前延遲控制信號11 9被組成以加上無延遲在此情況中。參考回圖5， CPU時脈529B的上升時脈邊緣597B造成此cpu輸出資料 53 5B的CYCLE N-1和CYCLE N之間相關的轉換。如說明的’晶片組時脈549的上升時脈邊緣599仍然發生在CPU輸出貧料53 5B的CYCLE N。然而，此最小時脈至輸出參數TCO-MIN 502B現在小於TCO-MIN 502A。在一實施例中，此最小時脈至輸出參數根據本發明的教導可能被壓迫而造成系統故障為了測試此CPU 1/ 〇時脈路徑。在一實施例中，此系統會失敗當晶片組時脈549的上升時脈邊緣599不會發生在 CPU輸出資料53 5B的CYCLE N内時。圖6說明顯示根據本發明之教導被測試的最大時脈至輸出時脈參數的時脈圖。特別是，Cpu時脈629 A被說明具有一 ______ 17_ 本紙張尺度適用巾國g家標準(CNS) Μ規格(21Q χ 297公爱) 530197 A7 B7 五、發明説明（15 ) 上升時脈邊緣697A，其造成一從CPU輸出資料635A之 CYCLE N-1至CYCLE N的轉換。如所示，晶片組時脈649的上升時脈邊緣699發生在CPU輸出資料635A之CYCLE N期間，且因此輸出資料可以被此晶片組適當地鎖定。此最大時脈至輸出時脈參數被說明為圖6中的TCO-MAX 602A，其為晶片組時脈649的一上升時脈邊緣和一在CPU輸出資料 635A和635B上之週期之間的相關轉換之間的時間量。在此說明的實施例中，此最大時脈至輸出時脈參數藉由移位CPU時脈629B成為與晶片組時脈649不同相來測試。例如，CPU時脈629B藉由調整向前延遲控制信號119相對於晶片組時脈649被推出以相對於.反饋延遲控制信號12 1加入一額外的△ t延遲。在一實施例中，反饋延遲控制信號12 1未設定以增加延遲在此情況中。因此，CPU時脈629B的上升時脈邊緣697B造成自CPU輸出資料635B之CYCLE N- 1至 CYCLE N的轉換。因此，此更新的最大時脈至輸出時脈參數，TCO-MAX 602B被說明於圖6中如所示。在一實施例中，根據本發明之教導TCO-MAX 602B被壓迫而造成系統故障為了測試此CPU 1/ Ο時脈路徑。在一實施例中，此系統會失敗當晶片組時脈649的上升時脈邊緣699不會發生在CPU 輸出資料63 5B的CYCLE N内時。注意，一系統的失敗可能僅藉由調整輸出延遲控制信號14 1來完成。圖7是一時脈圖說明一被送自一晶片組至根據本發明之教導的CPU的資料之維持時間時脈參數的實施例。特別是，圖7顯示晶片組時脈749的上升時脈邊緣797造成自晶片組輸出資料75 7之CYCLE N- 1至CYCLE N的一相關的轉換。如所 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 530197 A7 B7 五、發明説明（16 ) 示，CPU時脈729A的上升時脈邊緣799A發生在晶片组輸出資料757的CYCLE N期間。因此’資料可以被cpu適當的鎖定。此維持時間時脈參數說明於圖7中為T_ Hold 702A，其為CPU時脈729A的上升時脈邊緣799A和晶片組輸出資料757 轉換自CYCLE N至CYCLE N+ 1處時間之間的時間。為了測试此維持時間時脈參數，此，CPU時脈729B相對於晶片組時脈749被推出藉由相對於反饋延遲控制信號12 i 增加向前延遲控制信號11 9 A t。在一實施例中，反饋延遲控制#號12 1未設定以增加延遲在此情況中。因此，cpu時脈729B顯示此CPU時脈729B的上升時脈邊緣相對於晶片組時脈749被推出一額外的At。CPU時脈729B的上升時脈邊緣 799B被顯示以發生在輸出資料757的CYCLE N期間，且因此資料可以被來自晶片組之CPU適當的鎖定。此新的維持時間時脈參數顯示於圖7中為T-HOLD 702B，其為CPU時脈 729B的上升時脈邊緣799B和晶片組輸出資料757自CYCLE N至CYCLE N+ 1的轉換之間的時間量。在一實施例中，T-HOLD 702B時脈參數可以被壓迫而造成系統故障以測試此 CPU 1/ Ο時脈路徑。在一實施例中，一系統的失敗會發生如果CPU時脈729B的上升時脈邊緣799B不發生在晶片組輸出資料757的CYCLE N内。圖8為一時脈圖的說明，顯示資料的設定時間時脈參數被傳輸自一晶片組至一被根據本發明之教導所測試的CPU。如所示，晶片組時脈849的上升時脈邊緣897造成自晶片組輸出資料857自CYCLE N- 1至CYCLE N的轉換。在此例子中，向前延遲控制信號119和反饋延遲控制信號121二者在 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

••裝 •k 530197 A7 ----------B7 五、發明説明Tl7 ) '一' --- 此時皆設為零。如說明於圖8t的，⑽時脈㈣八的上升時脈邊緣899A發生在晶片組輸出資料857的cycle n期間。因此在此8寸無系統的故障。此原始的設定時脈參數顯示於圖8中的為丁- SETUP 802A，其為自晶片組輸出資料857的週期和一其後相關之CPU時脈829八或82叩的上升時脈邊緣之間轉換的時間量。一在一實施例中，此設定時脈參數可以根據本發明的教導猎由移位此CPU時脈與晶片組時脈849不同相來測試。在圖 t中，藉由相對於向前延遲控制信號119增加反饋延遲控制 L唬121使CPU時脈829B相對於晶片組時脈849被拉近At。在一實施例中，向前延遲控制信號丨19在此情況中未設定以增加延遲。此新的設定時脈參數說明於圖8中的為丁_ 802B，其為自晶片組輸出資料857的週期和一其後相關之 CPU時脈829B的上升時脈邊緣899B之間轉換的時間量。在一實施例中，此T-SETUP參數802B可以被壓迫以造成系統故障來根據本發明的教導測試此Cpu 1/ 〇時脈路徑。在一實施例中，一系統故障可以由一上升時脈邊緣899B來觸發而未發生在晶片組輸出資料857的CYCLE N期間。圖9為一時脈圖說明一積體電路晶片包括相位調整電路與被調整或微調的I/O緩衝器電路有聯繫以允許此積體電路晶片適當地工作在帶有1/0時脈路徑瑕疵的系統中。例如，假設此積體電路晶片是一 CPU且資料被傳輪在一根據本發明的教導之主機板上的CPU和晶片組之間。例如，圖9顯示一 0?11時脈929八的上升時脈邊緣997八造成一從（^(：：1^1^1到 CYCLE N之CPU輸出資料935A的相關轉換。在此例子中， -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

530197 A7 B7 五、發明説明（18 ) 向前延遲控制信號119和反饋延遲控制信號121在此時設定不會增加延遲。

在此例子中，其也假設有一:[/0時脈或設計瑕疵在此包括 CPU和晶片組的系統中。因此，晶片組時脈949與CPU時脈 929A不同相，且因此，晶片組時脈949的上升時脈邊緣999 不會發生在CPU輸出資料935A的CYCLE N内。在一實施例中，未發生在CPU輸出資料93 5A的CYCLE N期間之上升時脈邊緣9 9 9會造成一系統故障。在本發明之前，呈現此一 1/ Ο瑕疵的系統會由於此一系統故障而被丟棄。為了改善此情況，此CPU時脈929B的相位根據本發明的教導被調整使得此系統不再故障。特別是，圖9顯示cpu時脈929B具有一時脈邊緣997B其藉由加入△ t於向前延遲控制信號119相關於晶片組時脈949被推出。在一實施例中，反饋延遲控制信號12 1未設定以增加延遲在此情況中。結果，上升時脈邊緣997B，其造成從CYCLE N- 1到CYCLE N之 CPU輸出資料935A的相關轉換，被相當地推出。因此，晶片組時脈949之上升時脈邊緣999現在發生在CPU輸出資料 935B的CYCLE N内，由此造成此系統在1/ 〇傳輸期間不再故障。在一貫施例中’此CPU時脈的相位被調整一夠小的量使得在相反方向中的資料傳輸仍然在1/ 〇時脈容許度内。因此，一系統包括一具有相位調整電路與根據本發明之教導之1/ Ο緩衝器電路相關聯的積體電路晶片不需要被丟棄。在另一例子中，圖10說明一 CPU時脈1029A的上升時脈邊緣1097A造成一從CYCLE N- 1到CYCLE N之CPU輸出資料 1035A的相關轉換。在此說明於圖10的例子中，晶片組時脈 -21 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 530197 A7 ______B7_ 五、發明説明（19 ) 1049與CPU時脈1029A同相，但晶片組時脈1049的上升時脈邊緣1099不會發生在CPU輸出資料1035A的CYCLE N内。在此說明的實施例中，CPU時脈1029B的相位被調整使得 △ t延遲被反饋延遲控制信號ι21加入以相關於晶片組時脈 1049拉近此CPU時脈1029B At。在一實施例中，向前延遲控制L號119在此時未設定以增加延遲。藉由如說明的拉近 CPU時脈1029B At，CPU輸出資料1〇3 5B被相當地拉近。結果，上升時脈邊緣1099現在發生在CPu輸出資料10356的 CYCLE N内，由此修正此早先描述的系統故障。在一實施例中，C P U日寸脈1 〇 2 9 B被移位一夠小的量△ t使得由此系統中其他晶片至CPU的資料傳輸仍然在時脈容許度之内，且由此不會造成系統故障。在另一例子中’圖11是一時脈圖說明一晶片組時脈i 149 的上升時脈邊緣1197造成一從CYCLE N- 1到CYCLE N之晶片組輸出資料11 57的轉換。在說明於圖丨丨的實施例中，cpu 時脈1129A與晶片組時脈1149同相，但因為CPU時脈1129A 的上升時脈邊緣1 1 99A未發生在晶片組輸出資料丨丨57的 CYCLE N内，有一系統的故障。為了改善此系統故障， CPU時脈1129B被移位而與晶片組時脈丨149不同相△ t。在一貝施例中，CPU時脈1129B被移位藉由加入一 △!；延遲於向前延遲控制信號119。在一實施例中，反饋延遲控制信號121 在此時未設定以增加延遲。結果，CPU時脈丨丨29B相關於晶片組時脈1 149被推出At，造成CPU時脈1 129B的上升時脈邊緣1199A發生在晶片組輸出資料丨157的cycle N内。結果，早先描述的系統故P早已經根據本發明的教導而改善。在一 •22- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公董) 530197 A7 B7 五、發明説明（2〇 ) 實施例中，CPU時脈1129B被移位一夠小的量At使得由CPU 至此晶片組的資料傳輸維持在時脈容許度之内使得不會發生系統故障。在另一例子中，圖12是一時脈圖說明另一情況，其中一晶片組時脈1249與CPU時脈1229A不同相。在一實施例中，此晶片組時脈1249和CPU時脈1229A之間的相位差可能發生一瑕疵的結果在此系統的1/ Ο時脈路徑。如所示，晶片組時脈1249的上升時脈邊緣1297造成一從CYCLE N- 1到CYCLE N之晶片組輸出資料1257的轉換。在此說明的例子中，CPU 時脈1229A的上升時脈邊緣1299A不會發生在晶片組輸出資料1257的CYCLE N内，所以造成一系統故障在自晶片組至 CPU的輸入資料傳輸。為了改善對於自晶片組之CPU的輸入，此用於輸入之CPU 時脈1229B的相位根據本發明的教導被調整At 1202A。在一實施例中，用於輸入之CPU時脈1229B相關於晶片組時脈 1249藉由加入Δί至反饋延遲控制信號121來拉近。在一實施例中，向前延遲控制信號11 9在此時未設定以增加延遲。由於CPU時脈1229Β的相位被相移At 1202Α，CPU時脈1229Β 的上升時脈邊緣1299B現在發生在晶片組輸出資料1257的 CYCLE N内。因此，輸入至CPU至晶片組現在是可能的且不會造成如前述的系統故障。在一實施例中，此來自CPU之資料輸出的相位也被△ t 1202C調整使得沒有系統故障當傳遞資料自CPU至此系統中的其他晶片時。例如，可能有一情況，其中對於CPU輸入拉近CPU時脈1229B At 1202A會具有對於CPU輸出造成系統 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 29Ϋ公釐) 530197 A7 B7 五、發明説明（21 ) 故障的後遺症，假設CPU時脈12293被用於時脈輸出。因此，有效的CPU時脈用於自CPU的資料輸出已知如有效的 CPU時脈1229C。在一實施例中，此有效cpu時脈1229c的相位藉由加入At 1202C延遲於此I/O緩衝器電路113中輸出延遲控制信號14 1被調整△ t 1202C，如說明於圖1的。在此說明的實施例中，延遲電路139藉由輸出缓衝器135延遲資料輸出At 1202C，如由輸出延遲控制信號141控制的。在圖 12說明的實施例中，此用於cpu輸出之有效cpu時脈1229〔已經被調整與CPU時脈1229A同相。因此，cpu輸出的相位有效地未改變，即使用於cpu輸入之cpu時脈ΐ229β已經根據本發明之教導拉回At 1202A。在前面詳細的敘述中，本發明的方法和裝置已經來考範例的實施例描述 '然而，其為明顯的在不偏離本發明的廣大精神和範脅下修正和改變。本規格因此看作說明而不是本紙張尺度適财s s家標準(CNS) A4規格(21G X 297公爱)

Claims

530197 第090113201號專利申請案中文申請專利範圍替換本(92年1月）、申請專利範圍 1.種使用具輸入/輸出緩衝器電路之相户、置，包含·· 私谷 < 相亿碉整電路的裝一相位調整電路連接以接收一 # 祧…★ 按收系統時脈和相位控制資茗矛…无時脈可選擇相位差的罘1輸入/輸出（1/ 〇)時脈；一 1/ 0緩衝器電路相應於此第一裝置的1/0¾料’此UO緩衝器電路連接以鎖定此1/〇资料 t及自-遠端裝置的遠端1/0緩衝器電路，此遠端1/0緩衝益電路相應於一遠端1/0時脈計時，實際上與系統時脈同相。 2.根據申請專利範園第卜頁的裝置，其中此相位調整電路包含：一第一相位鎖定迴路電路以產生第一1/〇時脈；第一延遲電路連接至該第一相位鎖定迴路電路的參考時脈輸入，此第一延遲電路連接以接收系統時脈和連接以相應於相位控制資訊延遲此系統時脈；以及第一延遲電路連接至該第一相位鎖定迴路電路的— 反饋時脈輸入，此第二延遲電路連接以接收第一 1/〇時脈和連接以相應於相位控制資訊延遲此第一 1/ 〇時脈。 J.根據申請專利範圍第2項的裝置，其中此相位控制資訊包含：收第一延遲控制信號連接以被此第一延遲電路接及第二延遲控制信號連接以被此第二延遲電路接收本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） A B c D

530197 六、申請專利範圍 4.根據申請專利範圍第1項的裝置，其中此;[/ 〇缓衝器電路包括一第三延遲電路連接在此y 〇緩衝器電路的y 〇資料路徑中，此第三延遲電路連接以接收一第三延遲控制信號’此第二延遲電路連接以相應於第三延遲控制信號延遲此I/O緩衝器電路的1/〇資料。 5 ·根據申請專利範圍第4項的裝置，其中此1/ 〇資料路徑包含此1/ Ο緩衝器電路的輸出資料路徑，包括一輸出緩衝器和一輸出資料鎖定相應於此第一 1/ 〇時脈計時。 6·根據申請專利範圍第4項的裝置，其中此17 〇資料路徑包含此1/ Ο緩衝器電路的輸入資料路徑，包括一輸入緩衝器和一輸入資料鎖定相應於此第一 y 〇時脈計時。 7 ·根據申請專利範圍第2項的裝置，其中至少此第一 1/〇時脈具有一 T的時脈週期，其中至少此第一和第二延遲電路之一被包括在一延遲鎖定迴路（DLL)電路，其中至少此第一和第二延遲電路之一包含：一第一延遲鏈電路連接以接收一第一信號，此第一延遲鏈電路包括一串至少N個輸出，此鏈n個輸出的每一連續的一個連接以輸出第一信號帶有一額外的（1/Ν) χΤ延遲相關於此Ν個輸出鏈之相鄰的上游輸出；一第一選擇電路連接以接收此第一延遲鏈電路之至少 Ν個輸出的鏈’此第一選擇電路連接以選擇此至少ν個輸出'^鏈的至少一個相應於一延遲控制信號產生該第一和第一延遲電路之一的一輸出。 8·根據申請專利範圍第7項的裝置，其中該第一和第二延 -2 - 歧财_家鮮格(21Q_:公g-- 530197 8 8 8 A B c D 正充修補 >、申請專利範圍遲電路之一更包含一内插器電路連接以自第一選擇電路接收此第一延遲鏈電路之至少N個輸出中的一對，此内插器電路連接以產生該第一和第二延遲電路之一的該輸出相應於此延遲控制信號。 9 ·根據申請專利範圍第7項的裝置，其中此dll更包含校準電路連接一接收此第一信號和連接至此第一延遲鏈電路及連接以校準此第一延遲鍵電路。 1 〇 ·根據申請專利範圍第9項的裝置，其中此校準電路包含：一相位偵測器連接以接收此第一信號和連接以接收一延遲的第一信號自此第一延遲鏈電路之至少N個輸出之鏈的第N個；一上/下計數器連接至此相位偵測器的一輸出；及一校準控制器連接以接收一校準的控制信號自此上/下計數器和連接以產生一校準偏壓資訊連接以被此第一延遲鏈電路接收。 11. 根據中請專利範圍第7項的裝置，其中此第_延遲鍵電路包含一串至少N個可變電阻-電容（RC)電路連續地連接以輸出此第一延遲鏈電路之至少N個輸出的鏈。 12. 根據申請專利範圍第4項的裝置，並卉肀此罘三延遲電路包含： -第二延遲鏈電路連接以接收—輸入信號，此第二延遲鏈電路包括一串若干個輸出，此、击症认y , L右十個輸出之鏈的每一連、·，貝的一個連接以輸出一延遲輸現f有一額外增 • % -3- 本紙張尺歧财國國家鮮297公釐「裝訂線 530197 7、申請專利範圍加的延遲相關於此若干輸出鏈之相鄰的上游輸出；人一第二選擇電路連接以接收此第二延遲鏈電路之若輻出的鏈，此第二選擇電路連接以選擇若干輸出之鏈個相應於此第三延遲控制信號，其中一延遲輪出。仏被產生相應於此第二選擇電路之選擇的若干輸鏈的至少一個。〈 1 乂根據中請專利範圍第12項的裝置，i包含—第二内插# 私路連接以彳文此第二選擇電路接收此第二延遲鏈電路之若干輸出的一對，此第二内插器電路連接以輸出此延遲的輸出信號相應於此第三延遲控制信號。 14.根據申請專利範圍第12項的裝置，其中此第二延遲鏈電路被連接以自一校準電路接收校準偏壓資訊以校準此第二延遲鏈電路。 15·—種使用具輸入/輸出電路之時脈驅動電路的系統，包含一時脈驅動電路連接以產生一系統時脈；一第一晶片包括一第一輸入/輸出（1/ 〇)緩衝器電路和一第一相位鎖定迴路電路連接以接收此系統時脈和連接以產生一第一 I/O時脈連接以計時此第一 "〇緩衝器電路，此第一I/O時脈實際上與系統時脈同相；及一第二晶片包括一第二1/()緩衝器電路連接至此第一 I/O緩衝器電路以轉移1/0資料在第一和第二晶片之間，此第二晶片包括一相位調整電路連接以接收此系統時脈和連接以產生一第二I/O時脈連接以計時此第.二〗/〇緩衝 -4 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董） 530197六、申請專利範圍 8 8 8 8 A Β c D /f A α— 器電路，此第二1/ 〇時脈具有一與此系統時脈之可選擇的相位差。 ' 16·根據申請專利範圍第15項的系統，其中此第二晶片更包括一延遲電路在此第二1/〇緩衝器電路的1/()資料路徑中此L遲笔路連接以接收一延遲控制信號，此延遲電路連接以延遲一〗/ 〇資料轉移在此第一和第二晶片之間相應於此延遲控制信號。 17.根據申請專利範圍第16項的系統，其中此延遲電路相應於一校準控制器相應於一計數器輸出以提供此1/ 〇資料的延遲轉移實際上與程序_電壓-溫度的變動無關。 1 8 ·根據申凊專利範圍第1 5項的系統，其中此相位調整電路包含：一相位鎖定迴路電路連接以產生第二I/O時脈；向兩延遲電路連接至此相位鎖定迴路電路的參考時脈輸入和連接以接收此系統時脈，此向前延遲電路連接、k這參考時脈輸入從接收此系統時脈相應於一向前延遲控制信號；及反馈延遲電路連接至此相位鎖定迴路電路的反饋時脈^入和連接以接收此第二〗/ 〇時脈，反饋延遲電路連接以延遲反饋時脈輸入從接收此第二1/ 0時脈相應於一反饋延遲控制信號。 19·根據申請專利範圍第18項的系統，其中向前和反饋延遲兒路二者都相應於一校準控制器相應於一計數器輸出以 &供此個別時脈信號的延遲實際上與程序—電壓-溫度的 530197

變動無關。 20.根據申請專利範圍第18項的系統，其中至少此向前和反饋延遲電路之一被包括在一具有一計數器連接至一相位偵測器之輸出的延遲鎖定迴路（DLL)電路中，此相位偵測器連接以偵測一振盪信號和一延遲的振湯相位差，此由-延遲鏈電路產生的延遲振=3連接以延遲此振盪信號至少是此振盪信號的一個週期。 21·—種使用具輸入/輸出緩衝器之輸入/輸出時脈的方法，包含：二產生一第一輸入/輸出（1/〇)時脈相應於一系統時脈以計時一第一晶片的第一 1/〇緩衝器；調整此第一 I/O時脈的相位與系統時脈不同相位；在此第一晶片的第一 I/O緩衝器和一第二晶片的第二 I/O緩衝器之間傳遞1/0資料，此第二1/〇緩衝器相應於一罘二1/0時脈計時實際上與系統時脈同相。 22·,據申請專利範固第21項的方法，更包含相對於此系統時脈的校準延遲電路。 23.根據申請專利範圍第”項的方法，其中校準包含：延遲此系統時脈至少為此延遲電路的—半時服週期；測量此系統時脈和此延遲系統時脈之間的相位声；及调整此延遲電路使得此延遲系統時脈的轉換實際上與系統時脈的轉換一致。 24.根據申請專利範圍第㈣的方法，更包含調整此第一晶 «家標規格(210 -6 - X 297公釐） 530197

六、申請專利範圍 — ΙΦ 1：：Χ 片的第一 1/ Ο緩衝器之一 1/ 〇資料路徑的延遲使得通過此第一 1/ 0緩衝器的1/ 〇資料路徑之1/ 〇資料的傳遞與第一時脈不同相。 25 ·根據申請專利範圍第24項的方法，其中此第一 1/〇緩衝器的1/ Ο資料路徑包含此第一；[/ 〇緩衝器的輸出資料路徑。 26.根據申請專利範圍第24項的方法，其中此第一 υ 〇緩衝器的1/ 0資料路徑包含此第一〗/ 〇緩衝器的輸入資料路徑。 2 7 ·根據申請專利範圍第2 1項的方法，更包含對於在一系統中之1/ Ο時脈瑕疵的測試包括此第一和第二晶片，藉由凋整此第一 1/ 〇時脈的相位與系統時脈不同相並在此第一和第二1/ 〇緩衝器之間傳遞直到有一 U 〇資料傳遞失敗。 28·根據申請專利範圍第21項的方法，更包含克服在一系統中之I/O時脈瑕疵包括此第一和第二晶片，藉由調整此弟一 1/ 〇時脈的相位與系統時脈不同相直到有一 1/〇資料在第一和弟二晶片之間傳遞成功。 29· —種使用具鎖定輸入/輸出資料之輸入/輸出時脈的裝置，包含：用以產生一第一輸入/輸出（1/ 0)時脈相應於—系統時脈和相位控制資訊的裝置，此第一 1/〇時脈與系統時脈不同相在一可選擇的相位差；用以鎖定1/ Ο資料相應於此第—Iy/ 〇時脈計時的裝置， -7-

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=用以鎖疋1/ 0資料的裝置連接至遠端裝置用以鎖定1/ 〇貝料相應於此第二1/0時脈計時實際上與系統時脈同相0 30.根據中請專利範圍第29項的裝置，#中用以產生此第一 I/O時脈的裝置包含：，一相位鎖定迴路裝置用以產生此第一1/〇時脈；第一延遲裝置連接至此第一相位鎖定迴路裝置的一參考時脈輻入並連接以接收此系統時脈，此第一延遲裝置用以延遲此系統時脈相應於此相位控制資訊；及第一延遲裝置連接至此第一相位鎖定迴路裝置的一反锖時脈輸入並連接以接收此第一 1/ 0時脈，此第二延遲裝置用以延遲此第一 1/ 〇時脈相應於此相位控制資訊。