CN102281063A - 调整频率的方法以及装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000005070 sampling Methods 0.000 claims abstract description 56
- 230000015572 biosynthetic process Effects 0.000 claims description 72
- 238000003786 synthesis reaction Methods 0.000 claims description 72
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000008676 import Effects 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000007430 reference method Methods 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
本发明提供一种调整频率的方法和装置，涉及数字产品领域，为解决现有技术中不能动态调整时钟源频率的方法的技术问题而发明。所述方法包括：步骤一，频率合成模块输出上一采样周期的第一时钟，控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；步骤二，锁相环模块输入当前采样周期的源时钟，根据预设的倍频系数，输出预定分路总数且各分路具有预定相位差的当前采样周期的第二时钟；步骤三，频率合成模块输入第二时钟，依次选择第二时钟的各个分路，根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。本发明能够动态调整时钟源频率。
Description
技术领域
本发明涉及数字产品领域，特别是指一种调整频率的方法和装置。
背景技术
时钟信号几乎在所有数字产品中都存在。根据需求和应用场景的不同，对时钟的精确度和稳定度等性能指标的要求也不同。在大多数应用中，设备本地的时钟源并不需要由外界作用就能正常工作，时钟的性能指标也能满足需求。相对而言，工业测量和通信领域对时钟的性能指标要求较高，在多数情况下，需要利用辅助手段对时钟进行校准，例如，使用铷原子钟或者卫星授时作为参考，来调整时钟频率。
时钟系统中，时钟源将时钟送入锁相环，按照期望的频率调整后输出。大部分锁相环能够将时钟源的频率按照预设定值进行调整，并输出多路同样频率不同相位的时钟，但这种方法不能动态调整时钟源频率。
发明内容
本发明要解决的技术问题是提供一种调整频率的方法和装置，能够动态调整时钟源频率。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种调整频率的方法，包括：
步骤一，频率合成模块输出上一采样周期的第一时钟，控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
步骤二，锁相环模块输入当前采样周期的源时钟，根据预设的倍频系数，输出预定分路总数且各分路具有预定相位差的当前采样周期的第二时钟；
步骤三，频率合成模块输入所述第二时钟，依次选择所述第二时钟的各个分路，根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
所述步骤一之前，所述方法还包括：
所述控制模块根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数；
所述控制模块根据所述第一时钟的频率的精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；
所述控制模块根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数。
所述步骤三包括：
步骤31，所述频率合成模块从所述控制模块接收所述调整周期的时长；
步骤32，所述频率合成模块判断上一调整周期选择的所述第二时钟的分路是否是最后一路，若是则进行步骤33，否则进行步骤34；
步骤33，切换至所述第二时钟的第一分路，由当前调整周期的所述第二时钟的第一分路进行频率合成，然后进行步骤35；
步骤34，切换至所述第二时钟的下一分路，由当前调整周期的所述第二时钟的下一分路进行频率合成，然后进行步骤35；
步骤35，在所述调整周期的时长后，进入下一调整周期。
所述由当前调整周期的所述第二时钟的第一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；
所述由当前调整周期的所述第二时钟的下一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
所述控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长的步骤包括：
所述控制模块计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
所述控制模块根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
所述调整周期的时长T为1/(|R-D|×M/R×N)，其中，R为上一调整周期的所述参考时钟的频率，D为上一调整周期的所述第一时钟的频率，M为上一调整周期的所述第二时钟的频率，N为所述第二时钟的分路总数。
所述第二时钟的第n-1分路与第n分路之间的相位差为π/N，其中，n为第二时钟的分路序号，0≤n＜N，N为第二时钟的分路总数。
另一方面，提供一种调整频率的装置，包括：控制模块、锁相环模块以及频率合成模块；
所述控制模块用于，输入上一采样周期的参考时钟和频率合成模块输出的上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
所述锁相环模块用于，输入当前采样周期的源时钟，根据预设的倍频系数，输出所述分路总数的具有所述相位差的当前采样周期的第二时钟；
所述频率合成模块用于，输入所述第二时钟，依次选择所述第二时钟的各个分路，并根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
所述控制模块还用于，根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数，所述倍频系数为正整数；根据所述第一时钟的频率精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数，所述合频系数为正整数的倒数。
所述频率合成模块包括：
接收子模块，用于从所述控制模块接收所述调整周期的时长；
判断子模块，用于判断上一调整周期选择的所述第二时钟的分路是否是最后一路，生成判断结果；
切换子模块，用于当所述判断结果为是时，切换至所述第二时钟的第一分路，当所述判断结果为否时，切换至所述第二时钟的下一分路；
频率合成子单元，用于当所述判断结果为是时，由当前调整周期的所述第二时钟的第一分路进行频率合成；当所述判断结果为否时，由当前调整周期的所述第二时钟的下一分路进行频率合成；
定时子模块，用于在所述调整周期的时长后，进入下一调整周期。
所述频率合成子单元具体为：输出方波，当所述判断结果为是时，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；当所述判断结果为否时，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
所述控制模块包括：
签相子模块，用于计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
调整子模块，用于根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
本发明的实施例具有以下有益效果：
上述方案中，根据上一周期输出的第一时钟的频率和参考时钟的频率之间的差值，调整当前调整周期的输出的第一时钟的频率，能够动态调整输出频率，实现比较简单。
附图说明
图1为本发明所述的调整频率的方法一实施例的流程示意图；
图2为本发明所述的调整频率的方法另一实施例的流程示意图；
图3是本发明所述的调整频率的装置的一实施例的结构示意图；
图4是本发明所述的调整频率的装置的另一实施例的结构示意图；
图5是图4所述的调整频率的装置的应用场景的流程示意图。
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
如图1所示，为本发明所述的一种调整频率的方法的一实施例，包括：
步骤11，控制模块根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数；
步骤12，所述控制模块根据所述第一时钟的频率的精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；
步骤13，所述控制模块根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数。
步骤14，频率合成模块输出上一采样周期的第一时钟，控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
步骤15，锁相环模块输入当前采样周期的源时钟，根据预设的倍频系数，输出预定分路总数且各分路具有预定相位差的当前采样周期的第二时钟；然后分别跳转到步骤16和步骤14；在步骤14中，从下一采样周期开始循环；
步骤16，频率合成模块输入所述第二时钟，依次选择所述第二时钟的各个分路，根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
上述方案中，根据上一周期输出的第一时钟的频率和参考时钟的频率之间的差值，调整当前调整周期的输出的第一时钟的频率，能够动态调整输出频率，实现比较简单。
所述控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长的步骤包括：
所述控制模块计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
所述控制模块根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
所述调整周期的时长T为1/(|R-D|×M/R×N)，其中，R为上一调整周期的所述参考时钟的频率，D为上一调整周期的所述第一时钟的频率，M为上一调整周期的所述第二时钟的频率，N为所述第二时钟的分路总数。
所述第二时钟的第n-1分路与第n分路之间的相位差为π/N，其中，n为第二时钟的分路序号，0≤n＜N，N为第二时钟的分路总数。
如图2所示，为本发明所述的一种调整频率的方法的另一实施例，包括：
步骤21，控制模块根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数，所述倍频系数为正整数；
步骤22，所述控制模块根据所述第一时钟的频率的精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；
步骤23，所述控制模块根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数，所述合频系数为正整数的倒数。
步骤24，控制模块输入上一采样周期的参考时钟和频率合成模块输出的上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
步骤25，锁相环模块输入当前采样周期的源时钟，根据预设的倍频系数，输出预定分路总数且各分路具有预定相位差的当前采样周期的第二时钟；然后分别挑转到步骤26和步骤24；在步骤24中，从下一采样周期开始循环；
步骤26，所述频率合成模块从所述控制模块接收所述调整周期的时长；
步骤27，所述频率合成模块判断上一调整周期选择的所述第二时钟的分路是否是最后一路，若是则进行步骤28，否则进行步骤29；
步骤28，切换至所述第二时钟的第一分路，由当前调整周期的所述第二时钟的第一分路进行频率合成，然后进行步骤210；
步骤29，切换至所述第二时钟的下一分路，由当前调整周期的所述第二时钟的下一分路进行频率合成，然后进行步骤210；
步骤210，在所述调整周期的时长后，进入下一调整周期，然后跳转到步骤26。在步骤26中，从下一调整周期开始循环。
所述由当前调整周期的所述第二时钟的第一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；
所述由当前调整周期的所述第二时钟的下一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
以下描述本发明所述的调整频率的方法的应用场景。假设，时钟源输出的源时钟的频率为S Hz，锁相环输出N路频率为M Hz的第二时钟，根据M Hz时钟生成的调整后的第一时钟的频率为D Hz，参考频率的预设定频率为R Hz。所述方法包括如下步骤：
步骤1，调整锁相环的N路输出频率为M Hz的第二时钟的相位和频率，使其为参考时钟的频率R Hz的整数倍，第二时钟的第一分路的时钟相位为0度，第二分路的时钟相位为π/N，第三分路的时钟相位为2π/N...以此类推，第N分路的时钟相位为(N-1)π/N。首先使用第一分路时钟计数，生成频率为D Hz的第二时钟；
步骤2，使用预设定频率为R Hz的参考时钟与调整后的D Hz的第一时钟进行鉴相，并得出两个时钟的频差(R-D)Hz；根据频差(R-D)Hz计算第一时钟D Hz的补偿值，补偿公式如下：每秒补偿次数|R-D|×M/R×N，每次补偿的频率差R/(M×N)Hz；每次补偿的频率差指示调整频率的精度；
步骤3，平滑过渡至下一路时钟计数，来输出频率为D Hz的第一时钟，若当前为第N路时钟计数，则跳至第一分路时钟进行计数；
步骤4，在调整周期1/(|R-D|×M/R×N)秒之后，重复步骤3。
如图3所示，为本发明所述的一种调整频率的装置，包括：控制模块31、锁相环模块32以及频率合成模块33；
所述控制模块31用于，输入上一采样周期的参考时钟和频率合成模块输出的上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
所述锁相环模块32用于，输入当前采样周期的源时钟，根据预设的倍频系数，输出所述分路总数的具有所述相位差的当前采样周期的第二时钟；
所述频率合成模块33用于，输入所述第二时钟，依次选择所述第二时钟的各个分路，并根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
所述控制模块31还用于，根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数；根据所述第一时钟的频率精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数。
上述方案中，根据上一周期输出的第一时钟的频率和参考时钟的频率之间的差值，调整当前调整周期的输出的第一时钟的频率，能够动态调整输出频率，实现比较简单。
所述控制模块31包括：
签相子模块，用于计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
调整子模块，用于根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
所述频率合成模块33包括：
接收子模块，用于从所述控制模块接收所述调整周期的时长；
判断子模块，用于判断上一调整周期选择的所述第二时钟的分路是否是最后一路，生成判断结果；
切换子模块，用于当所述判断结果为是时，切换至所述第二时钟的第一分路，当所述判断结果为否时，切换至所述第二时钟的下一分路；
频率合成子单元，用于当所述判断结果为是时，由当前调整周期的所述第二时钟的第一分路进行频率合成；当所述判断结果为否时，由当前调整周期的所述第二时钟的下一分路进行频率合成；
定时子模块，用于在所述调整周期的时长后，进入下一调整周期。
所述频率合成子单元具体为：输出方波，当所述判断结果为是时，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；当所述判断结果为否时，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
所述调整周期的时长T为1/(|R-D|×M/R×N)，其中，R为上一调整周期的所述参考时钟的频率，D为上一调整周期的所述第一时钟的频率，M为上一调整周期的所述第二时钟的频率，N为所述第二时钟的分路总数。
所述第二时钟的第n-1分路与第n分路之间的相位差为π/N，其中，n为第二时钟的分路序号，0≤n＜N，N为第二时钟的分路总数。
图4是本发明所述的调整频率的装置的另一实施例的结构示意图；本发明所述的调整频率的装置中，鉴相子模块41用于将合成的频率与参考时钟进行鉴相统计；调整子模块42对锁相环模块初始化，给锁相环发送配置信息(例如倍频系数等)，根据鉴相结果动态配置调整频率合成模块的调整信息(例如合频系数等)；锁相环模块43用于将时钟源的源时钟倍频至更高的频率；频率合成模块44用于将高频率的第二时钟计数生成低频率的第一时钟。图5是图4所述的调整频率的装置的应用场景的流程示意图。以下描述结合图4和图5，描述本发明所述的频率合成装置的应用场景。
步骤51，根据参考时钟5.0000001MHz，配置锁相环模块输出的第二时钟为200MHz，使得第二时钟为参考时钟和源时钟的公倍数；(本应用场景中，选取参考时钟的频率的整数位)，配置频率合成模块的输入输出分别为200MHz和5MHz，5MHz首先由第二时钟的第一分路计数生成，共有4路第二时钟用于调整；也就是说，倍频系数为20，合频系数为1/40。
步骤52，鉴相子模块对频率合成模块输出的5MHz第一时钟和参考时钟5.0000001MHz进行鉴相统计；
步骤53，调整子模块对鉴相值进行处理，根据上文所述的计算出频率合成模块的每秒补偿次数及补偿的频率差，其分别为16次和0.00625Hz；
步骤54，调整子模块将调整信息送入频率合成模块，并实时根据最新的预设参考时钟进行更新；
步骤55，频率合成模块根据调整信息得到调整间隔为0.0625秒；
步骤56，判断当前的5MHz是否为第四路时钟计数，若是则进行步骤57否则进行步骤58；
步骤57，5MHz时钟由第二时钟计数切换至第一分路时钟计数，进行步骤309；
步骤58，5MHz时钟由第二时钟计数切换至下一分路时钟计数，进行步骤309；
步骤59，在调整周期时长后，进行步骤55。
本发明提供了一种调整频率的方法和装置，能够动态调整时钟源频率。采用多个不同相位的高频率时钟合成低频率时钟。不仅能够实现高精度的频率合成，而且能够实现低频率的微调。可以有效地提高输出时钟的精度和稳定性等性能指标，降低时钟系统整体成本，并可以用于各种时钟频率恢复的应用场合，具有很强的通用性。在上述实施例中，假设时钟源为10MHz，时钟源的调整范围为10MHz±50Hz，而当期望得到10MHz+60Hz的时候。由于时钟源自身的调整范围有限，达不到这个频率，同时普通锁相环对应到10MHz±50Hz的输入频率也很难输出期望得到的频率。而通过上述方式，则很容易实现。
所述锁相环的倍频系数为锁相环的输出时钟的频率和输入时钟的频率之间的比值，可以为正整数；所述频率合成模块的合频系数为频率合成模块的输出时钟的频率和输入时钟的频率之间的比值，可以为正整数的倒数。
所述方法实施例是与所述装置实施例相对应的，在方法实施例中未详细描述的部分参照装置实施例中相关部分的描述即可，在装置实施例中未详细描述的部分参照方法实施例中相关部分的描述即可。
本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，包括如上述方法实施例的步骤，所述的存储介质，如：磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random Access Memory，RAM)等。
在本发明各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也在本发明的保护范围之内。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种调整频率的方法，其特征在于，包括：
步骤一，频率合成模块输出上一采样周期的第一时钟，控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
步骤二，锁相环模块输入当前采样周期的源时钟，根据预设的倍频系数，输出预定分路总数且各分路具有预定相位差的当前采样周期的第二时钟；
步骤三，所述频率合成模块输入所述第二时钟，依次选择所述第二时钟的各个分路，根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
2.根据权利要求1所述的调整频率的方法，其特征在于，所述步骤一之前，所述方法还包括：
所述控制模块根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数；
所述控制模块根据所述第一时钟的频率的精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；
所述控制模块根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数。
3.根据权利要求1所述的调整频率的方法，其特征在于，所述步骤三包括：
步骤31，所述频率合成模块从所述控制模块接收所述调整周期的时长；
步骤32，所述频率合成模块判断上一调整周期选择的所述第二时钟的分路是否是最后一路，若是则进行步骤33，否则进行步骤34；
步骤33，切换至所述第二时钟的第一分路，由当前调整周期的所述第二时钟的第一分路进行频率合成，然后进行步骤35；
步骤34，切换至所述第二时钟的下一分路，由当前调整周期的所述第二时钟的下一分路进行频率合成，然后进行步骤35；
步骤35，在所述调整周期的时长后，进入下一调整周期。
4.根据权利要求3所述的调整频率的方法，其特征在于，
所述由当前调整周期的所述第二时钟的第一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；
所述由当前调整周期的所述第二时钟的下一分路进行频率合成的步骤具体为：
输出方波，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
5.根据权利要求3所述的调整频率的方法，其特征在于，所述控制模块输入上一采样周期的参考时钟和所述上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长的步骤包括：
所述控制模块计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
所述控制模块根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
6.根据权利要求5所述的调整频率的方法，其特征在于，所述调整周期的时长T为1/(|R-D|×M/R×N)，其中，R为上一调整周期的所述参考时钟的频率，D为上一调整周期的所述第一时钟的频率，M为上一调整周期的所述第二时钟的频率，N为所述第二时钟的分路总数。
7.根据权利要求3所述的调整频率的方法，其特征在于，所述第二时钟的第n-1分路与第n分路之间的相位差为π/N，其中，n为第二时钟的分路序号，0≤n＜N，N为第二时钟的分路总数。
8.一种调整频率的装置，其特征在于，包括：控制模块、锁相环模块以及频率合成模块；
所述控制模块用于，输入上一采样周期的参考时钟和频率合成模块输出的上一采样周期的第一时钟，输出根据所述参考时钟和所述第一时钟生成的调整周期的时长；
所述锁相环模块用于，输入当前采样周期的源时钟，根据预设的倍频系数，输出所述分路总数的具有所述相位差的当前采样周期的第二时钟；
所述频率合成模块用于，输入所述第二时钟，依次选择所述第二时钟的各个分路，并根据所述调整周期的时长、预设的合频系数进行频率合成，输出当前调整周期的第一时钟。
9.根据权利要求8所述的调整频率的装置，其特征在于，所述控制模块还用于，根据所述参考时钟的频率和所述源时钟的频率，配置所述锁相环模块的倍频系数；根据所述第一时钟的频率精度要求，配置所述第二时钟的分路总数以及所述第二时钟的各分路之间的相位差；根据所述参考时钟的频率和所述锁相环的倍频系数，配置所述频率合成模块的合频系数。
10.根据权利要求8所述的调整频率的装置，其特征在于，所述频率合成模块包括：
接收子模块，用于从所述控制模块接收所述调整周期的时长；
判断子模块，用于判断上一调整周期选择的所述第二时钟的分路是否是最后一路，生成判断结果；
切换子模块，用于当所述判断结果为是时，切换至所述第二时钟的第一分路，当所述判断结果为否时，切换至所述第二时钟的下一分路；
频率合成子单元，用于当所述判断结果为是时，由当前调整周期的所述第二时钟的第一分路进行频率合成；当所述判断结果为否时，由当前调整周期的所述第二时钟的下一分路进行频率合成；
定时子模块，用于在所述调整周期的时长后，进入下一调整周期。
11.根据权利要求10所述的调整频率的装置，其特征在于，所述频率合成子单元具体为：输出方波，当所述判断结果为是时，当当前调整周期的所述第二时钟的第一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的第一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；当所述判断结果为否时，当当前调整周期的所述第二时钟的下一分路的上升沿出现的数量达到所述合频系数时，触发所述方波的高电平；当当前调整周期的所述第二时钟的下一分路的下降沿出现的数量达到所述合频系数时，触发所述方波的低电平；所述合频系数为自然数。
12.根据权利要求10所述的调整频率的装置，其特征在于，所述控制模块包括：
签相子模块，用于计算所述上一采样周期的参考时钟的频率和所述上一采样周期的第一时钟的频率之间的差的绝对值，生成频率差值；
调整子模块，用于根据所述频率差值、所述第二时钟的频率、所述第二时钟的分路总数以及所述参考时钟的频率，生成调整周期的时长并输出。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101969349A CN102281063A (zh) | 2010-06-10 | 2010-06-10 | 调整频率的方法以及装置 |
| PCT/CN2010/074667 WO2011153721A1 (zh) | 2010-06-10 | 2010-06-29 | 调整频率的方法和装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101969349A CN102281063A (zh) | 2010-06-10 | 2010-06-10 | 调整频率的方法以及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102281063A true CN102281063A (zh) | 2011-12-14 |
Family
ID=45097476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101969349A Pending CN102281063A (zh) | 2010-06-10 | 2010-06-10 | 调整频率的方法以及装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102281063A (zh) |
| WO (1) | WO2011153721A1 (zh) |
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- 2010-06-29 WO PCT/CN2010/074667 patent/WO2011153721A1/zh active Application Filing
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Also Published As
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|---|---|
| WO2011153721A1 (zh) | 2011-12-15 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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