CN1973438A - 频率合成器和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 40
- 230000004044 response Effects 0.000 claims description 63
- 238000010168 coupling process Methods 0.000 claims description 35
- 238000005859 coupling reaction Methods 0.000 claims description 35
- 230000008878 coupling Effects 0.000 claims description 34
- 230000010363 phase shift Effects 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000003750 conditioning effect Effects 0.000 claims 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000011664 signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000004891 communication Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- CKNOLMVLQUPVMU-YMMLYESFSA-N digitalin Chemical compound C1([C@@H]2[C@@]3(C)CC[C@H]4[C@H]([C@]3(C[C@@H]2O)O)CC[C@H]2[C@]4(C)CC[C@@H](C2)O[C@H]2[C@H](O)[C@H]([C@H]([C@@H](C)O2)O[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)OC)=CC(=O)OC1 CKNOLMVLQUPVMU-YMMLYESFSA-N 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract
一种分数频率合成器包括一电路，该电路交替地输出多个具有相应不同周期的输出信号，以驱使输出信号的平均周期在期望周期的预定数量的相位阶跃内。相位阶跃由多个具有相同频率的相移参考时钟信号提供。输出信号的平均周期是参考时钟信号周期的分数倍。
Description
技术领域
本发明一般涉及电子电路，尤其涉及产生具有预期周期的脉冲序列的电子电路。
背景技术
电子电路能产生可用于许多应用的脉冲序列，诸如时钟和脉冲发生器。在各种各样的应用中，需要产生具有与参考时钟周期成整数或非整数倍关系的周期的脉冲序列。非整数倍可表示为M/N＝P.Q，其中M和N均是自然数，P和Q分别是整数和小数。因此，M/N是以分数表达的有理数，而P.Q是表达为小数的相等数。例如，如果参考时钟周期是10ns(即100MHz)，则产生周期为48.8ns(即20.5MHz)的信号，参考时钟周期可以被乘以4.88(即M＝488，N＝100，P＝4和Q＝0.88)。这与将参考时钟频率除以4.88是等效的(即100MHz/4.88＝20.5MHz)。已经提出了若干种用以产生具有与参考周期成非整数倍关系的周期的输出信号的方法。然而，这些方法的抖动限制了其有效性。抖动指的是因为不同相位的两个信号之间的切换所引起的脉冲位置的变化，并且以噪音和/或非期望频率调制的形式出现在输出信号中。噪音通常降低系统的信噪比。
抖动在输出信号的相位判定中会引起误差，因此，会减少相位裕量。输出信号的相位可用于许多应用中，例如模/数和数/模转换器，以限定数据采样时间点。如果输出信号的相位抖动，则会导致时间点的误差，进而影响整个信号的品质。
一种产生具有非整数倍周期的信号的方法是有理数比率法。该方法在美国专利5,088,057中公开，将参考时钟频率除以两个不同整数值以产生两个次频率。然后系统在这两个次频率之间切换以产生平均时钟频率。然而，有理数比率法带来的一个问题是，平均时钟频率在两个次频率的相位之间呈现抖动。因为次频率是通过除以整数而产生的，所以抖动为时钟周期的量级。
另一种方法称为分数频率除法器法。如美国专利6,157,694中所公开的，系统提供数个相移参考信号，其脉冲边沿在参考信号周期上移动。脉冲边沿响应于触发信号在一特定时刻输出，以向输出信号提供由高到低、或由低到高的脉冲边沿。因此，触发事件的时序决定了输出信号的频率。然而，分数频率法在输出信号中也会产生抖动，因为切换是在其脉冲边沿通常并不总是在正确时刻出现的两个相移信号之间进行的。
在上述有理数比率和分数频率的方法中，可通过增大参考信号的频率来减少抖动。在分数频率法中，通过增加相移信号的数量也可减少抖动。然而，增大参考频率和相移信号的数量会加大电路的复杂性和成本。因此，需要提供一种频率合成器，它使用较低的频率参考信号和较少的相移信号来提供具有任意周期和较小抖动的输出信号。
发明内容
本发明提供了一种频率合成器，它带有交替输出具有不同周期的多个输出信号的电路，从而驱使输出信号的平均周期在期望周期的预定数量的相位阶跃内。多个输出信号可通过诸如高频振动之类的技术、或者响应正比于平均周期与期望周期之差的误差信号而输出。相位阶跃通过多个相移参考时钟信号来提供，从而可驱使输出信号在期望周期的一个相位阶跃内。
在本发明的另一方面中，带频率合成器的信号处理系统包括信号选择电路，该信号选择电路响应于控制信号输出多个相移参考信号中的选定相移参考信号。触发器电路被耦合至信号选择电路的输出端，并且响应于选择信号交替地输出多个输出信号。控制电路被耦合至信号选择电路的输出端，并分别将控制和选择信号提供给信号选择和触发器电路。这样，多个输出信号提供一个输出信号，驱使其平均周期在期望周期的预定数量的相位阶跃内。
通过参考以下附图、描述和权利要求，本发明的这些和其它特征、方面和优点将会得到更好的理解。
附图说明
图1是根据本发明的通信系统的简化框图；
图2是图1所包含的锁相环路的简化框图；
图3是图2所示频率合成器的简化框图；
图4是图2所示相位位移参考信号的时序图；
图5是图3所示频率合成器的更详细框图；
图6是图5所示前置计算逻辑电路的更详细框图；
图7是图5所示时钟合成逻辑电路的简化框图；
图8是图7所示时钟合成逻辑电路的更详细框图；
图9是图5所示前置计算逻辑电路的另一个实施例的框图；
图10是图7所示信号选择电路的另一个实施例的框图；
图11是根据本发明的提供输出信号的方法的简化流程图；
图12是根据本发明的提供输出信号的另一种方法的简化流程图。
具体实施方式
图1是实现本发明的通信系统30的简化框图。系统30包括信号处理系统31，它通过模拟锁相环路(PLL)11连接至数字锁相环路(PLL)10。系统31包含模/数转换器(ADC)32，它通过数据传送系统34接收来自数/模转换器(DAC)36的输入。PLL 10和11可包括在与图1所示的通信系统不同的通信系统中，以提供具有期望周期的脉冲序列，其中该周期可以是参考时钟周期的整数倍或非整数倍。然而，PLL 10和11在通信系统30中示出，以说明本发明的一个特定实施例。
PLL 10响应于输入信号S(Tin，in)和参考信号Sref(T0，0)提供时钟信号S(Tout，out)，其中Tout可以是Tin的整数(例如5)倍或非整数倍(例如4.33)。PLL 11响应于S(Tout，out)，将时钟信号S(T′out，out)提供给ADC 32、DAC 36和系统34。T指信号周期，f指信号频率(f＝1/T)，指信号相位。
PLL 11在系统30中是可选组件，它包含其中以将Tout乘以一小数值来提供T′out。模拟PLL与数字PLL相比，通常能更快和更精确地将信号周期乘以较小值。模拟PLL比数字PLL能更好地滤除高频噪声。因此，数字PLL 10能通过将Tin乘以一较大整数或非整数数相乘来提供Tout。然后模拟PLL 11将Tout乘以一较小整数以提供T′out，并滤除信号S(Tout，out)中可能的高频噪声。
在运行中，ADC 32以频率fout采样信号SAnalog，以提供相应的数字信号SDigital。SDigital由系统34处理和传送，其中系统34输出数字信号S′Digital。S′Digital被提供给转换器36，其中它被转换回模拟信号S′Analog。因此，ADC 32和DAC 36以Tout决定的速率采集相应数据，其中Tout可在期望周期的一个相位阶跃内。当Tout是Tin的整数或非整数倍时，这减少了抖动并且还增大了所转换信号的信噪比。
DAC 36出于讨论简单和容易之目的示出，而且可被另一数字系统替换，诸如显示装置或数据处理系统。在期望以视觉格式(诸如在电视系统中)提供S′Digital中所包含的信息时可使用显示装置。当期望执行计算或以其它方式响应于S′Digital处理数据时使用数据处理系统。
图2示出数字PLL 10的更详细视图。PLL 10包括通过数字滤波器13连接到频率合成器16的相位检测器12。多相信号发生器15也被连接至频率合成器16。检测器12接收SAnalog，发生器15接收Sref(T0，0)，而合成器16提供S(Tout，out)。
滤波器13可包括有限脉冲响应滤波器、无限脉冲响应滤波器或另一数字滤波器。如果滤波器13包含模拟滤波器，则PLL 10对应于模拟PLL。在这种情况下，模拟滤波器可包括低通滤波器、或能滤除期望范围的频率和/或提供信号放大的另一模拟滤波器。对于模拟PLL的情形，可能并不需要外部参考信号，因为Sref(T0，0)可通过模拟滤波器在内部产生、并提供给发生器15。PLL 11可以是PLL 10的模拟版本，它可将Tout乘以整数或非整数，其中以模拟滤波器取代滤波器13。
发生器15提供Sref(T0，0)的相移信号，标示为S(T0，0)、S(T0，1)、S(T0，2)和S(T0，3)(即“相移信号”)。发生器15可包括用于产生相移信号的多相环形振荡器、数字延迟线、或者延时锁定回路。
除法器电路18被耦合在合成器16和相位检测器12之间。如果除法器电路18的除数是N，则反馈至相位检测器12的信号的周期等于N·Tout，并标示为S(N·Tout，out)。因此，合成器16可提供周期是Tin的倍数的信号，其中当S(Tin，in)和S(Tout，out)被锁定时，in等于out。
周期T0通常比Tin和Tout小得多，从而频率f0大于fin和fout。这样，与S(Tin，in)和S(Tout，out)相比较，Sref(T0，0)具有位于(即相移至)紧密间隔的时间间隔上的脉冲边沿。为了提供接近S(Tout，out)的信号，合成器16在特定时间选择这些脉冲边沿，如将在下面更详细讨论的。
在运行中，输入信号S(Tin，in)被提供给检测in的相位检测器12。PLL 10响应于Sref(T0，0)和S(Tin，in)，调节S(Tout，out)的周期和相位。检测器12将相位in与相位out进行比较，并向过滤器13提供表示为S(in-out)的信号，该信号与两个相位(即in-out)之间的差成比例。过滤器13的频率响应被选择为使信号S(Tin，in)和S(Tout，out)之间相位的高频波动最小化，从而S(in-out)为近似的恒定信号。频率合成器16相移确定在一特定时间应输出哪个相移信号，从而Tout＝(M/N)·Tin＝P.Q·Tin。该方程也可写成为Tout＝(M·m/N)·Tin＝(P.Q)·m·Tin，其中m是每个时钟周期中相位阶跃的数量。一个相位阶跃是相移参考信号之间的时间间隔。
图3示出合成器16的一个实施例。合成器16包括信号选择电路21，它将时钟信号Sclock输出到触发器23和控制电路26。控制电路26向电路21提供相位控制信号Scontrol，并向触发电路23提供启用信号SEnable。电路21响应于Scontrol向电路23和26输出预期相移信号。因此，SClock是根据Scontrol确定、并由相移脉冲信号形成的合成信号。触发电路23响应于Sclock在预定时间输出高到低或低到高的脉冲边沿以形成输出信号。
通常，两个或更多输出信号被选择性输出，从而平均输出是S(Tout，out)。为了简便讨论起见，假定电流23输出标示为S(Tout1，out1)和S(Tout2，out2)的两个信号。预定时间可被选择为使两个输出信号的周期平均为Tout(Tout＝(Tout1+Tout2)/2)。控制电路26可类似于有理数比率法选择Tout1和Tout2，从而驱使抖动在预定数量的相位阶跃内。通常，预定数量的相位阶跃通常小于m个相位阶跃，并且较佳地为一个相位阶跃。
图4是示出相移参考信号和信号S(Tout1，out1)、S(Tout2，out2)以及S(Tout，out)的时序图40。还示出了时序图40的放大部分50。如放大部分50所示，相移信号除了具有相移(例如，0＝0°，1＝90°，2＝180°，和(3＝270°)之外与信号Sref(T0，0)相同，从而相移信号在T0上是间隔开的。相位可以类似于分数除法器法的方式移动。通常，随着相移信号增多，输出信号的精度增大而抖动随之减小，这是因为时间分辨率更高了(即相移信号之间的间隔减小)。
在一示例中，假设期望使Tout等于4.85·T0。控制电路26判定4.85·T0介于Tout1＝4.75·T0和Tout2＝5.0·T0之间，其中4.75·T0是四个参考信号周期和四个相位阶跃，而5.0·T0是五个参考信号周期和零个相位阶跃。如果电路23在M个时钟周期上相等次数地交替输出S(Tout1，out1)和S(Tout2，out2)，则Tout将是4.875·T0((4.75·T0+5.0·T0)/2＝4.875·T0)，且它在4.85·T0的一个相位阶跃内。
然而，如果电路23略多地输出S(Tout1，out1)，则Tout将会更趋近于4.85·T0。这是因为Tout1小于Tout2，平均值将会被减少。如果Tout是T0的整数倍，则Toutl可以等于Tout2。在这种情况下，如果触发电路23仅仅输出Tout1或Tout2而不是在两者之间交互输出，则Tout1和Tout2还将是T0的整数倍，且抖动将最小。
因此，合成器16以作为Tout1和Tout2的平均值的周期T0提供S(Tout，out)。该平均值可以通过改变SControl和SEnable加以调整，从而在N个时钟周期内，以一定次数输出Tout1和Tout2。如果S(Tout1，out1)输出更多，则Tout将会减小，而如果S(Tout2，out2)输出更多，则Tout将会增大。这样，如果Tout1和Tout2被选择为在T0的一个相位阶跃内，则S(Tout，out)的抖动可被驱使为在一个相位阶跃的量级内。
图5示出图3所示频率合成器的更详细框图。在图5中，信号选择电路21包括多路复用器，而触发电路23包括D-触发器。控制电路26包括耦合至时钟合成逻辑电路28的前置计算逻辑电路27。时钟合成逻辑电路28确定参考时钟周期和相位阶跃以提供S(Tout1，out1)和S(Tout2，out2)。电路21可包括其它可响应于控制信号接收多个输入信号、并输出多个信号之一的电子电路，但是在本文中为简单起见示出了一个多路复用器。触发电路23可包括其它触发电路，诸如像J-K触发器或锁存器，它能响应于输入信号改变其输出的状态。
前置计算逻辑电路27接收M、m、和N，并且作为响应，根据等式M·m/N＝(P.Q)·m＝P′.Q′，向逻辑电路28输出P′、P′+1、-N·Q′、和(1-Q′)·N。M和N是自然数，而P和Q分别是整数和小数。因此，M/N是表示为分数的有理数，P.Q是表示为小数的相等值。P′、Q′分别是(P.Q)·m的整数和小数，它是每个时钟周期内的相位阶跃数。
所以，P′可以是Tout1的相位阶跃数，而P′+1可以是Tout2的相位阶跃数。如果仅仅分别输出S(Tout1，out1)或S(Tout2，out2)，则在N个时钟周期值-N·Q′和(1-Q′)·N是多个相位阶跃中的误差。逻辑电路28可分别向逻辑电路23和选择电路21提供SEnable和SControl，从而如上所述，电路23响应于信号P′、P′+I、-N·Q′和(1-Q′)·N选择性地输出S(Tout1，out1)和S(Tout2，out2)。这样，S(Tout，out)被驱使至S(Tout1，out1)和S(Tout2，out2)的平均值。
在一示例中，假定期望使Tout等于4.58·T0。这可改写成(458/100)·T0，从而M＝458且N＝100。如果每个时钟周期有m＝32个相位阶跃，则每个参考时钟周期有M·m/N＝(P.Q)·m＝146.56个相位阶跃，并且P′＝146，Q′＝0.56。换言之，每100个参考时钟周期应提供14,656个相位阶跃(即N＝100)。在这种情况下，前置计算电路27将使Tout1＝P′＝146个相位阶跃，Tout2＝P′+1＝147个相位阶跃，-Q′·N＝-56个相位阶跃，而(1-Q′)·N＝44个相位阶跃。
如果对N＝100时钟周期输出Tout1，则Tout将成为14,600个相位阶跃，低估了-Q′·N＝-56个相位阶跃。如果对N＝100时钟周期输出Tout2，则Tout将成为14,700个相位阶跃，高估了(1-Q′)·N＝44个相位阶跃。因此，值-Q′·N和(1-Q′)·N是在m·M个相位阶跃上分别通过Tout1和Tout2估计Tout时的误差。逻辑电路28控制电路21和23，从而响应于逻辑电路28交替输出Tout1＝146个相位阶跃和Tout2＝147个相位阶跃中的一个，所以在N＝100个时钟周期之后平均输出14,656个相位阶跃。这将如期望的那样，在每个时钟周期提供146.56个相位阶跃的平均周期。
图6示出电路27的简化框图。电路27包括A/B除法器81，其中输入端A通过乘法器80耦合至信号M和m。乘法器80将信号M与m相乘、并且信号N被提供给输入端B。信号N、m和M可从包含在合成器16内的存储器元件提供，或者它们可从外部提供。除法器81形成比率m·M/N，并在相应输出端输出P′和Q′。加法器84对P′加一以提供P′+1。乘法器83提供信号-Q′·N，且逻辑电路82被连接至除法器81以提供信号(1-Q′)·N。
图7是时钟合成逻辑电路28的简化框图。电路28包括通过相位电路71耦合至延迟电路72的信号选择电路70。电路70从电路27接收信号P′、P′+I、-Q′·N、和(1-Q)·N，且延迟电路72向电路70和71输出SEnable。电路70在不同时间将S(Tout1，out1)和S(Tout2，out2)提供给电路71，并且电路71将信号SDelay提供给电路72，其中SDelay与P相等。电路71还分别将信号Scontrol和SEnable输出给信号选择电路21和触发电路23(参见图5)。
在运行中，电路70确定向电路71输出哪个信号周期-Tout1＝P′或Tout2＝P′+1。这可通过形成表示为SError的误差信号实现，该误差信号等于在提供m·M个相位阶跃时在多个相位阶跃中的误差。例如，如果平均输出周期小于预期输出周期(即Tout)，则电路28低估了预期周期。在这种情况下，电路70将输出更多的Tout2以将周期高估一定时钟周期数，从而将平均周期增至期望周期。如果平均周期大于预期周期，则电路70将更多地输出Tout1以将期望周期低估一定时钟周期数，从而平均周期降至期望周期。
电路72确定Tout1和Tout2中用P表示的完整时钟周期的数量。通过对上升、下降计数、或者通过在触发SEnable之前延迟预定时间量，电路72可确定时钟周期的数量。SEnable也可被提供给触发电路23，从而它在正确的时间点被触发，以随着由信号选择电路21提供的正确的下降和上升脉冲边沿提供S(Tout1，out1)和S(Tout2，out2)。
响应于SEnable，相位选择电路71确定由Q′表示的相位阶跃的数量。相位阶跃与由信号选择电路70提供的Tout1或Tout2的分数部分相对应。通过对上升、下降计数或者延迟预定时间量，电路71可确定正确的相位数。一旦已确定合适的相位数，电路71就以Scontrol的形式将该值输出至信号选择电路21，并且作为响应，电路21输出正确的相位偏移参考信号。
图8是时钟合成逻辑电路26的更详细示图。信号选择电路70包括由Sclock钟控的误差寄存器41。寄存器41的输出端被耦合到加法器64、并通过加法器42耦合到比较电路43。比较电路43的输出端与信号选择40和44的使能端耦合。信号-Q′·N和(1-Q′)·N被提供给信号选择40的相应输入端，且信号P′和P′+1被提供给信号选择44的相应输入端。信号选择44的输出端与相位电路71耦合，且信号选择44的输出端通过加法器64与寄存器41的输入端连接。
在运行中，寄存器41在当前时钟周期内输出其存储值，该存储值在启动时可能为零。加法器42将该值与-Q′·N(负数)相加以产生SError，随后将SError与零作比较。如果SError比零小，则信号选择40响应于Sseleet输出(1-Q′)·N(正数)。然后信号(1-Q′)·N与存储器41中的当前存储值相加，并在下一个时钟周期期间将结果存储在寄存器41中。此后重复该过程且SError的负数值变小，直到其大于零。在SError值大于零的第一个时钟周期中，信号选择40将响应于Sselect将(1-Q′)·N输出到加法器64。这样，寄存器41保持不断更新的相位阶跃总数，并将该总数调节成对于每N个时钟周期提供m·M个脉冲阶跃。
相位选择电路71包括相位阶跃寄存器45，其输入端与信号选择44的输出端耦合。寄存器45的输出端与延迟寄存器46和加法器47相耦合。寄存器46的输出端与时钟选择电路72耦合。加法器47的输出端与相位选择寄存器51的输入端耦合。寄存器51的输出端通过加法器47与其自身的输入端耦合，并且向信号选择电路21提供Scontrol信号(参见图3)。
寄存器45通常以数字形式从信号选择44接收P′或P′+1。对应时钟周期的P′或P′+1中的比特由寄存器46输出至时钟选择电路72。电路72包括信号选择57，其输出端与时钟选择寄存器58耦合。寄存器58的输出端与比较器60和减法器61耦合。寄存器46的输出端和减法器61的输出端与信号选择57的相应输入端耦合。比较器60的输出端与信号选择57的使能端耦合。寄存器46的输出端还通过比较器59与或门63的输入端耦合。比较器60的输出端通过寄存器62的使能端与门63的另一个输入端耦合。寄存器58和62由Sclock钟控。
时钟选择电路72接收P′或P′+1中与相位阶跃数对应的比特，并从该数开始递减计数至零，在此期间SEnable对一个时钟周期从低切换至高。SEnable被输出到触发电路21(参见图3)，并且与寄存器41、45和46的使能端耦合。响应于SEnable变高，相位选择电路71确定哪个相位阶跃应当由信号选择电路21响应于Scontrol输出。
相位选择电路71通过接收与来自寄存器45的信号P′或P′+1中的相位阶跃相对应的比特来确定Scontrol。这些比特对应于要由信号选择电路21输出的相位阶跃。该值存储在寄存器51内，从而当SEnable再次变高时，它可加至下一个时钟周期内的相位阶跃。
加法器47和寄存器51构成相位选择电路56，它可由如图中替换箭头73所指被相位选择电路74替代。在对相位阶跃进行计数时，电路74可被用来减少计时误差。电路73包括与寄存器51耦合的加法器52。加法器52的输出端和寄存器51的输入端与信号选择53的相应输入端耦合。寄存器51的输出端和信号选择53的输出端与信号选择54的相应输入端耦合。信号选择54的输出端与在其输出端提供Scontrol的相位延迟寄存器55耦合。寄存器45的输出端还与比较器48和比较器49的输入端耦合。比较器48和49的输出端与或门50的相应输入耦合。门50的输出端与信号选择53的使能端耦合，而信号选择54的使能端耦合至SEnable。
相位选择电路74通过接收与来自寄存器45的P′或P′+1信号中的相位阶跃相对应的比特来确定Scontrol。这些比特通过比较器48与零作比较，并通过比较器49与(m/2)-1作比较。如果比特与零相等或大于(m/2)-1，则门50使信号选择53将寄存器51的输入信号输出至信号选择54。该值然后在下一个时钟周期由寄存器55输出为Scontrol。
然而，如果比特在零和(m/2)-1之间，则电路72响应来自寄存器46的指示计数一较少的时钟周期。在这些实例中，门50使得信号选择53的使能端为低，从而在下一时钟周期将m/2相位阶跃(即时钟周期的一半)加至Scontrol。然后如前所述对相位阶跃进行计数并输出Scontrol。例如，假定m＝32且它想要提供133个相位阶跃。这对应于四个和五个相位阶跃。电路72将计数三个时钟周期，这对应于96个相位阶跃(3·32个相位阶跃＝96个相位阶跃)。然后加法器52将加16个相位阶跃，以给出112个相位阶跃，而电路74将计数另外21个相位阶跃，以按需给出总共133个相位阶跃。
因此，电路74确保Scontrol不计数小于m/2的相位阶跃数。例如，这避免了在例如一个或两个相位阶跃之间计数时引起的计时误差。因为错过时钟边沿的概率会随着相移参考信号的数量的增加而增大，所以可发生计时误差。因此，当计数大于m/2的相位阶跃数时，计时误差显著地减少。
图9示出前置计算逻辑电路27的另一实施例。图9包括从A/B除法器81的输出端接收信号P′的逻辑电路120，以及用于接收信号Q′和N的逻辑电路121和122。逻辑电路120将值P′+2和P′-1提供给信号选择123的相应输入端，将值P′+1和P′提供给信号选择124的相应输入端，并将值P′和P′-1提供给信号选择125的相应输入端。逻辑电路122将(2-Q′)·N和(-1+Q′)·N提供给信号选择126的相应输入端，将1-Q′)·N和-Q′·N提供给信号选择127的相应输入端，将-Q′·N和(1-Q′)·N提供给信号选择128的相应输入端。
逻辑电路121将使能信号SEnablel提供给信号选择123、124、125、126、127和128的使能端。当SEnablel为高时，信号选择123、124和125可分别输出P′-1、P′和P′+1，信号选择126、127和128可分别输出(-1+Q′)·N、-Q′·N和(1-Q′)·N。当SEnablel为低时，信号选择123、124和125可分别输出P′+2，P′+1和P′，并且信号选择126、127和128可分别输出(2-Q′)·N、(1-Q′)·N和-Q′·N。
在工作时，电路27将三个信号提供给电路28，以在其间而不是在两个之间高频振动。信号可基于由逻辑电路121确定的-Q′N与P′或者P′+1多接近来选择。例如，如果信号-Q′N更接近P′，则SEnablel为高，高频振动在P′-1、P′和P′+1之间进行。但是，如果-Q′N更接近P′+1，则SEnablel为低，高频振动在P′、P′+1和P′+2之间进行。通过在三个信号之间高频振动，S(Tout，out)中的低频波动被减少。例如，如果如结合图6所述周期接近P′且仅在P′和P′+1之间进行高频振动，则对于M·m个相位阶跃中的大多数，在周期在接近端点的几个相位阶跃内变为P′+1之前，周期将是P′。这种仅仅在几个相位阶跃内的改变将导致周期内的低频波动，这会增大信噪比。
图10示出信号选择电路70的另一实施例。在图10中，电路70与如图9所示的前置计算电路27耦合。信号选择电路70包括由Sclock钟控的误差寄存器41，且其输出端通过加法器42与加法器64和比较电路43耦合。比较器43的输出端与信号选择40和44的使能端耦合。信号选择40的输出端与信号选择75的输入端耦合，且信号选择75的输出端与加法器64耦合。
D-触发器77的使能端与寄存器41的使能端耦合，其时钟端与Sclock耦合。触发器77的反相输出端与其D输入端耦合，其同相输出端与信号选择75和76的使能端耦合。信号选择44的输出端与信号选择76的输入端耦合，且信号选择76的输出端与电路71耦合。
当SEnablel为低时，信号选择44的相应输入端接收信号P′+2和P′+1，而当SEnablel为高时接收P′-1和P′。当SEnablel为低时，信号选择76的其他输入端接收P′，而当SEnablel为高时接收P′+1。当SEnablel为高时，信号(2-Q′)·N和(1-Q′)·N被提供给信号选择40的相应输入端，而当SEnablel为低时，则提供(-1+Q′)·N和-Q′·N。当SEnablel为低时，信号-Q′·N被提供给信号选择75的其他输入端，而当SEnablel为高时，则提供(1-Q′)·N。
在运行中假设SEnablel为低，在当前时钟周期内寄存器41输出其存储值，该存储值在启动时可能为零。通过加法器42该值与(1-Q′)·N相加以产生SError，然后SError与零作比较。如果SError小于零，则信号SSelectl为低，信号选择40输出(2-Q′)·N，且信号选择44输出P′+2。然后信号(1-Q′)·N与寄存器41中的当前存储值相加，并且在下一个时钟周期，该值被存储到寄存器41中。
当SError变成大于零时SSelectl将为高，信号选择40和41将分别输出(1-Q′)·N和P′+1，并重复该过程。触发器77像振荡器一样使信号SSelect2交替为高或低。这样，对于每个时钟周期，由信号选择76输出至电路71的值是不同的。因此，周期将在三个子频率之间、而非两个子频率之间移动，因而如果期望周期接近P′或P′+1，则电路将不会连续输出这些值太多次。取而代之以在输出P′-1、P′和P′+1(如果周期接近P′)与输出P′、P′+1和P′+2(如果周期接近P′+1)之间交替。这样，由于在S(Tout，out)中抖动总是变化的，因此在Tout中的低频振荡将被减少。
图11示出产生具有期望周期的输出信号的方法的简化流程图100。方法包括产生相移参考信号的步骤102。相移参考信号通常具有相同的周期并且在参考信号周期上具有均等的间隔。步骤104包括响应于相移参考信号产生第一和第二信号。步骤106包括输出第一和第二信号之一的步骤，从而驱使输出信号的平均周期在预期周期的预定数量的相位阶跃内。
通常通过选择参考信号的边沿来生成第一和第二信号，因此第一和第二信号的周期是从期望周期开始的一定数量的相位阶跃。通过对相移参考信号中的周期和/或相位阶跃计数，可产生第一和第二信号。如果计数相位阶跃，则步骤104可包括计数预定最小数量的相位阶跃，以减少计时误差的步骤。如果为了避免丢失时钟边沿而使相位阶跃紧密间隔，则可以做到这一点。
步骤106可包括响应于误差信号输出第一和第二信号之一的步骤。误差信号可与平均和期望周期之间的差值成比例。可输出第一和第二信号，其周期可通过P.Q给出，是参考时钟周期的整数倍或多倍。因此，第一和第二信号可通过计数等于P的参考信号周期数和等于N·Q的相位阶跃数而产生。
在步骤106，第一和第二信号可响应于误差信号交替地输出，该误差信号一般选择为驱使(P.Q)·m变成M·m/N。因此，误差信号可响应M·m/N不等于(P.Q)·m的指示而进行调整。为此，可响应(P.Q)·m大于M·m/N的指示将误差信号减少N·Q个相位阶跃，或者可响应(P.Q)·m小于M·m/N的指示使之增加(1-Q)·N个相位阶跃。误差信号一般调整为以驱使平均周期接近在预期周期的一个相位阶跃内以使输出信号中的抖动最小。
图12示出产生具有期望周期的输出信号的另一种方法的简化流程图130。该方法包括提供相移参考信号的步骤132。步骤134包括响应于相移信号产生第一、第二和第三信号。该第一、第二和第三信号可像方法100一样地产生。步骤136包括输出第一、第二和第三信号之一的步骤，从而驱使输出信号的平均周期在预期周期的预定数量的相位阶跃内。
步骤136可包括当期望周期是参考信号周期的非整数倍时提供其周期大于第一信号的第二信号的步骤。第三信号的周期根据期望周期有多接近P′或P′+1个相位阶跃来选择。如果期望周期更接近P′个相位阶跃，则第三信号的周期将小于P′，且如果期望周期更接近P′+1个相位阶跃，则第三信号的周期将大于P′+1。这样，在步骤136，第一、第二和第三信号可有选择地输出，从而抖动在每一个连续时钟周期中都是不同的。通过改变抖动，期望输出信号中的低频信号可被最小化。
步骤136包括响应于误差信号交替输出第一、第二和第三信号的步骤。与方法100类似，误差信号可响应M·m/N不等于P.Q的指示进行调节。因此，可响应(P.Q)·m大于M·m/N的指示将误差信号减少N×Q或(Q+1)×N。可响应(P.Q)·m小于M·m/N的指示将误差信号增加(1-Q)·N或(2-Q)·N。
如果期望周期接近P′，则步骤136可包括响应M·m在从(P.Q)·m·N开始的预定数量的相位阶跃内的指示，根据(Q+1)·N、Q·N和(N-Q)之一来调节误差信号的步骤。如果期望周期接近P′+1，则步骤136可包括响应M·m在从(P+1)·N·m开始的预定数量的相位阶跃内的指示，根据Q·N、(1-Q)·N、和(2-Q)·N之一来调节误差信号的步骤。
因此，已公开了一种可提供输出信号周期是另一信号周期的倍数的频率合成器。该合成器可选择性地输出两个或更多的信号，其周期接近输出信号的期望周期。信号的周期可通过相移参考信号提供。信号可选择性地输出，从而使输出信号的平均周期趋向预期周期。可使用两个以上的输出信号并在其间高频振动，从而使输出信号中的低频信号最小化。这样，在给定参考频率上，频率合成器可提供较小的抖动。
本文所述的本发明实施例是示例性的，并且可有许多修改、变化和重新配置，以实现基本相同的结果，所有这些都旨在包含于本发明的如所附权利要求所限定的精神和范围内。
Claims (54)
1.一种频率合成器，包括：
电路，该电路交替输出多个具有相应不同周期的输出信号，以驱使输出信号的平均周期在期望周期的预定数量的相位阶跃内，所述相位阶跃由多个相移参考时钟信号提供。
2.如权利要求1所述的合成器，其特征在于，所述电路通过对所述多个相移参考时钟信号内的周期和/或相位阶跃计数，来提供所述第一和第二输出信号。
3.如权利要求1所述的合成器，其特征在于，所述电路对预定最小数量的相位阶跃计数，以减小计时误差。
4.如权利要求1所述的合成器，其特征在于，所述电路响应于误差信号输出所述多个输出信号之一，所述误差信号等于所述平均周期与期望周期之差。
5.如权利要求4所述的合成器，其特征在于，所述多个输出信号包括第一和第二输出信号，其周期是所述参考时钟周期的倍数，所述倍数分别由P.Q(1)和P.Q(2)给定，其中P为整数而Q为小数。
6.如权利要求5所述的合成器，其特征在于，所述期望周期等于Mm/N，其中m为一个参考时钟周期内的相位阶跃数，而M/N为使所述输出信号周期与提供给所述合成器的输入信号的周期相关的乘数。
7.如权利要求6所述的合成器，其特征在于，所述电路响应于P对多个参考时钟周期计数，并响应于Q对多个相位阶跃计数。
8.如权利要求6所述的合成器，其特征在于，所述电路响应于所述误差信号交替地输出所述第一和第二信号，并且响应于Mm/N与(P.Q(1))m和(P.Q(2))m的平均值不等的指示调节所述误差信号。
9.如权利要求8所述的合成器，其特征在于，所述电路响应于(P.Q(1))m和(P.Q(2))m的平均值大于Mm/N的指示将所述误差信号减少NQ个相位阶跃。
10.如权利要求8所述的合成器，其特征在于，所述电路响应于(P.Q(1))m和(P.Q(2))m的平均值小于Mm/N的指示将所述误差信号增加(1-Q)N个相位阶跃。
11.如权利要求8所述的合成器，其特征在于，所述电路调节所述误差信号以将驱使所述平均周期在所述期望周期的一个相位阶跃内。
12.如权利要求5所述的合成器，其特征在于，当所述期望周期是所述参考信号周期的非整数倍时，所述第二信号的周期大于所述第一信号的周期。
13.如权利要求12所述的合成器，其特征在于，所述多个输出信号还包括第三信号，其周期P.Q(3)小于P.Q(1)或大于P.Q(2)，所述电路响应于所述误差信号交替地输出所述第一、第二和第三信号，并且响应于Mm/N与(P.Q(1))m、(P.Q(2))m和(P.Q(3))m的平均值不等的指示调节所述误差信号。
14.如权利要求13所述的合成器，其特征在于，所述电路响应于(P.Q(1))m.(P.Q(2))m和(P.Q(3))m的平均值大于Mm/N的指示，将所述误差信号减少NQ或(Q+1)N个相位阶跃。
15.如权利要求13所述的合成器，其特征在于，所述电路响应于(P.Q(1))m、(P.Q(2))m和(P.Q(3))m的平均值小于Mm/N的指示，将所述误差信号减少(1-Q)N或(2-Q)N个相位阶跃。
16.如权利要求13所述的合成器，其特征在于，所述电路响应于Mm在从(P.Q(1))m开始的预定数量的相位阶跃内的指示，根据(Q+1)N、QN或(1-Q)N个相位阶跃来调节所述误差信号。
17.如权利要求13所述的合成器，其特征在于，所述电路响应于Mm在从(P.Q(1)+1)m开始的预设相位阶跃数内的指示，根据QN、(1-Q)N或(2-Q)N个相位阶跃来调节所述误差信号。
18.一种脉冲发生器，包括：
电路，响应于多个相移参考信号内预定数量的参考信号周期和/或相位阶跃提供多个输出信号；以及
所述电路使所述多个输出信号高频振动，以形成具有期望周期的组合输出信号。
19.如权利要求18所述的发生器，其特征在于，所述电路输出所述多个输出信号之间高频振动，以驱使所述组合输出信号周期在所述期望周期的一个相位阶跃内。
20.如权利要求18所述的发生器，其特征在于，所述电路通过在输出所述多个输出信号之间交替来高频振动，从而所述组合输出信号的平均周期趋向于所述期望周期。
21.如权利要求20所述的发生器，其特征在于，所述电路还提供等于所述平均周期与期望周期之差的误差信号，所述误差信号控制所述高频振动。
22.如权利要求18所述的发生器，其特征在于，所述电路对一个参考信号周期内的至少相位阶跃数计数，以减少计时误差。
23.如权利要求18所述的发生器，其特征在于，所述多个输出信号的每个周期是一个相位阶跃的倍数。
24.如权利要求18所述的发生器，其特征在于，所述电路通过对所述相移参考信号的周期和/相位阶跃计数，来生成所述多个输出信号。
25.如权利要求18所述的发生器，其特征在于，所述多个输出信号响应于所述多个相移参考信号内的相位阶跃数等于预定值的指示而输出。
26.如权利要求18所述的发生器，其特征在于，所述电路在所述多个输出信号之间高频振动，从而当所述期望周期为所述参考信号周期的非整数倍时，使得所述组合输出信号的抖动趋向于一个相位阶跃。
27.如权利要求18所述的发生器，其特征在于，所述多个输出信号包括第一和第二输出信号，当所述期望周期为所述参考信号周期的非整数倍或者等于所述参考信号周期时，所述第二信号的周期分别大于所述第一信号或等于所述第一信号。
28.如权利要求27所述的发生器，其特征在于，所述多个输出信号还包括第三信号，其周期小于所述第一信号或大于所述第二信号，所述抖动发生在所述第一、第二和第三信号之间。
29.如权利要求28所述的发生器，其特征在于，所述电路调节所述抖动以减少所述输出信号中的频率波动。
30.一种频率合成器系统，包含：
信号选择电路，响应于控制信号输出多个相移参考信号中的选定相移参考信号；
与所述信号选择电路的输出端耦合的触发电路，所述触发电路响应于选定信号交替地触发多个输出信号的输出；以及
与所述信号选择电路的所述输出端耦合的控制电路，所述控制电路分别向所述信号选择和触发电路提供所述控制和选择信号，使得所述多个输出信号构成组合输出信号，其平均周期被驱使为在期望周期的预定数量的相位阶跃内。
31.如权利要求30所述的系统，还包括与所述频率合成器一起工作的作为数字锁相环路的电子电路。
32.如权利要求31所述的系统，所述电子电路包括相位检测器，所述数字锁相环路将来自所述频率合成器的所述组合输出信号设置为提供给所述相位检测器的输入信号周期的倍数。
33.如权利要求31所述的系统，还包括响应于所述组合输出信号接收和处理数据的信号调节系统。
34.如权利要求33所述的系统，还包括耦合在所述信号调节系统与所述数字锁相环路之间的模拟锁相环路，所述模拟锁相环路减少了由所述自锁相环路提供的所述组合输出信号内的高频噪声。
35.如权利要求33所述的系统，其特征在于，所述信号调节系统包含模数转换器、数模转换器、数据传输系统和显示设备中的至少一种。
36.如权利要求30所述的系统，还包括与所述频率合成器耦合的电子电路，使得所述平均周期为提供给所述电子电路系统的输入信号周期的倍数，所述输入和组合输出信号同相。
37.一种用频率合成器产生具有期望周期的输出信号的方法，包括：
输出多个输出信号，从而驱使组合输出信号的平均周期在期望周期的预定数量的相位阶跃内；
由多个相移参考时钟信号提供所述相位阶跃。
38.如权利要求37所述的方法，其特征在于，提供所述多个输出信号的步骤包括对所述多个相移参考时钟信号内的周期和/或相位阶跃计数。
39.如权利要求37所述的方法，其特征在于，提供所述多个输出信号的步骤包括对预定最小数量的相位阶跃计数，以减小计时误差。
40.如权利要求37所述的方法，其特征在于，提供所述多个输出信号的步骤包括响应于误差信号输出所述多个输出信号，所述误差信号与所述平均周期与期望周期之差成比例。
41.如权利要求40所述的方法，其特征在于，提供所述多个输出信号的步骤包含输出第一和第二输出信号，其周期是所述参考时钟周期的倍数，所述倍数分别由P.Q(1)和P.Q(2)给出，其中P为整数而Q为小数。
42.如权利要求41所述的方法，其特征在于，输出所述第一和第二信号的步骤包括使(P.Q(1)m和(P.Q(2))m的平均值等于Mm/N，其中M为传送至所述频率合成器的输入信号的周期，m为每个参考时钟周期的相位阶跃的数量，并且N为使M与所述期望周期相关的除数。
43.如权利要求42所述的方法，其特征在于，输出所述第一和第二信号的步骤包括响应于P对参考时钟周期数计数，并响应于Q对相位阶跃数计数。
44.如权利要求42所述的方法，其特征在于，输出所述第一和第二信号的步骤包括响应于所述误差信号交替地输出所述第一和第二信号，并且响应于Mm/N与(P.Q(1))m和(P.Q(2))m的平均值不等的指示调节所述误差信号。
45.如权利要求44所述的方法，其特征在于，输出所述第一和第二信号的步骤包括响应于(P.Q(1))m和(P.Q(2))m的平均值大于Mm/N的指示，将所述误差信号减少NQ个相位阶跃。
46.如权利要求44所述的方法，其特征在于，输出所述第一和第二信号的步骤包括响应于(P.Q(1))m和(P.Q(2))m的平均值小于Mm/N的指示，将所述误差信号增加(1-Q)N个相位阶跃。
47.如权利要求44所述的方法，其特征在于，输出所述第一和第二信号的步骤包括调节所述误差信号以驱使所述平均周期在所述期望周期的一个相位阶跃内。
48.如权利要求41所述的方法，其特征在于，输出所述第一和第二信号的步骤包括当所述期望周期为所述参考信号周期的非整数倍时提供所述第二信号，所述第二信号的周期大于所述第一信号的周期。
49.如权利要求48所述的方法，其特征在于，输出所述多个输出信号的步骤包括输出第三信号，其周期P.Q(3)小于P.Q(1)或大于P.Q(2)。
50.如权利要求49所述的方法，还包括响应于所述误差信号在输出所述第一、第二和第三信号之间交替的步骤，并且响应于Mm/N与(P.Q(1))m、(P.Q(2))m和(P.Q(3))m的平均值不等的指示调节所述误差信号。
51.如权利要求50所述的方法，其特征在于，在输出所述第一、第二和第三信号之间交替的步骤包括响应于(P.Q(1))m.(P.Q(2))m和(P.Q(3))m的平均值大于Mm/N的指示，将所述误差信号减少NQ或(Q+1)N个相位阶跃。
52.如权利要求50所述的方法，其特征在于，在输出所述第一、第二和第三信号之间交替的步骤包括响应于(P.Q(1))m、(P.Q(2))m和(P.Q(3))m的平均值小于Mm/N的指示，将所述误差信号减少(1-Q)N或(2-Q)N个相位阶跃。
53.如权利要求51所述的方法，还包括如下步骤：响应于Mm在从(P.Q(1))m开始的预设相位阶跃数内的指示，根据(Q+1)N、QN或(1-Q)N个相位阶跃来调节所述误差信号。
54.如权利要求52所述的方法，还包括如下步骤：响应于Mm在从(P.Q(1)+1)m开始的预设相位阶跃数内的指示，根据QN、(1-Q)N或(2-Q)N个相位阶跃来调节所述误差信号。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/833,606 | 2004-04-26 | ||
| US10/833,606 US7180339B2 (en) | 2004-04-26 | 2004-04-26 | Synthesizer and method for generating an output signal that has a desired period |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1973438A true CN1973438A (zh) | 2007-05-30 |
| CN100566161C CN100566161C (zh) | 2009-12-02 |
Family
ID=34964325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200580021129XA Expired - Fee Related CN100566161C (zh) | 2004-04-26 | 2005-04-05 | 用于产生具有预期周期的输出信号的合成器和方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7180339B2 (zh) |
| CN (1) | CN100566161C (zh) |
| WO (1) | WO2005109643A1 (zh) |
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| CN116743121B (zh) * | 2023-08-16 | 2023-10-27 | 沐曦集成电路(上海)有限公司 | 数字频率合成器的时钟选择系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050237090A1 (en) | 2005-10-27 |
| WO2005109643A1 (en) | 2005-11-17 |
| US7180339B2 (en) | 2007-02-20 |
| CN100566161C (zh) | 2009-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: AMERICA ANALOG DEVICE INC. Free format text: FORMER NAME: ANALOG DEVICES, INC. |
|
| CP01 | Change in the name or title of a patent holder |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |