CN101167242B

CN101167242B - 将源时钟分频的多基准时钟合成器和方法

Info

Publication number: CN101167242B
Application number: CN2006800058129A
Authority: CN
Inventors: 辛达·L·弗林
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2005-03-31
Filing date: 2006-02-08
Publication date: 2010-08-04
Anticipated expiration: 2026-02-08
Also published as: KR101165491B1; US7164297B2; TWI380578B; CN101167242A; KR20070114304A; WO2006107393A1; US20060220697A1; TW200703876A

Abstract

一种时钟合成器(100)用于将源时钟N.R分频，其包括逻辑电路、延迟线(103)、选择电路、累加器(113)和时钟分频器电路。逻辑电路使N.R除以2^M，以获得NNEW.RNEW，其中NNEW值为0，而RNEW值至少为0.5。延迟线接收第一时钟，并且具有多个延迟抽头(0、1、2)，其中第一时钟基于源时钟。选择电路基于抽头选择值选择延迟抽头，并且提供延迟时钟。累加器针对延迟时钟的每个周期加入RNEW值，并且对总和值执行模函数，以生成抽头选择值。时钟分频器电路基于延迟时钟的选定转变使输出时钟转变，其是通过使第一时钟或延迟时钟进行2^M-1分频而实现的。

Description

将源时钟分频的多基准时钟合成器和方法

技术领域

本发明通常涉及电子设备，更具体地，涉及一种多基准时钟合成器，其提供由单个源时钟生成的一个或多个分独立时钟信号。

背景技术

许多电子设备使用多种频率下的多个时钟信号。无线手持电子设备，诸如蜂窝电话等，针对多个功能中的每一个使用不同的频率，诸如基带内核、数字信号处理器(DSP)、音频电路、视频电路、USB电路、串行通信等。针对每个独立的时钟信号，可以包括分开的锁相环(PLL)电路。然而，多个PLL的解决方案对于许多应用诸如电池供电的手持电子设备等是不实用的，这是因为每个PLL时钟电路使用大量的空间并且消耗可观的电量。而且，PLL电路主要是通过模拟电路实现，其耗用大量的时间从一个频率变为另一频率。在许多手持电子设备中有规律地执行频率变化，以节约电力并且使电池寿命最大，并且与PLL相关联的延迟是不利的。

理想的是，使用相应的比率将单个源时钟分开，以生成每个时钟。例如，无线基带应用需要针对多种分数分频比独立生成的多个时钟，该多种分数分频比包括接近1的分频比。

附图说明

通过参考下面的描述以及附图，本发明的益处、特征和优点将得到更好的理解，在附图中：

图1是可用于由单个时钟信号生成分独立时钟的时钟合成器的框图；

图2是说明了用于分数分频比N.R＝5.3125的特定情况的图1的时钟合成器的操作的时序图；

图3是根据本发明的实施例所实现的示例性时钟合成器的框图；

图4是根据本发明的另一实施例所实现的示例性时钟合成器的框图；

图5是占空比减少电路的框图，其可用于减少提供给图3的时钟合成器的延迟线的DIV CLK的占空比，或者用于减少提供给图4的时钟合成器的延迟线的源时钟信号的占空比；

图6是说明了用于使使能信号上的毛刺(glitch)最小的图3和4的延迟线的第一配置的延迟线的框图和示意图；

图7是可以用作图3和4的延迟线，用于使由于使能信号改变状态引起的DEL CLK信号上的毛刺最小的另一延迟线的框图和示意图；

图8是用于基于分数分频比N.Rb(二进制值)得到RNEW和2M-1的示例性数字逻辑电路的框图；

图9是说明了图8的数字逻辑电路的操作的简化的流程图；

图10是说明了用于N.R＝3.55399996的特定情况的图3的时钟合成器的操作的时序图；

图11是说明了用于当N.R＝1.04472506和当图5的占空比减少电路被用于减少到延迟线的输入时钟信号的占空比的特定情况下的图3和4的时钟合成器的操作的时序图；

图12是说明了用于当N.R＝10.9999994和当图5的占空比减少电路被用于减少提供给延迟线的源时钟信号的占空比的特定情况下的图4的时钟合成器的操作的时序图；

具体实施方式

下面呈现的描述使本领域的普通技术人员如再特定的应用及其要求的上下文中提供的那样，实现和使用本发明。然而，优选实施例的多种修改方案对于本领域的技术人员是显而易见的，并且此处定义的一般原理可应用于其他的实施例。因此，本发明并不限于此处示出和描述的具体实施例，而是具有与此处公开的原理和新颖特征一致的最广泛的范围。

如此处使用的术语“个”，被定义为一个或不止一个。如此处使用的术语“多个”，被定义为两个或不止两个。如此处使用的术语“另一”，被定义为至少第二个或更多。如此处使用的术语“包括”和/或“具有”，被定义为“包括”(即，开放性语言)。如此处使用的术语“联接”，被定义为连接，尽管其不必然为直接连接，也不必然为机械连接。如此处使用的术语“程序”，被定义为设计用于在计算机系统上执行的指令序列。“程序”或者“计算机程序”可以包括子程序、函数、进程、对象方法、对象执行、可执行应用程序、JAVA程序、小服务程序(servlet)、源代码、目标代码、共享库/动态负载库和/或设计用于在计算机系统上执行的其他的指令序列。

图1是可用于由源时钟信号SRC CLK生成分独立时钟的时钟合成器100的框图。在信号OVERFLOW被声明(assert)的同时，窗口时钟电路101在其输出端处，与SRC CLK信号的上升沿同步地在窗口时钟信号WIN CLK上提供时钟脉冲。WIN CLK信号在其输出端被提供给延迟锁定环(DLL)电路的延迟线103，其中延迟线103在其输出处输出延迟线时钟信号DCLK OUT。DLL电路包括延迟线103和延迟线环路控制电路(未示出)，诸如例如，本领域的技术人员公知的检相器和滤波器电路。延迟线103由多个级联受控延迟元件104、105、106、...、107组成，每个延迟元件具有输入端和输出端。在延迟线103中，提供了X个这样的延迟元件，每个延迟元件具有延迟D。可以使用例如一系列缓冲器或者反相器缓冲器来实现该延迟线，其中每个缓冲器或反相器缓冲器具有用于调节D值的压控延迟。因此，延迟线103具有X*D的总延迟，其中星号“*”表示乘法。通过施加到一个或多个控制输入端(未示出)的电压(或者其他的适当的控制信号)，调整延迟线103的总延迟。延迟线103的总延迟被调节为，使DCLK OUT信号延迟预定的延迟，例如SRC CLK信号的一个时钟周期。为了准确地产生合成信号，延迟元件104～107的延迟应尽可能相等。DLL电路的配置的具体细节可以根据公知的方法实现，并且这超出了本公开的范围。例如，可以根据Stengel的题名为“Delay Locked Loop With DigitalTo Phase Converter Compensation”的美国专利No.6,794,913实现DLL电路，该专利在此处并入作为参考。Stengel DLL仅是示例性的，并且本发明不限于DLL的任何具体配置。

延迟元件104～107的输入端和中间节点形成了一系列抽头0～X-1，其被分接用于提供各个抽头信号T₀、T₁、T₂、...、T_X-1。第一抽头信号T₀与提供给第一延迟元件104的输入端的输入时钟信号WINCLK相同，延迟元件104具有向延迟元件105的输入端提供第二或抽头1信号T₁的输出端，如此等等，直至最末延迟元件107，其具有作为输入的最末抽头信号T_X-1，并且在其输出端处提供DCLK OUT信号。如本领域的技术人员所理解的，DCLK OUT信号处于与延迟线103的输入信号(例如，WIN CLK或者SRC CLK)锁定的配置中，并且因此被认为是相同的信号，并且因此未在分接输出端处提供。抽头信号T₀～T_X-1被提供给X:1多路复用器(MUX)109的各个输入端，MUX 109具有接收抽头选择信号或值TS的选择输入端以及提供延迟时钟信号DEL CLK的输出端，该时钟信号DEL CLK的波形具有由延迟线103和选定抽头确定的随时间的转变。DEL CLK信号被提供给D型触发器(DFF)111的时钟输入端，DFF 111具有耦合到其D输入端的其反相Q输出端，并且其Q输出端提供输出时钟信号OUT CLK。这样，DFF111有效地执行二分频功能，并且执行OUT CLK信号随着DEL CLK的每个上升沿的转变。DEL CLK的上升沿间隔相同，以实现OUT CLK上的50％的占空比，当OUT CLK被用于控制基于双边沿的电路时，这是理想的。

累加器113具有提供TS值的输出端、接收SRC CLK信号的时钟输入端以及接收值FRAC[(N.R)/2]的负载输入端。如下文进一步描述的，时钟合成器100操作用于使用值N.R将SRC CLK分频，其中“N”是分频值的整数部分，而“R”是分频值的小数部分。该值除以2，并且“FRAC”是分数函数，其提供结果的小数值。例如，如果N.R＝5.3125，则N＝5，R＝0.3125，(N.R)/2＝2.65625，并且因此FRAC[(N.R)/2]＝0.65625。在操作中，在OVERFLOW信号被声明的同时，累加器113随着SRCCLK信号的每个上升沿，将FRAC[(N.R)/2]值加到其内部总和。累加器113的内部总和包括特定数目的比特，用于实现所需的准确度水平。在一个实施例中，例如，累加器113的内部总和包括24比特。累加器113执行其内部总和值的5个最高有效位(MSB)的模-32函数，以提供用于生成TS值的抽头序列，该TS被提供给MUX 109的选择输入端。使用上文的示例，0.65625的FRAC[(N.R)/2]值对应于二进制值1010_1000_0000_0000_0000_0000。假设初始值0，在第一次迭代中，加载二进制值1010_1000_0000_0000_0000_0000作为内部总和，在模-32函数之后其导致了抽头序列值21。在下一次迭代中(在声明OVERFLOW并且SRC CLK上出现上升沿时)，累加器113再一次加上FRAC[(N.R)/2]值并且执行模-32函数，导致了新的抽头序列值10。假设FRAC[(N.R)/2]值是0.65625，抽头序列以这样的方式继续，提供了抽头序列0、21、10、31、20、9、30等。假设相同的FRAC[(N.R)/2]值，累加器113还预测在下一次迭代中是否将出现回卷(总和超过32)，并且声明WRAP信号上的脉冲。因此，在累加器113更新之后的SRCCLK的下一个周期中，如果内部总和当加上当前的FRAC[(N.R)/2]值时将引起累加器113在下一次迭代中溢出，则使WRAP信号脉动为高电平。

将WRAP信号提供给计数器115的输入端，其在其时钟输入端接收SRC CLK信号，并且在另一输入端接收值INT[(N.R)/2]，并且在其输出端提供OVERFLOW信号。如上所述，时钟合成器100操作以使用值N.R将SRC CLK分频，将值N.R除以2，并且“INT”是取整数函数，提供结果的整数值。例如，如果N.R＝5.3125，则N＝5，R＝0.3125，(N.R)/2＝2.65625，并且因此INT[(N.R)/2]＝2。INT[(N.R)/2]值确定了计数器115在溢出返回到0之前计数的SRC CLK周期的总数。继续上文相同的示例，如果INT[(N.R)/2]值是2，则计数器115从0计数到1并且随后再次返回到0，以计数两个周期。当计数器115处于基于给定INT[(N.R)/2]值的最大值时(诸如对于INT[(N.R)/2]值2，最大值为1)，其在SRC CLK信号的下一上升沿上声明OVERFLOW信号并且返回0。然而，当声明WRAP信号时，在当前的迭代过程中，计数器使其最大计数值增加1，并且因此计入了SRC CLK信号的一个额外周期。因此，例如，当声明WRAP信号同时INT[(N.R)/2]值是2并且因此最大计数是1时，计数器115在声明OVERFLOW信号并返回到0之前，计数到2。

图2是说明了用于当N.R＝5.3125的特定情况的时钟合成器100的操作的时序图。SRC CLK、TS、(计数器115的)COUNT、OVERFLOW、WRAP、WIN CLK、DEL CLK和OUT CLK信号或值的相对TIME的图线均被示出。图2的时序图进行了简化，忽略了某些逻辑延迟。示出了SRC CLK信号的10个连续周期，其中每个周期利用连续的上升沿中的相应的一个上升沿开始，其被从0到9编号。SRC CLK信号的周期被示出为分别开始于时间t0～t9，其中第一周期0出现在时间t0和t1之间，第二周期1出现在时间t1和t2之间，如此等等。TS值被示出为，在周期0中具有值0，由此在最初时选择抽头信号T₀。COUNT值最初时是0，并且在SRC CLK的周期0中，OVERFLOW和WRAP信号在最初时均为0。WIN CLK信号从时间t0处开始，在周期0的前半个周期中脉动为高电平，作为窗口时钟逻辑101的功能。由于最初时选择了第一抽头0，因此DEL CLK在时间t0处也脉动为高电平，与WIN CLK信号上的脉冲一致。在所说明的配置中，当声明了OVERFLOW信号时，其在SRC CLK的一个周期中脉动为高电平，而当声明了WIN CLK和DEL CLK信号时，其在SRC CLK信号的半个周期中脉动为高电平。由于WIN CLK信号在时间t0处变为高电平并且选择了抽头T₀，因此选择WIN CLK信号上的时钟脉冲，在时间t0附近引发DEL CLK上的相应脉冲，其为DFF 111提供时钟。DFF 111的Q输出最初为0，并且其反相Q输出是高电平，由此DFF 111输出时钟为高电平值，并且OUT CLK信号在时间t0附近变为高电平。时间t0与OUT CLK的“第一”上升沿时间一致。

计数器115响应时间t1处的SRC CLK信号的上升沿而增加，使COUNT值为1。在时间t2处的SRC CLK信号的下一上升沿处，计数器115溢出，由此COUNT值返回0。OVERFLOW信号在时间t2处脉动为高电平，使累加器113将FRAC[(N.R)/2]值(例如，0.65625)加到其内部总和，将TS值更新为21。窗口时钟电路101响应OVERFLOW信号生成WIN CLK信号上的另一脉冲，其开始于时间t2附近。应当注意，在所说明的实施例中，TS值在WIN CLK信号脉动之前更新。在下文描述的可替换的实施例中，WIN CLK信号移位，由此TS值在WIN CLK脉动之前建立。因此，WIN CLK信号通过延迟线103传播到被选抽头信号T₂₁，以至于延迟线103使DEL CLK上的脉冲从时间t2延迟约21/32*TSRC。DEL CLK在延迟之后在时间tf1附近在SRC CLK的第三周期期间脉动，并且为DFF 111提供时钟，以至于OUT CLK信号在时间tf1附件被拉为低电平。在时间t3处的SRC CLK信号的下一上升沿处，COUNT值增加到1，并且累加器113确定FRAC[(N.R)/2]值的下一次累加将引起溢出，由此其在时间t3处将WRAP信号声明为高电平。在时间t4处的SRC CLK信号的下一上升沿处，COUNT值增加到2而非0，由此仍未发生计数器115的溢出。在时间t5处的SRC CLK信号的下一上升沿处，COUNT值返回到0并且OVERFLOW信号脉动，以至于累加器113将TS值更新为10并且声明WIN CLK上的脉冲。这样，选择了抽头信号T₁₀，以至于延迟线103使作为时间t5处的WINCLK脉冲的结果的DEL CLK信号上的下一脉冲从时间t5延迟约10/32*TSRC或者略小于SRC CLK周期的1/3。当DEL CLK在时间tr2附近在SRC CLK的第六周期中脉动时，为DFF 11提供时钟，由此OUTCLK信号在时间t5和t6之间的时间tr2附近变为高电平。在时间t6处的SRC CLK信号的下一上升沿处，COUNT值增加到1并且WRAP信号返回到0。在时间t7处的SRC CLK信号的下一上升沿处，COUNT值变为0并且OVERFLOW信号脉动，由此累加器113将TS值更新为31，以选择抽头信号T₃₁，并且声明WIN CLK上的脉冲。延迟线103使DEL CLK上的下一脉冲从时间t7到时间tf2延迟约31/32*TSRC，时间t8处的SRC CLK信号的下一上升沿紧接时间tf2。在时间tf2处为DFF 111提供时钟，以至于OUT CLK信号变为高电平。在时间t8处的SRC CLK信号的下一上升沿处，COUNT值变为1并且累加器113声明WRAP信号，以至于计数器115在时间t10附近在溢出返回到0之前将计数到2。操作以这样的方式继续。

该特定的配置和时序仅是示例性的。在可替换的实施例中，当COUNT值是1而非0时，声明WIN CLK信号，以至于TS值在WIN CKL跨越延迟线之前建立。在该可替换的情况中，WIN CLK、DEL CLK和OUT CLK信号均向左移位一个SRC CLK周期。基本上以相同的方式将OUT CLK的周期分数分频。

所得到的OUT CLK信号的周期TSRC是预期的SRC CLK的周期TSRC的N.R倍。如果TSRC是1.6纳秒(ns)并且N.R是5.3125，则TOUT的周期是8.5ns。时间tf1处的OUT CLK的第一下降沿出现在时间t0之后的4.25ns处，时间tr2处的下一上升沿出现在时间t0之后的8.5ns处，时间tf2处的下一下降沿出现在时间t0之后的12.75ns处，如此等等。在理论上，如果所有数学计算是瞬时实现的，则时钟合成器100仅根据N和R的比特宽度，针对从1.0到预定的N.R的最大值之间的分频比的全范围操作。然而，时钟合成器100的架构不支持小于2.0的N.R值，其中每个周期需要新的相移时钟，或者根据分频比甚至每个周期需要两个新的相移时钟。而且，现代的电子设备电路使用时钟信号的两个沿操作，以至于OUT CLK的占空比是50％。由于OUTCLK的50％的占空比要求，因此该约束也适用于1.0＜(N.R)/2＜2.0，由此N.R被限于大于或等于4.0的值。因此，时钟合成器100被限于如下应用，其中所生成的时钟具有源时钟的1/4或更小的频率。然而，无线基带应用需要用于接近1的分数分频比的多个独立生成的时钟，由此时钟合成器100不适用于该应用。

在根据本发明的配置中，将具有相对于SRC CLK的零度相移的连续时钟信号提供给延迟线的输入端。分频比N.R除以2^M，得到新的值N_NEW.R_NEW，使得N_NEW＝0而仅剩余小数值R_NEW。在每个周期中累加器将R_NEW值加到其内部总和，并且代之以由抽头选择逻辑(例如，MUX)的输出端处的DEL CLK提供时钟。将N.R除以2^M等效于将N.R转换为二进制值N.Rb(其中附于信号名称的“b”表示二进制值)并且使N.Rb右移，直至仅剩余小数值0.NRb，由此整数部分是0。在该情况中，R_NEW等于0.NRb，并且用于实现该结果的二进制右移次数等于M。而且，提供OUT CLK的二分频输出逻辑(例如，DFF)被以对SRCCLK2^M-1分频的频率提供时钟。在一个实施例中，这是通过对SRC CLK进行2^M-1分频并且将分频时钟提供给延迟线的输入端来实现的。在另一实施例中，这是通过在使能二分频输出逻辑之前计数DEL CLK的2^M-1个周期来实现的。

图3是根据本发明的实施例实现的示例性时钟合成器300的框图。假设与用于时钟合成器100的元件相似的元件使用相同的参考数字。时钟合成器300包括MUX 109和DFF 111，并且它们基本上未作修改并且以相同的方式操作。延迟线103由具有修改抽头使能逻辑的延迟线302替换，如下文进一步描述的。累加器113被相似的累加器303替换，其以相似的方式操作，但是不执行回卷功能。SRC CLK信号被提供给时钟分频器301的时钟输入端，其在另一输入端接收分频值2^M-1。时钟分频器301将SRC CLK信号2^M-1分频，以生成信号DIV CLK，其被提供给延迟线302的输入端。DIV CLK信号是具有相对于SRCCLK的零度相移的连续时钟信号。将抽头值T₀～T_X-1提供给MUX 109的各个输入端，其在其输出端处提供DEL CLK信号。将DEL CLK提供给DFF 111和累加器303的时钟输入端，累加器303在其负载输入端接收R_NEW值，并且在其输出端将TS值提供给MUX 109的选择输入端。累加器303由DEL CLK提供时钟，并且在DEL CLK的每个周期中将R_NEW值加到其内部总和。累加器303随着DEL CLK的每个周期更新TS值，并且放弃或忽略溢出值。

图4是根据本发明的另一实施例实现的示例性时钟合成器400的框图。时钟合成器400与时钟合成器300基本上相似，其中假设相似的元件使用相同的参考数字。时钟缓冲器400包括延迟线302、MUX 109和累加器303，它们的操作方式基本上与对时钟合成器300描述的方式相同。在该情况中，消除了时钟分频器301，并且直接将SRC CLK提供给延迟线302的输入端。DFF 111由相似的DFF 401替换，其以相似的方式操作，但是其进一步包括使能(E)输入。DFF 401仅在使能并且由DEL CLK提供时钟时触发OUT CLK。时钟合成器400包括计数器403，其在其时钟输入端接收DEL CLK信号，并且在另一输入端接收分频值2^M-1。计数器403具有提供ENABLE信号到DFF 401的使能输入端的输出端。计数器403计数DEL CLK的2^M-1个周期，并且因此随着DEL CLK的每个上升沿增加，直至其达到2^M-1-1，并且随后回卷到0。当计数器404达到其最大值2^M-1-1时，其声明ENABLE信号以允许DFF 401由DEL CLK提供时钟。

图5是占空比减少电路500的框图，其可用于减少提供给时钟合成器300的延迟线302的DIV CLK的占空比，或者用于减少提供给时钟合成器400的延迟线302的SRC CLK的占空比。时钟合成器300和400可用于使用任何大于或等于1的分数值将输入时钟例如SRC CLK分频。然而，当分频比接近1时，到延迟线103的输入时钟的50％的占空比潜在地引起DEL CLK上的毛刺。占空比减少电路500将输入时钟的占空比减少到可接受的水平，以消除该毛刺并且确保无错误的操作。示出了时钟信号CLKIN[50％]，以表示用于时钟合成器300的DIVCLK或者用于时钟合成器400的SRC CLK，该DIV CLK和SRC CLK均具有50％的占空比。将CLKIN[50％]提供给延迟电路501的输入端、二输入AND门503的一个输入端、以及开关电路505的一个可选输入端。将延迟电路501的输出提供给AND门503的第二输入端，其被示出为反相输入端。可替换地，延迟电路501可以提供反相输出或者分开的反相器可以被包括。延迟电路501使CLKIN[50％]信号延迟预定的或者可编程的延迟，并且随后将其输出提供给AND门503。AND门503具有向开关电路505的第二可选输入端提供CLKIN[＜50％]信号的输出端，其中CLKIN[＜50％]信号具有小于50％的占空比，如通过延迟电路501的延迟量确定的。开关电路505接收时钟选择信号CLKSEL，用于选择CLKIN[50％]或CLKIN[＜50％]，作为提供给延迟线302的输入端的输出时钟信号CLKIN。诸如对于显著大于1的N.R比，选择CLKIN[50％]，以仅仅将未修改的50％占空比的输入信号传递到延迟线302，反之如果N.R比接近1，则选择CLKIN[＜50％]信号。注意，由于CLKIN[＜50％]信号可用于所有N.R值，因此可以去除开关电路505。

延迟电路501可以通过本领域的技术人员公知的任何适合方式实现，诸如与延迟线相似的一系列缓冲器或者反相器。事实上，延迟电路501可以进一步包括可编程抽头，以基于CLKIN[50％]的选定频率对其延迟编程，从而确保所需的占空比减少的水平。在操作中，CLKIN[50％]信号的上升沿引起了AND门503的输出端处的CLKIN[＜50％]的上升沿。在通过延迟电路501的延迟之后，该延迟典型地小于CLKIN[50％]信号的周期的一半，将CLKIN[＜50％]声明为低电平，并且保持低电平，直至CLKIN[50％]下一次变为高电平。示例性延迟约为CLKIN[50％]信号的周期的25％，以实现CLKIN信号的25％/75％的占空比。

时钟合成器100使用窗口时钟，而时钟合成器300和400使用输入到延迟线的自由运行时钟。延迟线103适用于窗口时钟配置。然而，当自由运行时钟输入到延迟线并且每隔DEL CLK信号的一个周期更新累加器303时，可以在前一脉冲仍为高电平时，提早使能延迟线103的抽头。修改延迟线103的抽头使能机制，以确保关于相移时钟的无毛刺的使能。

图6是说明了用于使使能信号上的毛刺最小的延迟线302的第一配置的延迟线600的框图和示意图。延迟线600包括抽头使能逻辑，其使抽头使能信号延迟与传播通过延迟线的时钟信号的延迟相同的延迟。缓冲器104～107以相同的方式耦合在CLKIN信号和DCLK OUT信号之间。将TS值施加到解码逻辑601的输入端，其提供抽头使能信号TE[0]～TE[X-1]，分别用于使能抽头信号0～X-1。抽头0被提供给缓冲器602的输入端，缓冲器602具有提供给二输入AND门604的一个输入端的输出。AND门604的另一输入端接收TE[0]，并且其输出被提供作为抽头信号T₀，并且未被延迟。缓冲器603具有耦合到抽头1的输入端以及耦合到二输入AND门605的一个输入端的输出端，AND门605具有提供T₁抽头信号的输出端。另一缓冲器607具有接收TE[1]的输入端以及向AND门605的另一输入端提供延迟抽头使能信号DTE[1]的输出端。缓冲器607的延迟被配置为基本上与缓冲器104相同，由此DTE[1]被延迟与传播到抽头1的时钟信号的延迟量大致相同的量，因此如果选择了抽头信号T₁，则其不被过早使能。以基本上相同的方式配置和耦合缓冲器609和AND门611，用于使能抽头X-1。在该情况中，一系列X-1缓冲器613～615被串联耦合在抽头使能信号TE[X-1]和延迟抽头使能信号DTE[X-1]之间，延迟抽头使能信号DTE[X-1]被提供给AND门611的另一输入端。这样，缓冲器序列613～615的总延迟被配置为基本上与抽头0和抽头X-1之间的缓冲器序列的总延迟相同，由此DTE[X-1]被延迟与传播到抽头X-1的时钟信号的延迟量大致相同的量。因此，如果选择了抽头信号T_X-1，则其不被过早使能。每个抽头2～X-2具有相似的使能逻辑，由此每个使能信号TE[2]～TE[X-2]延迟分别与传播到相应的抽头2～X-2的时钟信号的延迟量大致相同的量。

延迟线600的使能逻辑用于为每个使能信号提供与相移时钟输出相同的理论延迟。然而，该方法消耗了可观的额外面积，这是因为，每个使能信号必须具有除了用于生成相移时钟的延迟线以外的延迟线或部分延迟线。而且，由于行进通过物理上不同的缓冲器路径，因此抽头使能信号的实际延迟将不与相移时钟匹配。缓冲器延迟在延迟锁定环中被动态地修改，并且相同的环控制机制被应用于抽头使能延迟缓冲器，以使误差最小。尽管可以针对给定的电压和温度使两个缓冲器匹配得相当紧密，但是电压和温度随时间的变化会发生改变。该误差在多个缓冲器上累积，由此朝向延迟线末端的时钟和抽头使能信号之间的延迟匹配是困难的。

图7是可以用作延迟线302以使由于使能信号改变状态所引起的DEL CLK信号上的毛刺最小的另一延迟线700的框图和示意图。延迟线700包括使能逻辑，其有效地保证，在时钟信号被激活以沿延迟线302向下行进的周期中，使能信号是稳定的。每个抽头0～X-1以与延迟线600相同的方式包括缓冲器和AND门。在该情况中，提供了一系列X个D型锁存器701、702、...、703，每个锁存器具有反相使能输入端(“Gbar”或者上面具有横线的G表示低电平输入有效)，其被耦合到各个抽头0～X-1。锁存器701～703还包括D输入端，其从对TS值解码的解码逻辑601接收各个抽头使能信号TE[0]～TE[X-1]。锁存器701～703进一步包括Q输出端，其被耦合到用于每个抽头0～X-1的各个AND门的另一输入端。每个锁存器保存其值，防止相应的延迟线抽头是高电平时过早地使能，并且随后在抽头变为低电平时，允许相应的使能信号来使能抽头。此外，该锁存器配置允许延迟线700生成一个源时钟的X数目个沿，其仅受到实现方案的速度的限制。

图8是用于基于分数分频比N.Rb(作为二进制值)得到RNEW和2^M-1的示例性数字逻辑电路800的框图。图9是说明了数字逻辑电路800的操作的简化的流程图。在第一个框901，由于假设N.Rb大于或等于1并且将至少右移一次，因此将移位值初始化为1。而且，为了移位操作，将虚拟值NN.RRb设定为等于N.Rb。例如，将N.Rb的复本加载到移位寄存器等中。在下一框903中，使NN.RRb右移一次，以提供用于NN.RRb的新的值。在下一框905，查询二进制值NNb是否是0。如果不是，则额外的右移操作是必要的，并且操作进行至框907，其中使M增加1。然后操作返回到框903，以使NN.RRb再次右移。操作在框903、905和907之间循环，直至NNb变为0，如框905中确定的。当NNb＝0时，操作进行至框909，其中计算2^M-1并且将R_NEW设定为等于RRb。将值R_NEW和2^M-1输出到时钟合成器，用于对源时钟进行N.R分频。应当认识到，使N.Rb右移直至N＝0等效于使十进制值N.R除以2^M。

图10是说明了用于N.R＝3.55399996的特定情况的时钟合成器300的操作的时序图。在该情况中，二进制表述是N.Rb＝0000_0011.1000_1101_0010_1111_0001b，使其右移两次，由此N_NEW＝0，以对于移位值M＝2，实现新的小数值R_NEW＝1100_0011_0111_0100_1011_1100b。二进制R_NEW值对应于数字值0.8884999752044677734375，其被转化为用于模32函数的28.43199920654296875。通过时钟分频器301使SRC CLK进行2^M-1＝2分频，并且随着DEL CLK信号的每个时钟脉冲，将R_NEW值加到累加器303的内部总和。在一个实施例中，二进制值的5个MSB被用于确定抽头序列，并且忽略低位，以实现抽头序列28、24、21、17、14、10、7、3、31、28等。可替换地，累加器303使用第6MSB向上舍入以减少误差，由此抽头序列变为用于稍微更准确结果的28、25、21、18、14、11、7、3、32、28等。图8中说明的序列在多次迭代后开始，由此尽管数字之间的序列是相同的，但是TS值是不同的。

利用时钟分频器301对SRC CLK进行2^M-1分频，以生成DIV CLK。通过占空比减少电路500对DIV CLK进行进一步的处理，以提供DIVCLK[25％/75％]信号，其被提供给延迟线302的输入端。通过延迟线302的总延迟是DIV CLK信号的一个完整的时钟周期，其具有周期TDIV。在SRC CLK的12个周期中和DIV CLK[25％/75％]的5个周期中，绘出了SRC CLK、DIV CLK[25％/75％]、TS、DEL CLK和OUT CLK信号或值相对时间的图线。SRC CLK信号在时间t_SRC0、t_SRC1、...、t_SRC12等处变为高电平，并且DIV CLK[25％/75％]信号每隔两个SRC CLK周期，在时间t_SRC0、t_SRC2、t_SRC4、...、t_SRC120等处变为高电平。OUT CLK在时间t_SRC0处最初为低电平，并且DIV CLK[25％/75％]脉动为高电平，同时TS值是20，由此选择T20抽头信号。因此，在从时间t_SRC0延迟(20/32)*TDIV之后，加上任何额外的电路延迟，DEL CLK信号在时间t_DEL0处变为高电平。当DEL CLK信号在时间t_DEL0处变为高电平时，OUT CLK变为高电平，并且累加器303将TS值更新到17。DIV CLK[25％/75％]下一次在时间t_SRC2处变为高电平，同时TS值是17，由此DEL CLK信号下一次在从时间t_SRC2延迟(17/32)*TDIV之后的时间t_DEL1处变为高电平。当DEL CLK信号在时间t_DEL1处变为高电平时，OUTCLK变为低电平并且累加器303将TS值更新为13。DIV CLK[25％/75％]下一次在时间t_SRC4处变为高电平，同时TS值是13，由此DEL CLK信号下一次在从时间t_SRC4延迟(13/32)*TDIV之后的时间t_DEL2处变为高电平。当DEL CLK信号在时间t_DEL2处变为高电平时，OUT CLK再一次变为高电平，并且累加器303将TS值更新为10。操作以该方式进行，以生成占空比为50％并且周期为SRC CLK的周期的3.5539996倍的CLK OUT信号。

图11是说明了用于N.R＝1.04472506和占空比减少电路500被用于将DIV CLK转化为DIV CLK[25％/75％]信号的特定情况的时钟合成器300的操作的时序图。在该情况中，二进制表述为N.Rb＝0000_0001.0000_1011_0111_0011_0001_1010b，其被右移1次，由此N_NEW＝0，以实现针对移位值M＝1的新小数值R_NEW＝1000_0101_1011_1001_1000_1101b。二进制R_NEW值对应于数字值0.5223625302，其被转化为用于模32函数的约16.7156。由于在该情况中2^M-1＝1，因此时钟分频器301未使SRC CLK分频，由此DIV CLK[25％/75％]具有与SRC CLK相同的周期TSRC。随着DEL CLK信号的每个时钟脉冲，将R_NEW值加到累加器303的内部总和，并且使用第6MSB确定是否向上舍入到下一抽头选择值。

在DIV CLK[25％/75％]的5个周期中，绘出了DIV CLK[25％/75％]、TS、DEL CLK和OUT CLK信号或值相对于时间的图线。DIV CLK[25％/75％]信号在时间t_DIV0、t_DIV1、t_DIV2、t_DIV3、t_DIV4和t_DIV5处变为高电平。OUT CLK在时间t_DIV0处最初为高电平。TS值从前一周期开始为2，由于选择了抽头2，由此，开始于时间t_DIV0的DIV CLK[25％/75％]信号上的脉冲在通过延迟线103的2个延迟之后，引起了DEL CLK信号上的开始于时间t_DEL0的相应脉冲。DEL CLK的上升沿使累加器303在时间t_DEL0处将TS值更新为19，并且为DFF 111提供时钟，由此OUT CLK变为低电平。DIV CLK[25％/75％]上的时间t_DIV0处的脉冲继续传播到第19抽头，并且引起了开始于时间t_DEL0的DELCLK上的另一脉冲，其再次为DFF 111提供时钟，由此OUT CLK再次变为高电平。而且，累加器303更新以提供新的TS值3。应当认识到，由于抽头被更新为延迟线103上的后面的抽头，因此DIV CLK[25％/75％]上的时间t_DIV0处的相同脉冲在相同的DIV CLK周期中引起了DEL CLK上的两个脉冲，并且DEL CLK上的每个脉冲引起了OUTCLK的转变。

DIV CLK[25％/75％]下一次在时间t_DIV1处变为高电平，同时TS值是3，由于选择了抽头3，因此其引起了通过延迟线103的3个延迟之后的DEL CLK信号上的开始于时间t_DEL2的相应脉冲。OUT CLK变为低电平并且累加器303将TS值更新为20，这导致了时间t_DIV2之前的时间t_DEL3处的DEL CLK上的另一脉冲，其是由相同的DIV CLK[25％/75％]信号脉冲引起的。时间t_DEL3处的DEL CLK上的脉冲使OUTCLK再次变为高电平，并且累加器303将TS值更新为5，如所示出的。在开始于时间t_DIV2的DIV CLK[25％/75％]的下一周期中，操作以相同的方式进行，其中DIV CKL脉冲导致了时间t_DEL4和t_DEL5处的两个多出的DEL CLK脉冲以及OUT CLK信号的相应转变。

对于后继的周期，操作以相同的方式进行，提供了周期TOUT约为SRC CLK的周期TSRC(与DIV CLK相同)的1.04472506倍的OUTCLK。在该情况中，OUT CLK相对于DIV CLK略微延迟，并且DIV CLK具有与SRC CLK相同的周期，但是具有减少的占空比，用于确保延迟线103的无毛刺操作。而且，延迟线103被根据延迟线600或延迟线700进行配置，以防止DEL CLK上的毛刺。

图11的时序图还说明了针对相同的分频值N.R＝1.04472506的时钟合成器400的操作。以相似的方式通过占空比减少电路500提供SRCCLK，以提供DIV CLK[25％/75％]。由于对于M＝1，2^M-1＝1，因此计数器403未对周期计数，而是将ENABLE信号保持为高电平，由此DFF401总是使能的，就像DFF 111一样。这样，图4中示出的TS值、DELCLK信号和OUT CLK信号与时钟合成器300和400的相同。

图12是说明了用于当N.R＝10.9999994和当占空比减少电路500被用于将SRC CLK转化为SRC CLK[25％/75％]信号的特定情况的时钟合成器400的操作的时序图。在该情况中，N的二进制表述是1010b，由此使N.Rb右移4次，直至N_NEW＝0。而且，M＝4并且2^M-1＝8，由此计数器403在DEL CLK的连续周期中从0到7计数。当COUNT值(COUNT值)等于7时，提供给DFF 401的ENABLE信号变为高电平，并且在其他时候是低电平。在DEL CLK信号的连续周期上，以相似的方式计算R_NEW的二进制值(未示出)，并且应用模32函数，以实现所示出的TS值。随着DEL CLK信号的每个时钟脉冲，将R_NEW值加到累加器303的内部总和，并且使用第6MSB来确定是否向上舍入到下一抽头选择值。

在图12中，在SRC CLK的14个周期中，绘出了SRC CLK[25％/75％]、TS、COUNT、ENABLE、DEL CLK和OUT CLK信号或值相对于时间的图线。SRC CLK[25％/75％]信号在每个时间t_SRC0～t_SRC14处变为高电平，并且DEL CLK在每个时间t_DEL0～t_DEL20处变为高电平。ENABLE信号从前一周期开始最初为高电平，由此当DEL CLK下一次在时间t_SRC0之后的时间t_DEL0处变为高电平时，OUT CLK变为高电平，COUNT值更新为0，TS值被更新为31，并且ENABLE信号返回到低电平。SRC CLK[25％/75％]上的每个脉冲通过如前文所述的相似的方式导致了DEL CLK上的一个或两个脉冲。对于每个时间t_DEL0～t_DEL6，随着DEL CLK的每个上升沿，COUNT值增加并且TS值被更新，同时使能信号保持低电平，由此OUT CLK保持高电平。当DEL CLK信号下一次在时间t_DEL7处变为高电平时，计数器403使COUNT值增加到7，并且将ENABLE信号声明为高电平。ENABLE信号相对于DEL CLK信号略微延迟，由此DFF 401未寄存时钟沿。当DEL CLK信号下一次在时间t_DEL8处变为高电平，同时ENABLE信号仍为高电平时，DFF 401寄存时钟沿，并且将CLK OUT信号拉为低电平。同时，计数器403溢出，并且将COUNT值变回到0，并且ENABLE信号返回到低电平。操作以这样的方式进行，直至时间t_DEL16处的DELCLK信号的上升沿使DFF 401将CLK OUT信号再次拉为高电平，以完成从时间t_DEL0开始的CLK OUT的一个周期。对于后继的周期，操作以相同的方式进行。这样，OUT CLK信号的周期TOUT约为SRCCLK信号的周期TSRC的10.9999994倍。

在本发明的第一方面，一种时钟合成器使用至少为1的分数分频比N.R将源时钟分频，其包括逻辑电路、延迟线、选择电路、累加器和第一时钟分频器电路。逻辑电路使分数分频比N.R除以2^M，以提供新的数字值NNEW.RNEW，其中NNEW值为0，而RNEW值至少为0.5。延迟线具有接收第一时钟的输入端以及多个延迟抽头，其中第一时钟具有基于源时钟频率的频率。选择电路具有耦合到延迟线的延迟抽头的可选输入端、接收抽头选择值的选择输入端、以及提供延迟时钟的输出端。累加器针对延迟时钟的每个周期将RNEW值加到总和值，并且对总和值执行模函数，以生成抽头选择值。第一时钟分频器电路基于延迟时钟的选定转变使输出时钟转变，其中选定转变基于源时钟的2^M-1分频。

在一个实施例中，第一时钟具有与源时钟相同的频率。在该情况中，第一时钟分频器电路包括计数器和二分频电路。计数器具有接收延迟时钟的时钟输入端以及每隔延迟时钟的2^M-1个周期提供使能信号的输出端。二分频电路具有接收延迟时钟的时钟输入端、耦合到反相输出端的数据输入端、接收使能信号的使能输入端、以及提供输出时钟的非反相输出端。在一个特定实施例中，将源时钟自身提供给延迟线的输入端。在另一实施例中，包括占空比减少电路，其接收源时钟，并且生成具有减少的占空比的第一时钟。

在另一实施例中，提供了第二时钟分频器电路，其具有用于接收源时钟的时钟输入端以及提供第一时钟的输出端，该第一时钟具有等于源时钟频率除以2^M-1的频率。在该情况中，第一时钟分频器电路是触发器，其具有接收延迟时钟的时钟输入端、耦合到反相输出端的数据输入端、以及提供输出时钟的非反相输出端。第二时钟分频器可以包括占空比减少电路，其减少提供给延迟线的输入端的第一时钟的占空比。

在多种配置中，累加器使用与延迟线的延迟抽头的数目相当的RNEW值的一定数目的最高有效位用于模函数。在更加准确的实施例中，累加器使用RNEW值的额外的最高有效位用于模函数，用于舍入抽头选择值。延迟线可以包括解码逻辑和锁存器。延迟逻辑接收抽头选择值并且将其转化为相应的抽头使能信号。每个锁存器具有接收相应的抽头使能信号的数据输入端、耦合到相应的延迟抽头的使能输入端、以及抽头使能输出端。

在本发明的另一方面，时钟合成器包括逻辑电路，其使二进制分数分频值N.R右移M次，以提供新的数字值NNEW.RNEW，其中NNEW值为0，并且其中RNEW的最高有效位为1。也包括延迟线、选择电路、累加器和时钟电路。

根据本发明的实施例的一种使用分数分频比N.R将源时钟分频的方法，包括，将分数分频比N.R除以2^M，以提供新的数字值NNEW.RNEW，其中NNEW值为0，而RNEW值至少为0.5，通过具有延迟抽头的延迟线基于源时钟提供自由运行的第一时钟，基于抽头选择信号来选择延迟抽头，并且基于选定延迟抽头来提供延迟时钟，针对延迟时钟的每个周期将RNEW累加到总和值，执行总和值的模函数以生成抽头选择信号，并且基于延迟时钟的选定转变使输出时钟转变，其中选定转变是基于源时钟的2^M-1分频的。

在一个实施例中，该方法包括，生成频率与源时钟相同的第一时钟，每隔延迟时钟的2^M-1个周期提供使能信号，并且在提供使能信号时，在延迟时钟的转变过程中触发输出时钟。在可替换的实施例中，该方法包括，将源时钟的频率除以2^M-1，以生成第一时钟，并且在延迟时钟的每个周期期间触发输出时钟。该方法可以包括，减少提供给延迟线的第一时钟的占空比。该方法可以包括，使延迟线的每个抽头使能延迟与通过延迟线传播到相应的延迟抽头的第一时钟的延迟大致相同的量。该方法可以包括，在延迟线的每个延迟抽头处于预定的逻辑电平时，使能该延迟线的每个延迟抽头。

尽管示出和描述了本发明的具体实施例，但是本领域的技术人员应当认识到，基于此处的教授内容，在不偏离本发明及其更广泛的方面的前提下，可以进行进一步的变化和修改，并且因此，所附权利要求将在其范围中涵盖处于本发明范围内的真实精神和范围内的所有该变化和修改。本领域的普通技术人员应认识到，基于此处的教授内容，在不偏离本发明的精神和范围的前提下，可以对此处示出和描述的实施例进行多种修改。例如，延迟线(例如，103、302、600、700)被示出为通过一系列非反相缓冲器实现，但是也可以使用包括反相器等的其他类型的延迟器件来实现。多路复用器109可由本领域的技术人员公知的任何其他的适当的选择逻辑或电路替换。用于DEL CLK的二分频功能是使用D型触发器(例如，111、401)实现的，但是应当理解，可以使用其他类型的二分频电路，包括不同类型的触发器，诸如T型或SR型触发器等。计数器115和403被描述为向上计数并且返回到0，但是其可由向下计数器等替换。正逻辑实现方案可由等效的负逻辑配置替换。

Claims

1.一种时钟合成器，其使用至少为1的分数分频比将源时钟分频，该时钟合成器包括：

逻辑电路，其确定整数M，以使得将分数分频比除以2^M来提供新的数字值NNEW.RNEW，其中，所述NNEW为新的数字值NNEW.RNEW的整数部分且值为0，而所述RNEW为新的数字值NNEW.RNEW的小数部分且值至少为0.5；

延迟线，其具有接收第一时钟的输入端并且具有多个延迟抽头，其中，所述第一时钟具有源时钟频率除以第一值的频率；

选择电路，其具有耦合到所述多个延迟抽头的多个可选输入端、接收抽头选择值的选择输入端、以及提供延迟时钟的输出端；

累加器，其针对所述延迟时钟的每个周期将所述RNEW值加到总和值，并且对所述总和值执行模函数，以生成所述抽头选择值；和

第一时钟分频器电路，其基于所述延迟时钟的选定转变使输出时钟转变，其中所述转变被选择为将延迟时钟的频率除以第二值，其中所述第一值乘以所述第二值是2^M。

2.如权利要求1所述的时钟合成器，其中，所述第一时钟具有与所述源时钟相同的频率，并且其中，所述第一时钟分频器电路包括：

计数器，其具有接收所述延迟时钟的时钟输入端以及每隔所述延迟时钟的2^M-1个周期提供使能信号的输出端；和

二分频电路，其具有接收所述延迟时钟的时钟输入端、耦合到反相输出端的数据输入端、接收所述使能信号的使能输入端、以及提供所述输出时钟的非反相输出端。

3.如权利要求2所述的时钟合成器，其中所述源时钟被作为所述第一时钟而提供给所述延迟线的所述输入端。

4.如权利要求2所述的时钟合成器，进一步包括占空比减少电路，其具有用于接收源时钟的输入端，以及提供具有与所述源时钟相同的频率的所述第一时钟的输出端。

5.如权利要求2所述的时钟合成器，其中所述二分频电路包括触发器。

6.如权利要求1所述的时钟合成器，进一步包括：

第二时钟分频器电路，其具有用于接收所述源时钟的时钟输入端以及提供所述第一时钟的输出端，所述第一时钟具有等于所述源时钟频率除以2^M-1的频率；并且

其中，所述第一时钟分频器电路包括触发器，该触发器具有接收所述延迟时钟的时钟输入端、耦合到反相输出端的数据输入端、以及提供所述输出时钟的非反相输出端。

7.如权利要求6所述的时钟合成器，其中，所述第二时钟分频器电路进一步包括占空比减少电路，其减少提供给所述延迟线的所述输入端的所述第一时钟的占空比。

8.如权利要求1所述的时钟合成器，其中，所述累加器使用与所述延迟线的所述多个延迟抽头的数目相当的所述RNEW值的多个最高有效位用于所述模函数。

9.如权利要求8所述的时钟合成器，其中，所述累加器使用所述RNEW值的额外的最高有效位用于所述模函数，用于对所述抽头选择值舍入。

10.如权利要求1所述的时钟合成器，其中所述延迟线包括：

解码逻辑，其接收所述抽头选择值并且将其转化为多个抽头使能信号；和

多个锁存器，每个锁存器具有接收所述多个抽头使能信号中的相应一个信号的数据输入端、耦合到所述多个延迟抽头中的相应一个抽头的使能输入端、以及抽头使能输出端。

11.一种时钟合成器，其使用至少为1的二进制分数分频比将源时钟分频，该时钟合成器包括：

逻辑电路，其使所述分数分频比右移整数M次，以提供新的数字值NNEW.RNEW，其中，所述NNEW为新的数字值NNEW.RNEW的整数部分且值为0，并且其中，所述RNEW为新的数字值NNEW.RNEW的小数部分且值的最高有效位为1；

延迟线，其具有接收第一时钟的输入端并且具有多个延迟抽头，其中，所述第一时钟具有所述源时钟频率除以第一值的频率；

选择电路，其具有耦合到所述多个延迟抽头的多个可选输入端、接收抽头选择值的选择输入端、以及提供第二时钟的输出端；

累加器，其针对所述第二时钟的每个周期将所述RNEW值加到总和值，并且对所述总和值执行模函数，以生成所述抽头选择值；和

时钟计数器电路，其基于所述第二时钟的选定转变使输出时钟转变，其中，所述转变被选择为将所述第二时钟的频率除以第二值，其中所述第一值乘以所述第二值是2^M。

12.如权利要求11所述的时钟合成器，其中，所述时钟计数器电路包括：

计数器，其具有接收所述第二时钟的时钟输入端以及每隔所述第二时钟的2^M-1个周期来提供使能信号的输出端；和

二分频电路，其具有接收所述第二时钟的时钟输入端、耦合到反相输出端的数据输入端、接收所述使能信号的使能输入端、以及提供所述输出时钟的非反相输出端。

13.如权利要求11所述的时钟合成器，进一步包括：

时钟分频器电路，其具有用于接收所述源时钟的时钟输入端以及提供所述第一时钟的输出端，所述第一时钟具有等于所述源时钟频率除以2^M-1的频率；并且

其中所述时钟计数器电路包括二分频电路，其具有接收所述第二时钟的时钟输入端、耦合到反相输出端的数据输入端、以及提供所述输出时钟的非反相输出端。

14.如权利要求11所述的时钟合成器，其中所述延迟线包括：

解码逻辑，其接收所述抽头选择信号并且将其转化为多个抽头使能信号；和

15.一种使用至少为1的分数分频比将源时钟分频的方法，包括：

确定整数M，以使得将分数分频比除以2^M来提供新的数字值NNEW.RNEW，其中，NNEW为新的数字值NNEW.RNEW的整数部分且值为0，而RNEW为新的数字值NNEW.RNEW的小数部分且值至少为0.5；

通过具有多个延迟抽头的延迟线来提供自由运行的第一时钟，其中所述第一时钟具有所述源时钟频率除以第一值的频率；

基于抽头选择信号选择多个延迟抽头中的一个，并且基于选定延迟抽头来提供延迟时钟；

针对所述延迟时钟的每个周期将RNEW值累加到总和值；

对总和值执行模函数以生成抽头选择信号；并且

基于延迟时钟的选定转变使输出时钟转变，其中所述转变被选择为将延迟时钟以第二值分频，其中所述第一值乘以所述第二值是2^M。

16.如权利要求15所述的方法，其中：

所述的通过延迟线提供自由运行的第一时钟包括：生成具有与源时钟相同的频率的第一时钟；并且

其中所述的使输出时钟转变包括：

每隔所述延迟时钟的2^M-1个周期提供使能信号；以及

在提供使能信号时，在延迟时钟的转变过程中触发输出时钟。

17.如权利要求15所述的方法，其中：

所述的通过延迟线提供自由运行的第一时钟包括：将源时钟频率除以2^M-1；并且

其中所述的使输出时钟转变包括：在所述延迟时钟的每个周期期间触发输出时钟。

18.如权利要求15所述的方法，进一步包括：减少提供给所述延迟线的第一时钟的占空比。

19.如权利要求15所述的方法，进一步包括：使所述延迟线的每个抽头使能的延迟与通过所述延迟线传播到相应的延迟抽头的第一时钟的延迟大致相同。

20.如权利要求15所述的方法，进一步包括：在所述延迟线的每个延迟抽头处于预定的逻辑电平时，使能所述延迟线的每个延迟抽头。