TW517236B - Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device - Google Patents

Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device Download PDF

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517236 A7 B7 五、發明説明（1 ) 發明之背景 本發明之界定 (請先閲讀背面之注意事項再填窝本頁) 本發明係論及一種同步型半導體記憶體裝置，和一可 用以控制一同步型半導禮記憶體裝置之輸入電路的方法。 特言之，本發明係有關一同步型半導體記憶體裝置之功率 消耗的降低。 相關技藝之說明 由於處理器之處理速度的增加所致，近年來一些類似 一同步DRAM(SDRAM)等半導體記憶體裝置，係具有一些 相當於32或64位元資料之資料輸入端子。為來回於一處理 器傳送資料，上述之SDRAM，首先會自該處理器，接收一 對應於一同步信號（CLK)之主動命令。當上述同步信號自 該SDRAM被激勵起之數周期過去時，該處理器會提供一類 似有關讀取或寫入資料等之命令，給上述之SDRAM。為響 應此一命令，該SDRAM將會來回於上述之處理器傳送資 料。 在資料寫入至該SDRAM之一寫入模態期間，其潛時將 會被設定。當其潛時在該寫入模態中為“0”時，其用以接收 一寫入命令之時間，大體上係與其用以接收寫入資料 (DATA-In ; DIN)之時間相同。換言之，該SDRAM係響應 相同之同步信號（CLK)，來接收該等寫入命令和寫入資料。 隨著其裝置速度之增加，若上述之SDRAM，在接收該 寫入命令後，開始接受上述之寫入資料（激勵輸入電路）， 該SDRAM可能無法在一預定之時間下，接收上述之寫入資 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） 517236 A7 B7 五、發明説明（2 ) 料。因此，該SDRAM必須要能夠同時地接收該等寫入命令 和寫入資料。 當上述之SDRAM能夠接收一寫入命令時，該SDRAM 亦能夠接收一讀取命令和其他命令。即使該SDRAM在接收 其他命令下，一旦要接收上述之寫入命令，將總是要激勵 多數之資料輸入電路，以便能夠輸入該寫入資料。因此， 當該SDRAM係在一能夠接收每一命令之狀態中時，縱使實 際上並無資料寫入，電流仍會流經其輸入電路。此將會消 耗電流。 第1圖係顯示一可例示上述SDRAM内之狀態變換的示 意圖。 上述之SDRAM，係具有多數之記憶體排組（下文簡稱 為排組）。此SDRAM可自一排組主動狀態，變換至其他狀 態，諸如一預充電狀態、排組主動懸置狀態、讀取狀態、 或寫入狀態。該排組係形成一可並列被存取之記憶體單 元。舉例而言，一具有二個包含一典型DRAM之雙列位址 輸入系統的排組之SDRAM。此可使該SDRAM之一 A排組和 一B排組，能夠獨立地接收彼等主動命令。第1圖係例示一 單一排組内之狀態的變換。彼等以實線繪出之箭頭，係代 表藉由命令輸入（手動輸入）所執行之變換，以及以虚線緣 出之箭頭，係代表自動變換（自動序列）。 該SDRAM係在上述同步信號（CLK)之一單周期内’自 其排組主動狀態，變換至一排組懸置狀態、預充電狀態、 寫入狀態、或讀取狀態。為變換該SDRAM之狀態，彼等連 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .訂· ;線丨 517236 A7 B7 五、發明説明（3 ) 接至一些可接收命令和位址信號之端子的輸入電路，將會 被激勵。此外，為使該SDRAM變換至其寫入狀態，彼等連 接至一些可接收命令和位址信號之端子的每一輸入電路， 將會被激勵。 第2圖係一先存技藝式SDRAM 10之第一範例的示意 方塊圖。 此SDRAM 10係包含：一時鐘信號緩衝儲存器1、一正 反器（SFF) 2、一輸入緩衝儲存器3、一讀取/寫入（I/O)控 制電路4、一輸入緩衝儲存器5、和一寫入緩衝儲存器6。 其時鐘信號緩衝儲存器1，可接收及放大一時鐘信號 CLK，以產生一内部時鐘信號CLK1。此内部時鐘信號 CLK1，將會提供給其SFF2。其輸入緩衝儲存器3，可接收 一遮罩控制信號DQM。該輸入緩衝儲存器3,可放大上述 之遮罩控制信號DQM，以及可產生一内部遮罩控制信號 DQM1。此内部遮罩控制信號DQM1，將會提供給其SFF2。 其SFF2將會與内部時鐘信號CLK1同步地閂定上述之内部 遮罩控制信號DQM1，以及可將此閂定之遮罩控制信號 DQM1，提供給其I/O控制電路4，而做為一同步遮罩控制 信號DQMS。 參照第3圖，其輸入緩衝儲存器5，係包含一 AND電路 5a，其可接收一輸入資料DQ和一排組主動辨識信號 BACT 〇該輸入緩衝儲存器5，可於該辨識信號BACT為主 動狀態時，將上述之輸入資料DQ放大，以及可產生一寫入 資料Din。此寫入資料Din，將會提供給其I/O控制電路4。 6 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 517236 A7 _B7___ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 此I/O控制電路4，可將其讀取自一排組（未示出）之讀 取資料Dout，提供給其寫入緩衝儲存器6。此寫入緩衝儲存 器6，可放大該讀取資料Dout，以及將會產生一輸出資料 DQ 〇 因此，若上述之排組主動辨識信號BACT，係非主動 狀態，以及SDRAM 10係在一靜止狀態、更新狀態、或供 電降低狀態，則其輸入緩衝儲存器5，將會被禁能。此將可 降低功率之消耗。然而，若上述之辨識信號BACT係主動 狀態，則其功率之消耗，並不會降低。 第4圖係一供電中斷電路50之示意電路圖。其可降低 一 SDRAM之功率消耗。 •線丨 此供電中斷電路50,在上述SDRAM内之安排上，可接 收多數由一些内部電路（未示出）所產生之控制信號。此等 控制信號包括：一 A排組RAS致能信號ARAE、一B排組RAS 致能信號BRAE、一讀取信號READB、一輸出致能遮罩信 號0EMSK、和一供電降低信號PWDNB。 其讀取信號READB，可自一讀取模態期間所提供之一 讀取命令，就一具有一預定之群發波長度的時鐘信號周 期，而變為低邏輯位準。其輸出致能遮罩信號0EMSK，可 在此讀取模態中，遮罩（禁止使用）一内部致能信號。該遮 罩信號0EMSK，可依據一資料遮罩信號DQM做變換。 其供電降低信號PWDNB，可依據一時鐘信號致能信號 CKE，使該SDRAM變換至其供電降低模態。一可供一第一 級段輸入電路用之供電降低信號PWDNB2 ’在該供電降低 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 517236 A7 _______ B7_ 五、發明説明（5 ) 模態中，係低邏輯位準。 (請先閲讀背面之注意事項再填寫本頁) 上述之供電中斷電路5〇係包含：一第一〇R電路u、一 第二OR電路12、一NAND電路13、和一反相器電路14。其 第一OR電路11，可接收該等A排組RAS致能信號ARae*b 排組RAS致能信號。其第二〇11電路12，可接收該等讀取信 號READB和輸出致能遮罩信號qemsk 〇 其NAND電路13 ,可接收上述第一 〇R電路輸出信 號、上述第二OR電路之輸出信號、和一供電降低信號 PWDNB。其反相器電路14 ,可使上電路13之輸出 仏號反相，以及可產生上述之第一級段輸入電路供電降低 信號 PWDNB2。 茲將參照第5圖，說明上述供電中斷電路5〇之運作。 當該供電中斷電路50,在上述時鐘信號CLK之周期T1 内：接收到一 A排組主動信號時，上述之a排組RAS致能信 號ARAE，將會變為高邏輯位準。接著，當該供電中斷電 路50，在上述時鐘信號CLK之周期T2内，接收到一 A排組 讀取信號時，上述之讀取信號READB，將會變為低邏輯位 準。上述之輸出致能遮罩信號OEMSK，通常係低邏輯位 準。因此，上述第一級段輸入電路供電降低信號PWDNB2， 將會變為低邏輯位準，以及上述之第一級段輸入電路，在 一讀取運作期間，將會經歷到一供電中斷。 當上述之輸出致能遮罩信號OEMSK，變為高邏輯位準 時，上述之供電降低信號PWDNB，將會變為高邏輯位準， 以及上述之第一級段輸入電路，將會被激勵。該遮罩信號 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) 517236 A7 __B7_ 五、發明説明（6 ) OEMSK，係在上述之資料遮罩信號DQM變為高邏輯位準 之後，方會產生。因此，上述第一級段輸入電路之運作， 將會在周期T5中，再次被致能，以及在周期T6開始之前被 激勳。當一寫入命令在周期T7期間輸入時，上述與此寫入 命令同步輸入之輸入寫入資料，將會被取得。 上述之A排組寫入命令，將會在周期T7期間輸入，以 便防止上述SDRAM外部之讀取/輸出資料之匯流排衝突 (彼等輸出信號Q3與輸入信號D1間之對抗）。 上述SDRAM處於一靜止狀態、更新狀態、供電降低狀 態、或排組主動狀態中之時間，將會佔去大部份上述 SDRAM之全部運作時間。反之，上述SDRAM為讀取取或 寫入資料而接收一讀取命令READ指令或一寫入命令中之 時間，將會佔去小部份上述DRAM之全部運作時間。換言 之，其用以讀取取或寫入資料之時間，相對於上述SDRAM 之全部運作時間係很短。所以，雖然上述之供電中斷電路 50，可於上述SDRAM正執行一讀取運作時，降低彼等資料 輸入電路之電流消耗，此降低之電流消耗，比起上述整個 SDRAM之電流消耗係很小。因此，其整個系統中電流消耗 之降低，是不夠充份的。 當上述之SDRAM，正處於一靜止狀態、更新狀態、或 供電降低狀態中時，該S D R A Μ勢必要變換經過二個或更多 之狀態，以進入其寫入狀態。因此，彼等資料輸入電路， 將不可能進入一供電降低狀態。換言之，若該等資料輸入 電路，在上述SDRAM，變換至其排組主動狀態時被激勵， 9 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 517236 A7 B7 五、發明説明（7 ) 該SDRAM將會響應上述之寫入命令，在一周期之内，完成 上述之寫入運作。 當其（排組）激勵狀態，佔去大部份上述SDRAM之運作 時間時，該SDRAM將很難響應一寫入命令，而在一周期之 内，元成一寫入運作。因此’若在該SDRAM自其排組主動 狀態’變換至其預充電狀態的期間内，事先確認出上述之 寫入運作不會被執行，彼等資料輸入電路舉例而言，可# 由一外部信號使其解激。此將可降低上述排組主動狀態期 間之功率消耗。 然而，在一類似SDRAM之傳統式一般用途半導體記情 體裝置中，彼等用以變換狀態之命令中的變換，將使其很 難使用該SDRAM做一般目地用。此外，當加入一用以接收 一可解激資料輸入電路及通知資料要被寫入之信號的端子 時’就一般目地使用上述之SDRAM，將會變得有困難。 本發明之概要 本發明之一目地，旨在提供一同步型半導體記憶體襄 置’其可降低功率之消耗，而不必更改彼等命令系統，或 增加彼等信號輸入端子。本發明之另一目地，旨在提供_ 種可用以控制此等裝置之輸入電路的方法。 為完成上述之目地，本發明提供有一種可用以控制— 在運作上依據一同步信號之同步型半導體記憶體裝置的方 法。此種同步型半導體記憶體裝置，係具有一可用以接收 寫入資料之輸入電路。上述之方法係包括：可激勵該同步 型半導體記憶體裝置，以及當此同步型半導餿記憶體裝置 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁} 、-iT· 10 - 517236 五、 發明説明 j 皮激勵時’可依據一用以遮罩該寫入資料之遮罩控制信 號，而選擇性地解激其輸入電路。 在進一步之觀點中，本發明係一可基於一同步信號而 運作之同步型半導趙記憶體裝置。此記憶體裝置，包含有 一可儲存寫入資料之記憶體核心。其一第一輸入電路，可 接收上述之同步信號，以及可產生一内部同步信號。其一 第二輸入電路，可接收上述之寫入資料，以及可將此寫入 資料，輸出至該記憶體核心。其一第三輸入電路，可接收 一可用以遮罩寫入資料之遮罩控制信號，以及可輸出此遮 罩控制信號。其一正反器電路，係連接至該等第一和第三 輸入電路，以便依據上述之内部同步信號，產生一同步遮 罩控制信號。其一控制電路，係連接至該等第三輸入電路 和正反器電路中的一個，以便產生一控制信號，其可在該 記憶體核心，正處於一主動狀態中時，依據一可指示其主 動狀態之主動辨識信號，和該等遮罩控制信號和同步遮罩 控制信號中的任何一個，選擇性地解激其第二輸入電路。 本發明之其他特徵和優點，將可藉由以下配合所附藉 由範例來例示本發明之原理的各圖，而變為明確。 圖示簡要說明 本發明與其目地與優點，可藉由參照以下配合所附諸 圖對當前之較佳實施例的說明，而有最佳之瞭解，其中： 第1圖係一可顯示一先存技藝式SDRAM中之狀態變換 的簡圖； 第2圖係一先存技藝式輸入/輸出緩衝儲存器之示意方 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) ·、ΤΓ— :線· 11 517236 A7 B7 五、發明説明（9 )塊圖， 第3圖係一可例示一輸入緩衝儲存器電路之第一先存 技藝式範例的不意電路圖， 第4圖係一可例示一輸入緩衝儲存器電路之第二先存 技藝式範例的示意電路圖； 第5圖係一可例示第4圖之輸入緩衝儲存器電路的運 作之時序圖； 第6圖係一根據本發明之第一實施例所製SDRAM之示 意方塊圖； 第7圖係第6圖之SDRAM内所包含之一輸入/輸出緩 衝儲存器的示意方塊圖； 第8圖係第7圖之SDRAM之輸入/輸出緩衝儲存器内 所包含的一個輸入緩衝儲存器之示意方塊圖； 第9圖係一可例示第6圖之SDRAM的運作之協同時序 和波形圖； 第10圖係另一輸入緩衝儲存器電路之示意電路；而 第11圖則係一可例示另一 SDRAM之運作的協同時序 和波形圖。 較佳實施例之詳細說明 在諸圖中，相同之數字在全文中，係用於相同之元件。 第6圖係一根據本發明之一較佳實施例所製之SDRAM 100的一個示意方塊圖。此SDRAM 100係包含：一時鐘信 號緩衝儲存器21、一命令解碼器22、；位址緩衝儲存器23、 一輸入/輸出緩衝儲存器24、多數之控制信號邏輯閂25、 請~ 先、 閲 讀 背· 面·- 之 注 意 事 項 再
訂
本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 12 SI 7236 A7 ______B7_ 五、發明説明（l〇 ) 一模態暫存器26、多數之行位址計數器27、一寫入/讀取 (I/O)控制電路28、和一DRAM核心29。 其時鐘信號緩衝儲存器（第一輸入電路）21，可接收一 來自一外部裝置之時鐘信號致能信號CKE，和一外部時鐘 信號CLK，以及可自此等信號CKE、CLK，產生一内部時 鐘信號CLK1。此内時鐘信號CLK1，將會提供給上述 SDRAM 100之内部電路。 其命令解碼器22,可接收多數來自一外部裝置之外部 命令COM。在此較佳之實施例中，該外部命令COM，係一 晶片選擇信號/CS、一行位址選通信號/CAS、一寫入致能 信號/WE、和一列位址選通信號/RAS。 其命令解碼器22,可依據上述之内部時鐘信號CLK1， 解碼上述外部命令COM之信號/CAS、/WE、/CS、/RAS(低 邏輯位準或高邏輯位準之信號），以產生多數之命令。此等 命令舉例而言係包括：一寫入命令、一讀取命令、和一更 新命令。上述之命令解碼器，可提供該等做為内部命令或 致能信號之命令，給該等位址緩衝儲存器23、輸入/輸出 緩衝儲存器24、控制信號邏輯閂25、模態暫存器26、和I/O 控制電路28。 其位址緩衝儲存器23，可依據上述來自其命令解碼器 22之内部命令，接收該等來自外部裝置之位址信號A0至 All和排組位址信號ΒΑ0、BA1。其位址緩衝儲存器23，可 依據該等位址信號A0至All和排組位址信號BA0、BA1，產 生一些位址資料。接著，該位址緩衝儲存器23，可將此等 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） 13 (請先閲讀背面之注意事項再填窝本頁) ，、句· 517236 五、發明説明（11 A7 B7 位址資料’提供給該等控制信號邏輯閂25、模態暫存器26， 和行位址計數器27。上述之位址緩衝儲存器23，可依據該 等位址信號A0至All，產生一些列位址資料，以及可將此 等列位址資料，提供給上述之DRAM核心29。 其輸入/輸出緩衝儲存器24，可被一來自上述命令解 碼器22之致能信號激勵，以及可接收來自一外部裝置之一 些寫入資料DQO至DQ7和一遮罩控制信號DQM。該輸入/ 輸出緩衝儲存器24,可基於上述之内部時鐘信號CLK1，將 該荨寫入★料0<5〇至DQ7，提供給上述之I/O控制電路28。 此外，上述之輸入/輸出緩衝儲存器24，可依據上述之遮 罩控制信號DQM，遮罩該等寫入資料DQ〇至DQ7。 每一該等控制信號邏輯閂25，可接收一來自上述命令 解碼器22之内部命令，和一些來自上述位址緩衝儲存器23 之位址資料。此外，每一該等控制信號邏輯閂乃，可依據 該等内部命令和位址資料，將一控制信號，提供給上述之 DRAM核心29。此等自控制信號邏輯閃以提供至 心29之控制信號，係包括一些可用以寫入資料、讀取資料、 執行更新、及執行自我更新之信號。 上述之模態暫存器26,可接收-來自上述命令解碼器 22之内部命令，和-來自上述位址緩衝料㈣之位址資 料。該模態暫存器26，可依據料内邹命令和位址資料， 儲存上述DRAM核心29之各種處理棋態。 上述之行位址計數器27，可依據兮哲 像巧等位址信號A0至
All，接收該等來自上述位址緩衝餘；^ 砰存35 23之行位址資 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填窝本頁)
• 14 517236 A7 B7 五、發明説明（l2 ) 料。該行位址計數器27，可依據上述模態暫存器之模·離， 提供一些行位址資料，給上述之DRAM核心29。 上述之I/O控制電路28,可依據上述來自命令解碼器22 之内部命令，控制上述DRAM核心29之資料輪人及輪出。 該I/O控制電路28,可將上述輸入/輸出緩衝儲存器24之寫 入資料，提供給該DRAM核心29，以及可將上述DRAM核 心29之讀取資料，提供給上述之輸入/輸出緩衝儲存器24。 上述之DRAM核心29，係包含多數之排組（在此較佳實 施例中，有四個）。每一排組可接收一些來自上述位址緩衝 儲存器23之列位址資料，和一些來自上述控制信號邏輯閃 25之控制信號。上述之位址緩衝儲存器23，可接收該等排 組位址信號BAO、B A1，藉以選擇一排組。該等控制信號 邏輯閂25和行位址計數器27，在設置上係與每一排組相對 應。 上述之DRAM核心（排組）29，可依據該等控制信號， 執行各種之運作。此等運作包括：寫入資料至彼等合成一 體之記憶體晶格陣列、自此等記憶體晶格陣列讀取資料、 更新、及自我更新。上述之DRAM核心29，可依據該等控 制信號和位址資料，將該等接收自上述輸入/輸出緩衝儲 存器24之寫入資料DQ0-DQ7,寫入至其記憶體晶格之預定 位址處。 第7圖係上述輸入/輸出緩衝儲存器24之一示意方塊 圖。此輸入/輸出緩衝儲存器24係包含：一輸入緩衝儲存 器3卜一正反器（SFF)32、一資料輸入緩衝儲存器33、和一 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 15 (請先閲讀背面之注意事項再填寫本頁) .訂— :線 517236 A7 _________B7 五、發明説明（13 ) 輸出緩衝儲存器34。 其輸入緩衝儲存器（第三輸入電路）31，可接收及放大 上述之遮罩控制信號DQM，以便產生一放大之内部遮罩控 制仏號DQM1，其將會提供給上述之SFF 32。此SFF 32， 可接收上述來自時鐘信號緩衝儲存器21之内部時鐘信號
CLK1。此内部時鐘信號CLK1，係由上述之時鐘信號CLK 產生出。 該SFF 32,可依據該等内部時鐘信號CLK1和内部遮罩 控制信號DQM1，產生一同步遮罩控制信號dqmS，其係與 上述之内部時鐘信號CLK1同步。接著，上述2SFF 32，可 將此同步遮罩控制信號DQMS ,提供給該等資料輸入緩衝 儲存器33和I/O控制電路28。 該I/O控制電路28，可依據上述來自第6圖之命令解碼 器22的内部命令，確認上述之sdraM 1〇〇，是否正處於其 寫入模態中。上述之I/O控制電路28，可依據此一確認，而 產生一寫入模態辨識信號WENZ，以及可將此信號WENZ， 提供給上述之資料輸入緩衝儲存器33。 詳5之’當該内部命令，係上述之寫入命令時，上述 之I/O控制電路28，將會使上述之寫入模態辨識信號 WENZ，舉例而言，變為高邏輯位準，以致上述之sdraM， 將會變換至其寫入模態。若上述之命令，係一可使上述 SDRAM 100自其寫入模態變換至其他模態（例如，預充電 命令）者，上述之I/O控制電路28，便會使上述之寫入模態 辨識信號WENZ，變為低邏輯位準。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） *--·-· (請先閲讀背面之注意事項再填寫本頁)
16 517236 五、發明説明（14 該輸入/出控制電路28，可將彼等讀取資料D〇m 供給上述之資料輸出緩衝儲存 X _ 乂 评1534。此資料輸出緩衝儲存 器3可放大此等讀取資_叫〜產生-寫人資料DQe =之資料輸入緩衝儲存器33,可接收一來自第, 之7 $器22的排組主動辨識信號bact。此排組主 辨識信號BACT，係由一歧分別命勒 一刀別與該等排組相聯結之排 辨識信號的一個邏輯〇R運宜 ' 避料運算產生出。亦即，當至少有1 組進入—主動狀態中時，上述之排组主動辨識信號 BACT，舉例而言，將會變為高邏輯位準。 上述之資料輸入緩衝儲存器33，可依據該等排組辨 信號BACT、同步遮罩控制信號_，和寫入模態辨識信 號WENZ而被致能及禁能1該輸人緩衝儲存器33被致 能時，此輸入緩衝儲存器33，可接收上述之輸入 資料DQ , 以及可輸出此輸入資料DQ，做為上述之寫 入資料Din。當 上述之輸入緩衝儲存器33被禁能時此輸人緩衝儲存器 33，將不會輪出上述之寫入資料Din。 第8圖係上述資料緩衝儲存器33之一示意電路圖。此 資料輸入緩衝儲存器33係包含··一反相器電路41、一 〇r 電路42、一第一AND電路43、和一第二and電路料。 其反相器電路41，可接收及反相上述來自SFF 32之同 步遮罩控制信號DQMS。此反相之同步遮罩控制信號 DQMS ’將會提供給其〇R電路之一第一輸入端子。上述之 寫入模態辨識信號WENZ，係自上述之I/O控制電路，提供 給上述OR電路42之一第二輸入端子。此OR電路42，可執 本紙張尺度適用中國國家標準（CNS) A4規格（210 X297公釐） ........................裝..............1訂..................緣 f請先閲讀背面之注意事項再填窝本頁) 517236
行該等寫人模辨識信號細犯與反相之同步遮罩控制信 號DQMS的一個邏輯〇R運算，以及可將其運作結果，提供 給上述第-AND電路43之一第一輸入端子。 上述之排組主動辨識信號BACT，係提供至上述第一 AND電路43之第一輪入端子。此第一電路斗3，可執行 上述排組主動辨識信號BACT與上述OR電路之輸出信號的 -個邏輯AND運作，以產生一控制信號以順^。此控制 信號DINENZ，將會提供給上述第二AND電路私之一第一 輸入端子。 此第二AND電路44，可被該控制信號DINENZ激勵及 解激。當該第二AND電路44被激勵時，此第二AND電路 44,可接收上述之輪入資料Dq,以及可輸出其接收之輸入 資料DQ，做為上述之寫入資料Din。 因此’若上述之同步遮罩控制信號DQMS，在上述之 SDRAM 100能接收命令時，係提供給上述之資料輸入緩衝 儲存器33，此資料輸入緩衝儲存器33，將會被解激，以及 並不會輸出上述之寫入資料Din。 上述資料輸入緩衝儲存器33在被解激時之電流消 耗，相較之下，係較少於在此資料輸入緩衝儲存器33激勵 時。此外，當該資料輸入緩衝儲存器33被激勵及被解激時， 其間之電流消耗的差異，比起其先存技藝係較少。 其就上述輸入資料DQ之每一位元，係設有一資料輸入 緩衝儲存器33。因此，當上述之SDRAM 100，在主動狀態 中，以及該資料輸入緩衝儲存器33，接收到上述之同步遮 本紙張尺度適用中國國家標準（CNS) Α4規格（210X 297公釐） 18 (請先閲讀背面之注意事項再填寫本頁) 、旬丨 έ, 517236 A7 _B7 五、發明説明（16 ) 罩控制信號DQMS時，上述輸入/輸出緩衝儲存器24之電 流消耗將會被降低，此復可降低上述SDRAM 100之電流消 耗。 上述之資料輸入緩衝儲存器33,具有一控制電路（激勵 電路）45,其包含：一反相器電路41、一 〇R電路42、和一 第一 AND電路43。該控制電路45，可激勵及解激一第二 AND電路（第·輸入電路）44 ’其在功能上係作為一具有該 等寫入模態辨識信號WENZ、排組主動辨識信號BACT、和 同步遮罩控制信號DQMS之第一輸入級段電路。 當上述之SDRAM 100，在主動狀態中，以及能夠接收 一些命令時，若此SDRAM接收到一寫入命令，上述之資料 輸入緩衝儲存器33，將會被激勵。此資料輸入緩衝儲存器 33，可依據上述之控制電路45，來控制上述輸入資料DQ 之轉移。上述之SDRAM 100，係具有一輸入資料遮罩之功 能。 茲將參照第9圖討論上述SDRAM 100之運作。 參照第9圖，在上述時鐘信號CLK之周期T0中，該 SDRAM 100如第1圖之狀態中所示，係在閒置狀態中’以 及係在一接受一排組主動命令前之狀態。 上述之SDRAM 100，接著可於上述之時鐘信號CLK在 周期T1中變為高邏輯位準時，接收上述之排組主動命令’ 以及將會進入一排組主動狀態中。 在周期T1中，上述輸入緩衝儲存器33之控制電路45， 可依據上述為低邏輯位準之遮罩控制信號DQM’而使上述 本紙張尺度適用中國國家榛準（CNS) A4規格（210X297公釐） 19 .......................裝..................tr..................線· (請先閲讀背面之注意事項再填寫本頁) 517236 A7 _________B7_ 五、發明説明（Π ) 之控制信號DINENZ，變為高邏輯位準（變換至一致能位 準）。 (請先閲讀背面之注意事項再填寫本頁) •訂丨 接著，在周期T3中，第7圖之SFF 32，可在上述之時 鐘信號CLK變為高邏輯位準時，同步地閂定上述為高邏輯 位準之遮罩控制信號DQM。上述之控制電路45，可依據此 被閂定至高邏輯位準之遮罩控制信號DQM(同步遮罩控制 信號DQMS)，使上述之控制信號DINENZ，變為低邏輯位 準（變換至一禁能位準）。換言之，當上述之SDRAM 100， 在主動狀態中，以及不在其寫入模態中時，上述為第一 AND電路43之輸出信號的控制信號DINENZ，將為低邏輯 位準（禁能位準）。因此，上述之第二AND電路44，並不會 產生上述之寫入資料Din。 在周期T6中，當上述之時鐘信號CLK，變為高邏輯位 準時，若該SDRAM 100，接收到上述之寫入命令，此 SDRAM 100，將會變換至其寫入模態（WRITEp在此一狀 態中，上述之I/O控制電路28,將會辨識出該寫入命令，以 及將會使上述之寫入模態辨識信號WENZ，變為高邏輯位 準（變換至致能位準）。結果，上述之控制電路45，將會使 上述之控制信號DINENZ，變為高邏輯位準。此控制信號 DINENZ，將會無論上述遮罩控制信號DQM之位準如何， 而保持為高邏輯位準，直至該SDRAM 100，完成其寫入模 態為止。當該控制信號DINENZ，係高邏輯位準時，上述 之資料輪入緩衝儲存器33，將會產生上述之輸出資料Din。 當上述之SDRAM 100，在主動狀態中，以及在其寫入 ^紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) · 2〇 了 517236 A7 ______B7^____ 五、發明說明（IS ) 模態中時，上述之第一 AND電路43，將會無論上述遮罩控 制信號DQM之位準如何，而使上述之控制信號DINEnz， 變為南邏輯位準。 在周期T9中，當上述之時鐘信號clk，變為高邏輯位 準時’若上述之SDRAM 100，接收到一預充電命令，此 SDRAM 100，將會變換至其預充電模態。在此一狀態中， 上述之輪入/出控制電路28，將會辨識出該預充電命令， 以及將會使上述之排組主動辨識信號BACT，變為低邏輯 位準。結果，上述之控制信號DINENZ，將會依據上述之 遮罩控制信號DQM，而變為低邏輯位準或高邏輯位準。 若上述之資料輸入緩衝儲存器33，在其排組主動狀態 中’接收到上述高邏輯位準之同步遮罩控制信號DQMS， 此資料輸入緩衝儲存器33，將會在上述之時鐘信號CLK， 變為高邏輯位準時被解激。因此，上述之寫入資料Din，將 不會自此資料輸入緩衝儲存器輸出。舉例而言，若上述之 寫入命令，係在周期T4後之周期T5中輸入時，上述輸入緩 衝儲存器之解激，或將會被延遲。因此，該輸入緩衝儲存 器’在上述時鐘信號CLK，下次變為高邏輯位準時，將無 法寫入資料。然而，其變換至其他類似讀取模態之模態， 將可被致能。 當寫入資料時，若上述SDRAM 100所接收之遮罩控制 信號DQM，變為低邏輯位準，此SDRAM 100，將會在上述 之時鐘信號CLK，變為高邏輯位準時，使上述之同步遮罩 控制信號DQMS，變為低邏輯位準。因此，該SDRAM 100， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 21 .......................裝..................訂................線· (請先閲讀背面之注意事項再填寫本頁) 517236 A7 _____B7___ 五、發明説明（19 ) 可在上述時鐘信號CLK，下次後變為高邏輯位準時開始的 中，接收上述之寫入命令。因此，其自上述輸入緩衝儲存 器33被激勵時，至此輸入緩衝儲存器33，進入其寫入運作 時之周期延遲（潛時），係等於二個時鐘信號周期。 上述較佳實施例之其SDRAM 100，具有以下所說明之 優點。 (1) 當該SDRAM 100被激勵時，上述之資料輸入緩衝儲 存器33，將會依據上述之同步遮罩控制信號DQMS，而被 激勵及解激。因此，上述資料輸入緩衝儲存器33之解激， 在該SDRAM 100為主動狀態時，可降低此輸入緩衝儲存器 33之電流消耗。此將可降低上述SDRAM 100之功率消耗。 (2) 上述之資料輸入緩衝儲存器33，可嚮應上述之寫入 模態辨識信號WENZ，而在其寫入模態中，使上述之同步 遮罩控制信號DQMS無效。因此，在進入其寫入模態中時， 該資料輸入緩衝儲存器33，可無論上述同步遮罩控制信號 DQMS之位準如何而被解激。結果，上述之SDRAM 100， 係在如同其先存技藝之方式下作用。此將可允許該SDRAM 被用做一般之目地。 本技藝之專業人員當可明瞭，在不違離本發明之精神 或界定範圍下，本發明可被具現成許多其他之特定形式。 特言之，本發明當被瞭解可被具現成以下諸形式。 上述之資料輸入緩衝儲存器33，可藉由上述不與時鐘 信號CLK同步之遮罩控制信號DQM1，來加以控制。舉例 而言，第10圖之SDRAM 200的輸入/輸出緩衝儲存器 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -22 - (請先閲讀背面之注意事項再填寫本頁) •ir· 517236 A7 B7 五、發明説明（2〇 Φ 24a，可包含上述受控於遮罩控制信號DQM1之資料輸入緩 衝儲存器33。 此資料輸入緩衝儲存器33，可接收上述來自輸入緩衝 儲存器31而不與時鐘信號CLK同步之内部遮罩控制信號 DQM1。該資料輸入緩衝儲存器33，可依據該等排組辨識 信號BACT、内部遮罩控制信號DQM1、和寫入模態辨識信 號WENZ，而被激勵與解激。誠如第11圖所示，上述之資 料輸入緩衝儲存器33，可無論上述時鐘信號CLK之周期如 何而被控制。 所以，上述SDRAM 200自該資料輸入緩衝儲存器33被 解激時，至此資料輸入緩衝儲存器33執行其寫入運作時之 潛時，係等於上述SDRAM 200接收到高邏輯位準之罩控制 信號DQM時，至上述輸入緩衝儲存器33被激勵時，加上一 時鐘信號周期之時間。因此，其潛時比起該SDRAM 100已 被降低。 本發明可被應用至一具有分開形成之一資料輸入端 子和一資料輸出端子的SDRAM。 本發明可被應用至一供任何數目之輸入/輸出資料 位元（例如，16、32、64位元）使用的SDRAM。第6圖之結 構可依需要而做改變（亦即，彼等功能可被加入或被刪除）。 本發明僅要求，當上述之SDRAM在主動狀態中時，上 述之輸入緩衝儲存器33要能被控制，以及可因而被應用 至，舉例而言，一並不具有排組結構之DRAM。 在上述之I/O控制電路28中，上述讀取自DRAM核心29 (請先閲讀背面之注意事項再填寫本頁) •Ϋ :線· 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 23 517236 A7 B7 五、發明説明（21 ) 之資料，可依據上述之遮罩控制信號DQM而被遮罩。 本發明如今業已依據數種模範性實施例做了說明，彼 等係意在做所有特徵之例示性說明，而非有限制意。因此， 本發明在明細之具現體中，可有許多之變更形式，彼等可 為本技藝之一般從業人員，由本說明書中所包含之敘述而 導出。所有此等變更形式，係被視為在以下申請專利範圍 和彼等之法律上等價體所界定本發明之範圍和精神内。 (請先閲讀背面之注意事項再填窝本頁) •、-|1丨 峰 24 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） 517236 A7 B7 五、發明説明（22 ) 元件標號對照 1…時鐘信號緩衝儲存器 2…正反器(SFF) 3…輸入緩衝儲存器 4···讀取/輸出（I/O)控制電路 5…輸入緩衝儲存器 5a…AND電路 6…輸出緩衝儲存器 10…SDRAM(同步動態隨機 存取記憶體） 11…第一 OR電路 12…第二OR電路 13…NAND電路 14…反相器電路 21…時鐘信號緩衝儲存器 22…命令解碼器 23…位址緩衝儲存器 24…輸入/輸出緩衝儲存器 24a…輸入/輸出緩衝儲存器 25…控制信號邏輯閂 26…模態暫存器 27…行位址計數器 28…寫入/讀取(I/O)控制電路 29…DRAM核心 31…輸入緩衝儲存器 32…正反器（SFF) 33…資料輸入緩衝儲存器 34…輸出緩衝儲存器 41…反相器電路 42…OR電路 43…第一 AND電路 44···第二AND電路 45…控制電路(激勵電路） 50…供電中斷電路 100."SDRAM(同步動態隨機 存取記憶體） 200…SDRAM(同步動態隨機 存取記憶體） (請先閲讀背面之注意事項再填窝本頁) •線丨 -25 - 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐）

Claims (1)

  1. 517236 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 h —種可用以控制一在運作上依據一同步信號之同步型 半導體記憶體裝置的方法，其中，此同步型半導體記憶 體裝置，係具有一可接收寫入資料之輸入電路，該方法 所包含之步驟有： 激勵該同步型半導體記憶鱧裝置；以及 在該同步型半導體記憶體裝置被激勵時，依據一可 用以遮罩寫入資料之遮罩控制信號，選擇性地解激其輸 入電路。 2·如申請專利範圍第1項所申請之方法，其進一步包含之 步驟有： 在該同步型半導體記憶體裝置，進入一寫入模態 中，其中，該同步型半導體記憶體裝置，可儲存寫入資 料時，激勵其輸入電路。— 3·如申請專利範圍第2項所申請之方法，其進一步包含之 步驟有： 在該同步型半導體記憶體裝置，進入其寫入模態中 時’使該遮罩控制信號無效。 4.如申請專利範圍第丨項所申請之方法，其進一步包含之 步驟有： 依據該同步信號，產生一同步遮罩控制信號。 5·如申請專利範圍第4項所申請之方法，其進一步包含之 步驟有： 在該同步型半導體記憶體裝置，進入一寫入模態中 時，激勵其輸入電路；以及 本紙張尺度適用中國國家標準（CNS)A4規；^ (21〇 x 297公楚） ；--------訂---------線 (t先閲tt-背面之注意事項再填寫本頁) 26 517236 六 經濟部智慧財產局員工消費合作社印製 C8 ^~ ---— D8__ 申請專利範圍 — 在該同步型半導體記憶體裝置，進人其寫入模態中 時，使該同步遮罩控制信號無效。 6· 一種可基於一同步信號而運作之同步型半導體記憶體 裝置，此同步型半導體記憶體裝置，係包含： 一可用以儲存寫入資料之記憶體核心； 一可用以接收該同步信號及產生一内部同步信號 之第一輸入電路； 一可用以接收該寫入資料及輸出此寫入資料至上 述記憶體核心之第二輸入電路； 一用以接收一可遮罩寫入資料之遮罩控制信號及 輸出此遮罩控制信號的第三輸入電路； 一連接至該等第一和第三輸入電路之正反器電 路，其可用以依據上述之内部同步信號，產生一同步遮 罩控制信號；和 一連接至該等第三輸入電路和正反器電路之控制 電路’其可用以在上述記憶體核心正處於一主動狀態中 時，基於一可指示其主動狀態之主動辨識信號、和任一 該等遮罩控制信號和同步遮罩控制信號，而產生一可選 擇性地解激其第二輸入電路之控制信號。 7·如申請專利範圍第6項所申請之同步型半導體記憶體裝 置，其中之控制電路，可在其記憶體核心正處於一寫入 模態中時，依據一可指示其寫入模態之寫入模態辨識信 號，使任一該等遮罩控制信號和同步遮罩控制信號無 效0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — —--I I I I - I1IIIII ^« — — — — — 1 — — (請先閲讀背面之注意事項再填寫本頁) 27 517236 A8 B8 C8
    經濟部智慧財產局員工消費合作社印？衣 、申請專利範圍 8. 如申請專利範圍第7項所申請之同步型半導體記憶體， 其中之控制電路包含： 一 OR電路，其可接收上述之寫入模態辨識信號， 和任一該等遮罩控制信號和同步遮罩控制信號，以及可 產生一 OR輸出信號；和 一 AND電路，其可接收該等0R輸出信號和主動辨 識信號，以及可產生上述之控制信號。 9. 如申請專利範圍第8項所申請之同步型半導體記憶體裝 置，其中之同步型半導體記憶體裝置，可依據上述用以 設定一運作模態之同步信號，來接收多數之命令信號， 此記憶體裝置進一步包含·· 一連接至其第二輸入電路之輸出控制電路，其可用 以接收上述之同步遮罩控制信號，以及可依據此同步遮 罩控制仏號，遮罩彼等來自其第二輸入電路之寫入資 料，其中之寫入控制電路，可提供寫入資料至其記憶體 核心，以及可依據彼等多數之命令信號，產生上述之寫 入模態辨識信號。 ι〇·如申請專利範圍第9項所申請之同步型|導體記憶趙裝 置，其中之記憶體核心，係包含多數連接至其輸出控制 電路之記憶體排組。 — — — — — — — . I I I I I I I I I I I ! Aw (請先閱讀背面之注意事項再填寫本頁) 28
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