TW508705B - Wiring substrate and fabricating method thereof - Google Patents

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TW508705B
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TW
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wiring
film
metal
base plate
substrate
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TW089107741A
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Asao Iijima
Masayuki Osawa
Shigeo Hiraide
Original Assignee
North Kk
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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    • H01L2924/15182—Fan-in arrangement of the internal vias
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
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    • H—ELECTRICITY
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3473—Plating of solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Description

案號 89107741 五、發明說明（1) 登明之背景 1 . 發明之領域 本發明係關於供安裝丰暮科 A 方法。 衣千V體70件用之配線基板及其製造 2. 相關技藝之說^ 關於安裝LSI (大型積體）曰 ^ M曰日片，連接至印刷配線等等， 及被％為，例如，供安奘主道μ — 鐾μ开杜田> @ t衣+導體70件用之插件之供安裝半 ―體70件用之配線基板，有兩種配線基板：一種且有樹脂 /a Γ 另一種具有金屬底板諸如銅。 在此將I兄明具有聚酿&日*锋M , 另♦ ^亞私缚膜底板之配線基板的製造方 法0 將聚醯亞胺薄膜製備為矻4 ^ m 馮底板，及利用，例如，濺鍍，在 膜。1 々囬上形成厚度約，例如，0 · 2微米之銅薄 利用鑽孔機械加卫或壓製加工形成供連接至要 !=等主要表面上之另-配線薄膜用的通孔。之後： 士 、，、ΓλΓ、鑛在以上之各銅薄膜的表面上形成厚度約，例 u米之銅膜。再在置於底板之各表面上之此銅膜上 ^ γ t成型用之防蝕劑薄膜，及利用電鍍同時使用防蝕劑 么M i為光罩而在各銅膜上形成銅配線薄膜（例如，厚度 二f彳f米）如此，形成於底板之正面上的其中一個銅配 二，膜構成一般的電路配線，及形成於底板之背面上的另 一銅配線薄膜構成地線及電源線。 軟2 =使用作為光罩之防蝕劑薄膜移除後，接著利用銅的 人刻將在形成以上之防蝕劑薄膜之前在形成銅配線薄膜 508705
方薄膜的銅薄膜移除。藉由此移 薄膜電短路，而產生彼此獨立的 時在整個表面上形成為下 除’銅配線薄膜不再與銅 銅配線薄膜。 顯；：Γ字絕緣樹脂薄膜塗布至正側表面，並經由曝光及 八=㈣目此在要形成焊料球的部分及與Ls 1結合的部 。之後將底板自其背面選擇性地㈣，以使要 人LSI、，、。δ之銅配線薄膜的部分暴露，以藉由，例如，鉦 電^金’而增進銅配線_表面對球電極諸如焊料球或對 LSI的連接性。如此製得稱為插件的配線基板。 曰、，由緩衝黏著劑將以上配線基板之背側表面黏合至L s r ^片，然後使銅配線薄膜之引線端與LSI晶片之電極微結 =:於利用樹脂密封經微結合的部分後，將在底板之lsi 晶片之反面上的銅配線薄膜電鍍，及將焊 至絕緣樹脂㈣之開口的部分上。然制料^ -路 (reflowing)將焊料球成形。 接著將說明具有金屬底板，諸如銅之類型 板的製造方法。製備由，例*，銅製成，且具； 如，100至20 0微米之厚度的底板。形成防蝕劑薄膜，使具 有與待形成之銅配線薄膜之圖型相反的圖型。使用此防& 劑薄膜作為光罩，經由電鍍在銅底板之一表面上形成金薄 膜’然後經由電鍍銅膜而形成配線薄膜。在形成此配線薄 膜之區域上形成在要形成球電極之部分中具有開口，且具 有不覆蓋使用作為L SI晶片之電極之配線薄膜之部分之圖 型的絕緣薄膜。於經由電鍍在此絕緣薄膜之開口部分中
508705 直號89107741_年月 曰 收π： 五、發明說明（3) " 由’例如’鎳或金形成球電極之後，利用選擇性餘刻自北 側表面將除其周邊之外的底板移除，以使配線薄膜^背: 表面暴露。如此製得稱為插件的配線基板。經由緩衝點 劑將此配線基板之背側表面黏合至Ls I晶片，將配線薄膜 之引線連接至LS I晶片之電極，及利用樹脂密封基板，因 而元成LSI晶片的安裝。 具有聚醯亞胺薄膜底板類型之配線基板一般有如下的問 題。首先，當在底板之兩表面上形成電路，並使其互相連 接，得高積體目標的雙層電路時，需要機械衝孔。由於採 用问積體及減小基板之尺寸，因而衝出的孔洞必須微小， 而使其可能很難使雙層電路中之電路彼此相連。此外，不 易增進孔洞的加工準確度（關於位置及形狀），最終封骏的 外部形狀及球位置的準確度，因此，愈來愈難達到準確度 的要求。 此外’具有聚酸亞胺薄膜之底板的配線基板當完成為電 路板時很難具有充分增強的物理強度。因此，無法避免在 封叙過程發生變形等等之高可能性的問題。 此外’由於形成底板的聚醯亞胺薄膜為絕緣材料，且很 難對其施加電位’因而電錄實質上並不可行。如此產生焊 料球需在封裝程序以後附著安裝的另一問題。換言之，由 於與在焊料與銅之間之結合強度相關的黏附極差，因而必 頊在配線薄膜中對焊料球安裝部分保留非常大的面積，以 防止球掉落的瑕疵。此導致可在焊料球之配置節距中穿過 (幵y成於其間）彼此相鄰之焊料球的配線數目降低’其因阻
_7741.ptc
5〇5/UJ 因’而產生又另 的可靠性，據在 ，驗中判斷分配給 過（形成於其間） &提高球之數目 題。 月安薄犋在製造中 為較薄，而使其 在兩表面上之電 聚St亞胺薄膜會 曰 案號 89107741 五、發明說明⑷ 礙高度積體之重大原 為改良防止球掉落 所進行之溫度循環試 要大。因此，延伸通 制’而呈現對意圖經 造成限制的又另一問 形成底板之聚醯亞 此’不易將薄膜形成 料成本，並更會產生 的問題。再者，厚的 致在安裝時封裝龜裂 因此，而發展出使 配線基板。此種配線 底板之配線基板中所 線基板仍非沒有問題 成，因而為經由電鍍 性蝕刻自背面移除形 形成雙層配線電路之 構。此外，當將在配 膜強度的觀點來看， 裝。 修正 一問題。 於將球安裝至基板後 每個焊料球的面積需 球之配線數目受到限 而達到密實化之設計 亦提供作為載體。因 很難降低使用量及材 路之間之不良連接性 吸收許多濕氣，而導 用金屬替代聚醯亞胺薄膜作為底板之 基板解決了在使用聚醯亞胺薄膜作 固有之前述問題的部分，但習知的配 。換言之，由於底板係由金屬所形 在其表面上形成電路，需要藉由選 成其底板之大部分的金屬。因此， 情，中，基板應具有相當複雜的結 線薄膜下方之整個底板移除時，一 基板的抗變形性弱，且很難進行安缚 此外，需要對前述的配線基板增進安裝密度。如 晶片安裝於配線基板各側上的主要表面上，或者，若1 多個女t有LS I晶片之配線基板’則可顯著增進壯y定
89107741.pic 第9頁 508705 _MM 89107741_年月 g 絛正 五、發明說明（5) 度。然而，此在先前技藝中並非一項容易完成的工作。 發明之概述 本發明係要解決該等問題，因此，本發明之一目的在於 強化供安裝半導體元件用之配線基板的剛性，以防止由於 溫度變化而基於在配線薄膜與由樹脂製成之絕緣薄膜之間 之熱膨脹係數之差異而造成的收縮，以經由使其可經由電 锻形成端子諸如配線薄膜及球電極，而增進其之薄膜品質 及穩定性，此外，使底板與配線薄膜連接，以致可將底板 利用作為地線、電源線等等。 本發明之另一目的在於提供一種可將LSI晶片安裝於各 側之主要表面上之供安裝半導體元件用之配線基板，及使 其可在彼此之上層疊多個各安裝有LS I晶片之供安裝半導 體元件用之配線基板。 根據本發明，提供一種配線基板，其包括：由金屬製成 之底板；及透過絕緣薄膜而形成於底板上之至少一層配 線’此層配線具有經由電鑛而形成的配線薄膜’其中遠底 板經選擇性地蝕刻。 根據本發明，提供一種配線基板之製造方法，其包括下 列步驟：透過絕緣薄膜在由金屬製成的底板上形成至少一 層配線，此層配線具有經由電鍍而形成的配線薄膜；及選 擇性地餘刻底板。 根據本發明，提供一種配線基板，其包括：由金屬製成 之底板；形成於底板上之具有開口的第一絕緣薄膜；形成 於第一絕緣薄膜上之至少一層配線，此層配線在下方部分
891.07741 .ptc 第10頁 508705
案號 89107741 五、發明說明（6) 具有由金屬化薄膜製成的配線薄膜· 區域上之除了一部分之外形成第二絕终在形成此層配線之 選擇性地蝕刻，以使配線薄膜之北=、、水薄膜’其中將底板 叮研心月面部公異雲 在本發明之配線基板中，將底板 77 + & 具有接地層、電源平面、端子、場刀移除’以形成選自 一者，及將形成於第一絕緣薄膜中^化部分之群之至少 以使配線薄膜連接至選自此群之至少j 口填補配線薄膜， 在本發明之配線基板中，金屬化， 及具有選擇性蝕刻性質之材料製成:胰係由配線薄膜材料 在本發明之配線基板中，經部分 其他元件連接之端子。 *的底板形成用於與 在本發明之配線基板中，經由將—P 一 “ 除，及在對應於底板之端子的位置:、吧、，水溥膜部分移 孔洞，將緩衝劑填補於孔洞内，/成供填補緩衝劑用之 分的區域上形成端子。 化成此層配線之一部 在本發明之配線基板中，在 絕緣薄膜經部分移除之部分提上，第二 開口，在此處配線層經部分暴^；形成大塊電極的 覆晶黏合而連接至LS I晶片之突塊電極良開口中形成待利用 在本發明之配線基板中，在n° 絕緣薄膜經部分移除之部分提=酉己、·泉層的區域上，第二 開口，在此處配線層經部分A # :、用於形成突塊電極的 至其他元件之突塊電極。暴路，及在開口中形成待連接 根據本發明，提供一種配# g 果暴板，其包括：形成於具有
BH1II «nil
89107741.ptc 第11頁 508705 89107741_年月日_一修正—_— 一 五、發明說明（7) 開口之樹脂薄膜之一面上的至少一層配線薄膜；及形成於 樹脂薄膜之另一面上，經由開口連接至配線薄膜層，且高 度彼此不同的兩種金屬突塊。 在本發明之配線基板中，較低的金屬突塊係供覆晶黏合 用之突塊，及將LS I晶片黏合至較低的金屬突塊。 在本發明之配線基板中，將LS I晶片設置於形成配線薄 膜層之樹脂薄膜的一面上。 根 列步 料薄 形成 屬突 少一 金屬 作為 焊料 形成 薄膜 在 屬突 將較 之垾 以 據本發 驟：在 膜；在 金屬薄 塊之位 層配線 突塊之 光罩而 薄膜和 由金屬 製成的 本發明 塊後’ 南金屬 料。 具體例 下將參 明，提 底板金 包括第 膜；在 置具有 7在底 位置形 白另'^ 第二焊 薄膜和 較低金 之製造 對第一 突塊及 供一種 屬之一 一焊料 金屬薄 開口的 板金屬 成第二 主要表 料薄膜 底板金 屬突塊 方法中 及第二 較低金 配線基 主要表 薄膜之 膜上形 絕緣薄 之另一 焊料薄 面側飿 作為光 屬製成 面上選 底板金 成在對 膜；在 主要表 膜；及 刻底板 罩而钱 的較高 造方法，其包括下 擇性地形成第一焊 屬的一主要表面上 形成金 形成至 成較高 應於稍後要 絕緣薄膜上 面上在要形 使用第二烊 金屬，及使 刻金屬薄膜 金屬突塊及 料薄膜 用第一 ，因而 由金屬 ’於形成較高金屬突塊及較低金 丈干料薄膜進行再流動處理，因此 屬突塊覆蓋第一及第二焊料薄膜 1細說明 照圖式而詳細說明本發明之具體例
508705 千 案號 89107741 五、發明說明（8) 圖1係顯示根據本發明之具體例1之供安裝半導體元件用 之配線基板的剖面圖。圖2 A至2 D及圖3 A至3 C係顯示在示於 圖1之本發明之具體例丨中之配線基板之製造方法之一例子 及LS I (大型積體）晶片之安裝方法之一例子之方法次序的 剖面圖。 如圖1所示，底板1係由金屬諸如銅製成，並形成為，例 如，地線（或電源線）。其厚度為，例如，5〇至25〇微米。 第一絕緣層2係由，例如，液態感光性聚醯亞胺（或環氧 料等等）製成’且具有供連接上方及下方配線用之開口 3。 =鋼製成的配線薄膜5具有Ni_p或…之導電性層4作為下 方薄膜。配線薄膜5之部分填補供連接上方及下方配線用 =開口3，以使上方配線電連接至下方配線（上方配線為配 線溥膜5之本身，及下方配線為銅底板丨）。 第一絕緣薄膜6具有供形成球電極用之開口 7。由，例 =七=或Ni-Au(或Ni—焊料）製成的球電極（突塊電極“係 、：：：鍍而形成。、在此階段，形成球電極的配線薄膜5完 二：沾開口 3而電連接至銅底板1，因此可容易地施加電鍍 所為的電位。因此，可經由電鍍而形成球電極。 11 $ ί，溥膜5之引線端部分的表面上形成連接至LSI晶片 =接^使用緩衝黏著劑_LSI晶片u黏合至底板^ ! mo ί :配丄缚膜5之相"線端黏合至利用缓衝黏 = =LSi晶片11的各電極。附帶-提，密封係利 用饴封樹脂1 2進行。
508705 五、發明說明（9) 接下來將參照圖2 A至3 C而說明根據本發明之配線基板的 製造方法及LSI晶片之安裝方法。 (A) ‘備厚度約5 〇至2 5 0微米，且由，例如，銅製成之板 作為配線基板之底板丨，及將其之一主要表面（正側表面） 塗布感光性的絕緣薄膜2。然後使感光性絕緣樹脂層2曝光 及顯影使具有開口（供連接上方及下方配線用之開口）3， 及將其成型為不覆蓋稍後將要黏合sLSi晶片之電極之部 分的圖型。開口 3係在使稍後將形成於兩表面上之雙層電 ，之電路彼此相連的部分中形成。稍後填補開口 3的^線 溥膜提供作為使雙層電路之電路彼此相連的傳導構件。 =後，例^，進行Pd活化處理。在pd活化處理中，舉例 二=，於使氣化鈀膠體吸附後，如同通常的程序利用 打逛原，以將表面覆細原子。再利用無電N卜p電鍍 ::法在整個表面上形成導電性層（金屬化層 ς厚二、 約為，例如，〇.1至0.2微米）。圖2 导腰，于度 後的狀態。 ⑽，，·、員不於形成導電性層4 八jB)使用防蝕劑薄膜作為光罩經由電鍍將底板1之 至（厚度為，例如，〇.丨至丨微米），並再經由又·又 因而形成配線薄膜5(厚度為，例如，1〇至35^ = ·'上銅， 使用作為光罩之防姓劑薄膜移除後，將在移除^ ^將* 之前形成於整個表面上的導電性層4 ’( 训溥膜 諸如FN-1001K，其係由本申請人所發展，且由=!!劑 無電N^tNi-P並不穿透銅而為適 於其僅丨谷解 薄膜5可避免互相短路。圖2B顯示於二:之=使配線 M38705
(C )然後形成第二絕緣薄膜6。第二絕緣薄膜6係由，例 如，聚醯亞胺或環氧塑料製成，其具有供形成球電極用之 開口 7，且具有不覆蓋由銅製成之配線薄膜5之部分的圖 !此邛刀稍後成為連接至LS I晶片之電極的引線端。毋 庸贅言，絕緣薄膜6係使用曝光及顯影技術成型。將除供 形成球電才S用之開口7外的部分（在正側表面及背側表面/兩 者之上）覆蓋電鍍光罩，以在該狀態中經由電鍍形成球電 極8。球電極8係由，例如，單獨的Ni電鍍薄膜，或者，Ni 電鍍薄膜與金電鍍薄膜製成。圖2C顯示於形成球電極8後 之狀態。 (D) 在將底板1之正面利用，例如，乾膜罩住的同時，邊 使用防餘劑薄膜作為光罩而選擇性地餘刻其背面，以使待 與LS ί晶片之電極連接的部分暴露。此蝕刻可使用，例 如，/谷解C u但不浴解N i之敍基驗性餘刻劑，或過氧化氣及 硫酸的混合溶液。可利用剝除溶液將經暴露的N丨移除。 之後將前述的諸如乾膜之光罩及諸如防蝕劑薄膜之光罩 移除。如此製得圖2 D所示之配線基板。 接著如圖3A及3B所示安裝LSI晶片。 (E) 如圖3A所示，透過緩衝黏著劑1〇將LSI晶片ί丨黏合至 底板1之背面。 口 (F) 如圖3B所示，利用單點黏合將配線薄膜5之引線端部 分黏合至LSI晶片11之電極。 (G) 之後如圖3C所示使用密封樹脂1 2於進行密封。 當進行外部形狀切割以將配線基板之不需要的部分移
508705 __案號 89107741 五、發明說明（11) 年月曰 修正 除，並將基板反轉時，則製得圖1所示之配線基板。 根據此種配線基板，使用高度剛硬的銅作為底板1，因 此可增進配線基板的機械強度，而可在封裝程序中產生較 少的變形。由於透過絕緣薄膜2而形成於配線薄膜5之背側 表面上之銅底板1的存在，因而儘管配線薄膜5之薄度，其 仍可防止由在配線薄膜5與絕緣薄膜2之間之熱膨脹係數之 差異所造成之來自熱變移的收縮。 形成導電性層4之經由無電電鍍形成iNi_p或經由無電 電鍍形成之Ni可相對於用於形成底板1及配線薄膜5之銅而 具有大的蝕刻選擇比。因此，當將在配線薄膜5之間的導 電性層4移除並選擇性地蝕刻底板1時，Ni—p或Ni可有效作 為蝕刻止停（etching stopper)。如配線薄膜5之第一電鑛 層係由金製成，則此金層亦可改良配線薄膜5在背面上的 黏合性。 當導電性層4係由Ni-P之無電電鍍或*Ni之無電電鍵穿】 成時，於如前所述之底板1的選擇性蝕刻之後需經由^ ^ 而形成金膜9。然而，電鍍可說較無電電鍍佳，因前者 提供穩定的薄膜品質。在該情況中，為作為供應電源之 用，在電鍍之前將各配線薄膜5之引線部分與外圍上的广 板金屬連結，及於電鍍形成導電性層4之後將連結切斷， 在電鍍的情況中，金膜9僅經由蝕刻底板1而在配線薄膜5 之（導電性層4之）暴露部分形成。因此，可減少金的浪、 費，並降低金的用量。 又
508705 案號 89107741 五、發明說明（12) 膜5具有強的附著，且鎳球可擴張地成長通過絕緣薄膜6 , 因此與焊料電鑛層的接觸面積可與後附著球電極的面積同 樣大，而導致不會發生球掉落之瑕疵的優點。換言之，對 於由來亞胺薄膜幵》成其底板之習知類型的配線電路，由 於底板為絕緣材料，而很難在電鍍中施加電位。然而，在 此具體例中，形成球電極8之部分在形成電極時電連接至 底板1，而使其可容易地施加電位。因此，球電極可經由 ，鍍而形成。如前所述，經由電鍍而得的球電極8較後附 者焊料球電極的附著優良，其可提供與後附著球之面積同 樣大的接觸面積，且可產生較少球掉落的瑕疵。 具體而言，如圖41所示，當在配線之L/s(線寬/空間） 為30/30微米之前提下形成後附著球電極，及球電極節距 為〇.j毫米時，必須將用於形成電極之各開口的直徑設為 3 0 0镟米。在使用電鍍進行形成的情況中，可將直徑降至 約100微米，且穿過相鄰球電極之配線數目可增至5，而在 後附著的情況中此數目則為i、2左右。此配線數目的增加 正相當於配線基板之密實化的顯著增進。 圖4係顯示根據本發明之具體例2 ^配線基板的剖面圖。 在此具體例中，在對應於球電極8之底板丨的部分中形成待 填補緩衝劑之孔洞15，並將緩衝劑16填補於孔洞15中。緩 :劑16係要使由於在配線基板、g己線基板所附著的印刷配 矣板及於女裝後之LSI晶片11之間之線性熱膨脹係數之差 異而集中於球電極8上之熱應力釋放出。緩衝劑16亦可經 由吸收當連接至印刷配線板時所施加之碰撞負荷而防止在
508705 ---屋號89107741_年月日 絛正__ 五、發明說明（13) L s I晶片11中發生龜裂。 、此配線基板可經由在以上的製造方法中在蝕刻底板時形 成待填補緩衝劑之孔洞1 5，並在黏合LS I晶片11之前將孔 洞1 5填補緩衝劑1 6而製得。 圖5係顯示根據本發明之具體例3之配線基板的剖面圖。 此具體例係將本發明應用於BGA(球柵陣列）類型的情況， 且其與本發明之具體例1之不同處在於將本發明應用至 CSP (晶片尺寸封裝）類型。然而，此具體例具有與具體例工 增進其作用的許多共同之處，且除此之外，其具有底板1 可構成硬化物2 0的另一作用。起初硬化物需要利用黏合程 序在後附著中附著至配線基板，且通常會有在黏合中之定 位的麻煩問題。然而，根據此具體例，硬化物2 Q係在配線 基板之製造過程中利用底板1形成，且利用完全在配線基 板之製造中所採用之黃光製程（photolithography)技術而 可達到高準確度的定位。因此而完全解決關於硬化物的習 知問題。附帶一提，在硬化物20之間之一部分原來的底板 1係提供作為配線基板之裝置孔洞。 圖6 A至6 D顯示圖5所示之配線基板之製造方法的方法次 序，及圖7 A及7 B係顯示L S I晶片之安裝方法之方法次序的 剖面圖。 (A)製備由銅製成之板作為配線基板之底板1，及將板之 一主要表面（正側表面）塗布具有感光性的絕緣薄膜2。利 用曝光及顯影將薄膜2成型。如此形成供連接上方及下方 配線用之開口 3，及實質上設置於中心，大致對應於成為
89107741.ptc 第18頁 508705 案號 89107741 五、發明說明（14) 裝置孔洞之部分的開口 2 1。 之後，例如，進行Pd活化處理，以利用益電Ni—p f似方法在整個表面上形成導電性層4(金屬化層）。電圖^ 心員示於形成導電性層4後的狀態。 守使用作為成型用之光罩之防㈣薄膜移除後，將在 防蝕劑薄膜之前形成於整個表面上的導電性層4輕度蝕刻、 並移除。如此使配線薄膜5可避免互相短路。圖6Β顯示ς 移除後之狀態。 (c)然後形成第二絕緣薄膜6。第二絕緣薄膜6具有供彤 成球電極用之開口7，及具有要成為裝置孔洞之開口U的 圖^。將供形成球電極用之開口7以外的部分（在正侧表面 及背側表面兩者之上）覆蓋電鍍光罩，以在該狀態中經由 電鑛形成球電極8。球電極8係由，例如，半晶形焊料/ ν丄 鍍層製成。圖6 C顯示於形成球電極8後之狀態。 (D)將底板1之正面利用，例如，乾膜罩住的同時，使用 防#劑薄膜作為光罩而選擇性地蝕刻其背面，以使待連接 至LS I晶片之電極之實質上的中心部分暴露。經由此步驟 而形成裝置孔洞23。經由形成裝置孔洞23，底板1提供作 為硬化物2 0。然後經由電鍍形成金膜9。 之後將前述的諸如乾膜之光罩及防I虫劑薄膜之光罩移 除。如此完成圖6D所示之配線基板的製造。 接著如圖7A及7B所示安裝LSI晶片。
508705 案號 891Π77/11 2 3内之配線薄膜5之相對的引線前端。 (F )之後如圖7B所示使用密封樹脂丨2於進行密封。 當進行外部形狀切割以將配線基板之不需要的部分移 除Y並將基板反轉時，則製得圖5所示之配線基板。附帶 一提’，如球電極8係由焊料所製成，則利用再流動進行成 形。球電極8可由，例如，Au/Ni替代焊料製成。在此情況 中’不利用再流動進行成形。 圖8係顯示根據本發明之具體例4之配線基板的剖面圖。 在此具體例中，利用黏著劑25將熱擴散器（散熱器）24黏合 至圖5所示之配線基板。此可增進l s I晶片11的熱輻射能 力。熱擴散為2 4係透過黏著劑2 5而黏合至硬化物2 〇及L S I 晶片1 1之背面。此種配線基板可經由將黏合程序放在圖7 B 所示之程序後而容易地製得。附帶一提，為避免在LSi晶 片11之背面與硬化物2 0之背面之間的高度差，使LS I晶片 11進行背面研磨，或調整由銅製成之底板1的厚度。 圖9係顯示根據本發明之具體例5之配線基板的剖面圖。 在此具體例中，本發明係應用於使用配線黏合以將配線基 板電連接至LS I晶片之類型的配線基板。此具體例與具體 例1之類型不同，且構造不同。然而，兩具體例有許多共 同點，且此具體例之構造自然將以對製造方法及LS I晶片 之安裝方法進行說明而作展開。因此，將根據圖1 0A至1 0C 及圖11 A及11 B而說明配線基板之製造方法及LS I晶片之安 裝方法，然後將對存在構造差異處進行額外的說明。 圖1 0 A至1 0 C係顯示圖9所示之配線基板之製造方法之方
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第21頁 508705 _案號89107741_年月曰 修正___ 五、發明說明（17) 用防蝕劑薄膜作為光罩而選擇性地蝕刻其背面，以使待經 由配線而連接至LS I晶片之電極之周邊中心部分暴露。此 時’在此具體例中’將底板1之最外部的周邊部分留下作 為壩2 6。此係為防止當使用樹脂於進行密封時，液態密封 樹脂流至外部。圖1 0 C顯示於選擇性蝕刻後之狀態。 圖11 A及11 B係顯示LS I晶片之安裝方法之方法次序的 圖。 (D )如圖1 1 A所示，經由黏著劑1 〇將LS I晶片1 1黏合至底 板1之背面。 (E )黏合係使用由，例如，金製成的線2 7，而在l S I晶片 11之各電極與配線薄膜5之相對的引線前端之間完成。圖 11顯示於線黏合後之狀態。 (F)之後利用液態樹脂29密封LSI晶片11及線黏合部分， 並進行外部形狀切割。如此完成圖9所示之配線基板的製 造。 在此配線基板中，地線及壩2 6係由底板1形成，將其背 面黏合至L S I晶片11，及透過具有供連接上方及下方配線 用之開口3之絕緣薄膜2而在底板1之正面形成由銅製成的 配線薄膜5。在配線薄膜5上形成具有供形成球電極用之開 口 7之絕緣》專膜6 ’以覆蓋底板1之正面的整個區域。球電 極8係在供形成球電極用之開口 7中形成。ls I晶片i丨之電 極係經由線27而黏合至配線薄膜5之引線前端的背面。利 用液態樹脂29密封LSI晶片1 1及線黏合部分，及流向外部 的樹脂被壩2 6攔回。
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案號 8910774] 五、發明說明（18) 圖12係顯示根據本發明之具體例6之配 圖。在此具體例中’在圖9所示之具體 /面 利用歷鑄替代液態樹脂之鑄封而進中知岔封係 例與具體例5並無差異。元件編細係指^^外’此频 ;樹脂。附帶-提’在此情況中不需要㈣，而V之：、 圖1:係顯示根據本發明之具體例7之配線基板的剖面 圖。此具體例係具體例5之修改，苴中在 補緩衝劑之孔洞16 ’及將填料17埴補於\底兔板1中形成待填 町果科Η填補於此待填補镑 孔洞1 6中。在對應於球電極8之位置形成待填補 片 孔洞1 6的目白勺，待填補緩衝劑之孔洞的形成方④片 17的填補方法係與圖4所示之具體例2相同成 及真枓 圖14係顯示根據本發明之具體例8之配線基板面 圖。…此具體例係具體例6之修改，#中在底中形成待填 補、㈣劑之孔洞16，及將填料17填補於此待填補緩衝劑之 孔洞1 6中。在對應於球電極8之位置形成待填補緩衝劑之 孔洞16的目的，待填補緩衝劑之孔洞的形成方及填料 1 7的填補方法係與圖4所示之具體例2相同。 、 圖15係顯示根據本發明之具體例9之配線基板的剖面 圖。此具體例利用亦作為端子之由金屬，例如，銅製成的 底板1，且其具有不需形成任何球電極8的重大優點。此具 體例之構造亦自然將以對製造方法及LS 晶片之安裝方法 進行說明而作展開。因此，將分別根據圖16A至16D及圖 17A至17C而說明其方法。
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89l〇774l.ptc 案號 89107741 五、發明說明（19) 主布由，例如，感先性樹脂製成的第— 曝光及顯影將絕緣薄膜2成型，使直農、'、 ::己線用之開口3。成型亦將薄膜2成形，以致其不覆蓋對 應於稍後即將形成之配線薄膜5之引線的外部部分。直後 利用前述的加工形成導電性層4以得到傳導。圖m顯示於 得到傳導之加工後的狀態。
(B) 接下來使用防蝕劑薄膜作為光罩利用前述的電鍍形 成由銅製成的配線薄膜5 ^然後將防蝕劑薄膜移除，及利 用光蝕刻移除導電性層4，以使各配線薄膜5獨立。圖丨6 B 顯示於形成配線薄膜5後之狀態。 (C) 如圖1 6 C所示’將用於形成配線薄膜5之區域，除了 要成為引線之部分外，覆蓋絕緣薄膜6。 (D) 如圖1 6 D所示，將底板1自背側表面選擇性地蝕刻。 此處，在此具體例中之重要事項為選擇性地蝕刻底板1， 以形成取代球電極的端子3 1，並藉由，例如，由，例如， 1乍為钱刻止停之感光性樹脂製成之絕緣薄膜2而防止配線 薄膜5的侵钱。分別經由填補供連接上方及下方配線用之 開口 3之部分的配線薄膜5而使端子31電連接至配線薄膜 3 °於此触刻加工後，使配線薄膜5之暴露表面進行表面處 理，以得到連接性。 接著將參照圖1 7A至1 7C對LSI晶片11之安裝方法進行說 明。 (E)如圖17A所示，經由黏著劑1〇將LSi晶片11黏合至端
508705 案號 89107741 曰 修正 五、發明說明（20) 子3 1之背面。 (F) 如圖17Β所示，利用單點黏合將配線薄膜5之引線前 端黏合至LSI晶片1 1之電極。 (G) 如圖1 7C所示，利用樹脂1 2進行密封。如此完成圖1 5 所示之配線基板的製造。 在此配線基板中，在具有供連接上方及下方配線用之開 口 3之絕緣薄膜2的一面上形成由底板製成的端子3 1 (端子 取代球電極），及在另一面上形成經由供連接上方及下方 配線用之開口 3而連接至端子3 1之配線薄膜5。將絕緣薄膜 6形成在用於形成配線薄膜5之區域上。經由黏著劑1 〇將絕 緣薄膜6黏合至LSI晶片11之背面，及利用單點黏合將lsi 晶片11黏合至配線基板之配線薄膜5的引線前端。利用樹 月曰禮封基板。 根據此配線基板，底板1形成為取代球電極的端子3 i， =土除為形成球電極所需之各種麻煩程序的需求，並提供 兀王ΐ庸擔心端子之瑕疵諸如球掉落之瑕疵的重大優點。 、’二=4述電鍍而形成之球電極8相較於後附著嬋料球之情 =二，可降低分配於形成電極8之面積的優點。然而，藉 由由底板1製成之端子 效用又更得用較由球電極8所產生之 電ΐ)確二之音’二、圖41所*，在絕緣薄膜中為形成端子（球 =二 成之開口的所需直徑在後附著焊料球之情 况r為3 0 〇微米，如利用带μ τ rr a、I月 端子3 1之情況中，5〇代半又形成球電極為1 〇〇微米，及在 中50礒未的直徑即已足夠。因此，當將端
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口並非所要強調的重點，但除此之外 6與具體例9中之薄膜的不同處如下。此具體例中：薄二 =形=到達周邊部分’因此可支持配線薄膜5之引線 刖立：。一項差異為樹脂密封係利用壓鑄進行。在此且體 利用模具的密封。s此，==的；亡’其有助於 體例之配線基板在外二周據此具 ^ , 1门理口丨刀具有在直至當經由選擇性 ^“底=1而形成端子31時’在外部形狀切割加工中將 m w作為強化元件用之強化部分。此係*促進線黏 5。圖1 9顯不在該外部形狀切割之前的狀態，及之 元件編號33指示由底板1形成的強化部分。 圖20係顯示根據本發明之具體例11之配線基板的剖面 圖。在此具體例中，將自底板1形成端子3 1之技術概八廍 用應A類型的配線基板。此配線基 == 對其製造方法及LSI晶片之安裝方法進行說明而以 且將根據圖21A至21C及圖22A及22B而作說明。 (A)製備由銅製成之板作為底板i，並將其塗布由， 如，感光性樹脂製成的第一絕緣薄膜2。利用曝 將薄膜2成型及成形，使其具有供連接上方及下方配 之開口 3及經形成為大致對應於裝置孔洞之開口 2 1。二 外，利用前述的加工形成導電性薄膜4以得到傳導。麸 將形成由銅製成的配線薄膜5。在薄膜5之最外部後 形成金膜9(例如，各具有〇·丨至2微米之薄膜厚度），、 進與LSI曰曰曰片11的黏合性。&括形成薄膜5之下方部分之;土 第27頁 89107741.ptc —'—-89107741 —年 a 口 五、發明說明（23) ' * ___ :f 4及金膜9的配線薄膜5係使用防蝕劑薄膜作為光 述的電鍍而形成。之後將防蝕劑薄膜移除，及將J ，薄膜4輕度蝕刻並移除，以使各配線薄膜5獨立。圖電 …、員不於形成配線薄膜5後之狀態。 (B) 如圖21B所示，將用於形成配線薄膜5之區域，除 弓丨線及要成為裝置孔洞之部分外，覆蓋絕緣薄膜6。μ (C) 如圖2 1 C所示，將底板1自背側表面選擇性地蝕刻， 以形成取代球電極的端子31。在此蝕刻中，導電性薄χ膜’4 作為蝕刻止停，而防止侵蝕配線薄膜5。經由填補供連接 ^方及下方配線用之開口 3之部分的配線薄膜5而使各別的 立而子3 1電連接至配線薄膜5。於此蝕刻加工後，進行端子 的表面處理。 明接著將參照圖22Α及22Β對LSI晶片11之安裝方法進行說 (D) 如圖22A所示，經由黏著劑10將硬化物34黏合至 薄膜6。 、、 (E) 如圖2 2 B所示，利用單點黏合將配線薄膜5之各引線 前端黏合至LSI晶片11之各電極。 、 之後利用樹脂1 2進行密封，而完成圖2 〇所示之配線基板 的製造。 圖2 3係顯示根據本發明之具體例丨2之配線基板的剖面 圖。在此具體例中，自由金屬（銅）製成的底板1形成端子 31 ’及將透過絕緣薄膜2而形成於底板1上之配線薄膜5覆 蓋具有供形成球電極用之開口 7的絕緣薄膜6。此外，在供
508705 年 月 曰 修正 案號 89107741 五、發明說明（24) 形成球電極用之開口7中，利用，例如，Ni—Au電鍍，而形 成球電極8。利用覆晶黏合將LSI晶片n之電極35黏合至球 電極8。然後使用密封樹脂丨2經由壓鑄而進行樹脂密封。 在此配線基板中，在配線薄膜5上形成具有供形成球電 極用之開口 7之圖型作為絕緣薄膜6，以在開口 7中形成利 用覆晶黏合而黏合至LSI晶片11的球電極8。除此之外，此 配線基板與圖1 5所示之具體例9中之配線基板具有共同的 構造及製造方法。因此，並不說明及描述此基板之製造方 法此外’並不5兒明L S I晶片11之安裝方法，因其係使用 一般的覆晶黏合。附帶一提，配線薄膜5可單獨由銅製 成，而不需在其表面上形成金膜。 球電極8係經由在n i電鍍上應用焊料電鍍而形成。關於 壓鑄，必須在LS ί晶片11與配線基板之間保留1 5〇微米以上 的間隙。為保留間隙，可經由形成焊料之球電極，於再流 動後確保球電極8之高度而得。電極8係經由應用厚度約〇. 1至0 · 3 U米之金電鑛而形成。如金電鏡膜的厚度為〇 3微 米以上’則在焊料結合中會不期望地形成金屬間化合物。 使用具有由焊料等等製成之似突塊電極的晶片作gLSi晶 片Π。當進行覆晶結合時，將配線基板側上的球電極表%面 塗布助纟干劑或焊料糊，及於定位後，利用再流動將焊料溶 融0 圖24係顯示根據本發明之具體例1 3之配線基板的剖面 圖。此具體例與具體例1 2之不同處僅在於液態樹脂僅密封 在LS I晶片11與配線基板之間的空間，其他部分則與此等
89107741.ptc 第29頁 Λ_3 曰 修正 一案號 891077ζΜ 五、發明說明（25) 具體例相同。抽、Φ k。 n丰夕八千 / °8係、經由在電鍵上岸用产声η 被未之金電鍍而形虑〇 又工i用谷度0· 1至〇· 3 上，則在焊料結合中备孟電鍍膜的厚度為〇. 3微米以 具有由谭料等等製成I: J Π: Ϊ Ϊ::化合物。使用 配線基板與心；；= =下方薄膜時，在 切割將覆蓋側面曰的樹5則配面樹脂36。利用外部形狀 除，而達到圖24所線基Γ 周邊部分一起移 圖26係顯示根據本發明之具體 底板1半蝴吏其變=二 才曰不之、夂溥的。[w刀成型，而形成配線薄膜38。 :薄：二覆蓋編形成球電極用之開口 39㈣ 電桎用之Ϊ附7者中將球電極41設置於其中。具有供形成球 電極用之開口 7的絕緣薄膜6覆蓋透過具有供連接上方及下 方配線用 < 開口3之絕緣薄膜2而形成於底板i之正側表面 上的配線薄膜5。將球電極8形成於開口 7上，及利用覆晶 黏合將多個LSI晶片11 (在此具體例中為兩個晶片）黏:^ 一配線基板。利用樹脂密封在LSI晶片11與配線基板2間 的空間。 土曰 根據此配線基板，配線薄膜3 8可經由透過半蝕刻將底板 1變薄，及將變薄的部分成型，而自底板1形成，因此:多 89107741.ptc 第30頁 508705
I 修正
案號 89107741 五、發明說明（26) 層配線可具有更多層。 圖27A至27D係顯示圖26所示之配線基 法次序的剖面圖。 败之衣造方法之方 (A) 例如，球電極8係透過類似於圖2A至％ 厂、 經由電鍍形成。圖2 7顯示於形成球電極8後之能。王而 (B) 如圖27B所示，將底板！除其外部周邊 = 面半蝕刻，使具有供形成配線薄膜用之適當严刀产;月 數十微米）。元件編號13係指示變薄的部分”又部二 部分保留，以確保強度。 肝外4周邊 (C) 如圖27C所示，將底板1之變薄的部分 刻，而形成配線薄膜3 8。 k擇性地钮 (D) 如圖27D所示，將配線薄膜38覆蓋 用之開口 39的，薄膜40。將暴露至 球電 :，部分的配線薄膜38塗布無電鍍金層或焊料諸如匕開 如此完成此配線基板的製造。附帶 . 後附著中安裝。 ^ ’球電極41係於 圖28A及28B係顯示LSI晶片n之安裝方法之方法 剖面圖。 汁的 (Α)如圖28Α所示，利用覆晶點人私人々 元件編號35係指示LSI晶片1 1之電^ 口夕個LSI晶片11 ° 等製成之似突塊電極的晶片作為W曰使用具有由焊料等 u。此配線基板由於其之配線d结合的⑶晶片 延配線的積體密度。然後在
89107741.ptc 第31胃 508705 ___案號89107741 _年月日 修正 五、發明說明（27) ' --- 此具體例中安裝多個LS I晶片1 1。 (B)如圖2 8B所示，利用樹脂丨2密封在LS I晶片11與配線 基板之間的空間。附帶一提，如L s I晶片11與配線基板在 其之間具有約1 0 0微米之間隙即已足夠。 然後使球電極41附著至供形成球電極用之開口 39。如此 完成圖2 6所示之配線基板的製造。 圖2 9係顯示根據本發明之具體例1 $之配線基板的剖面 圖。在此具體例中，不將形成於正側表面上之球電極使用 於L S I晶片之覆晶黏合，而係使用於與印刷配線等等連 接，及經由選擇性地蝕刻底板1形成端子45，以使用作為 供LS I晶片之覆晶黏合用的電極。透過底板1的選擇性蝕 刻，除了端子4 5之外，並同時形成壩/地端子4 6及強化物 /壩47。壩/地端子46及強化物/壩47當利用鑄封進行樹 脂密封時可攔回樹脂的流動。換言之，其係作為塌用。此 外 地‘子4 6亦k供作為接地’及強化物/壩4 7亦提 供作為配線基板之強化構件。 圖30 A及3 0B係顯示圖29所示之配線基板之製造方法之方 法次序的剖面圖。 (A) 例如’透過類似於圖2A至2C所示之程序，製得如圖 30A所示之形成球電極8的狀態。 (B) 如圖30B所示’經由將底板1自其背面選擇性地餘 刻’而一次形成LS I晶片1 1利用覆晶黏合與之黏合的端子 4 5、壩/地端子4 6及強化物/壩端子4 7。 圖3 1 A及3 1 B係顯示L S I晶片1 1之安裝方法之方法次序的
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案號89107741_年月日 修正 五、發明說明（28) 咅|J面圖 〇 (A )如圖3 1 A所 示 利 用 覆 晶 黏合將LSI晶片11(在此具體 例中為 多個LSI晶片） 之 電 極35 黏合至由底板1所形成之端 子45 〇 換言之， 進 行 覆 晶 黏 合 〇 (B)如圖3 1 B所 示 利 用 樹脂1 2密封在LS I晶片1 1與配線 基板之 間的空間 0 如此 完成圖29 所 示 之 配 線 基 板的製造。 圖32 係顯示根 據 本 發 明 之 具 體例1 6之配線基板的剖面 圖。此 具體例與 具 體 例1 5 並 無 不同，除了此處的配線基板 係利用 壓鑄密封 〇 圖33 係顯示根 據 本 發 明 之 具 體例1 7之配線基板的剖面 圖。在 此具體例 中 5 在 絕 緣 薄 膜6上進一步形成配線薄膜 51，以 使形成在 形 成 絕 緣 薄 膜2之底板1之一面上的配線層 數目自 1增加至2 0 因 此 此 具 體例可進一步增進配線之形 成密度 。元件編 號 52 係 指 示 覆 蓋配線薄膜5 1之絕緣薄膜， 及在此 絕緣薄膜 之 開 π 中 形 成 球電極8。 為使 底板正面 配 線 如 以 上 具 有兩層，先選擇性地形成絕 緣薄膜6，然後經由無電電鍍在整個表面上形成…薄膜， 選擇性 地形成電 鍍 防 1 虫 劑 薄 膜 ，以形成經由電鍍而由銅製 成的配 線薄膜5 1 J 將 防 劑 薄 膜移除，然後再將N i薄膜移 除，以 使各配線 薄 膜51 獨 立 〇 如重複此種程序’則配線層 可具有 多於兩層 〇 圖34A至34D係 顯 示 根 據 本 發 明之具體例1 8之配線基板之 製造方 法之方法 次 序 的 剖 面 圖 〇
修正 (A)將由銅製成之底板1之一主要表面（正側表面）塗布具 有感光性的絕緣薄膜2。然後經由曝光及顯影將感光性絕 緣树月曰層2成型，使具有供連接上方及下方配線用之開口 及具有不覆蓋稍後將黏合至LSI晶片之電極之部分的圖 型7之後，例如，進行Pd活化處理，以經由無電Ni—p電, 或類似方法在整個表面上形成導電性層4 (金屬化層）。使 4寄联作為先罩，在底板1之表面上形成配線薄膜 5。於將使用作盘止备 呀肤 從用、作為先罩之防蝕劑薄膜移除後，將在移除防 蝕劑薄膜之則形成於整個表面上的導電性層4輕度蝕刻並 移除。如此使配線薄膜5可避免互相短路。圖34A顯示於移 除後之狀態。 τ &和 (Β)然後形成第二絕緣薄膜6。第二絕緣薄膜6具有供形 、球電極用之開口 7，且具有不覆蓋由銅製成之配 圖型’此部分稍後成為連接至LSI晶片之電】：5 ，刖糕。圖34B顯示於形成絕緣薄膜6後之狀態。 (c)經由電鍍在供形成球電極用之開口7中形成球電極 "；球電極8各係由’例如，Ni電鐘薄膜及鍍金薄膜所組 成。圖34C顯不於形成球電極8後之狀態。 (D)、使用防姓劑薄膜作為光罩’選擇性地姓刻底板】之背 ’以使要與LSI晶片之電極連接之配線薄膜$的部分 (經由此步驟而自铁犯Λ、扯w 、 ]制Λ、从山 目…、形成裝置孔洞）。於此同時形成由底板 、纟而子45。然後進行端子表面處理。圖34D顯示如此 製得的配線基板。 接著如圖35A及35B所示安裝LSI晶片n。
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⑻如圖35〇斤示，利用單點黏合將⑶曰曰曰片^之 、、、口合至配線薄膜5之相對的内端。 σ ° (F)如圖35Β所示，使用樹脂12 . ^ ^ 裳有⑶晶片Π之—配線基板。進订在封。如此完成安 利：種ί線基板而製得多級配線基板，並 矛J用知枓再心動而使配線基板彼此連接。 =根據本發明之具體例19之配線基板之 衣k方法之方法次序的剖面圖。 ^ ^ «34Α ^ ^ ^ ^ ^ ^ ^ .1 n ms ^4， :成弟一絶緣缚膜6。圖36A顯示於形成絕緣薄膜6後之狀 ⑻經由電鍍在供形成球電極用之開口7中升綱電極 =電極8各係、由’例如，Nit鍍薄膜及焊料所組成。圖 36B顯不於形成球電極8後之狀態。 (C) 選擇性地蝕刻底板丨之背面，而形成由底板1製成的 端子45。然後進行端子表面處理。圖36C顯示如此製得的 配線基板。 接著如圖37A至37C所示安裝LSI晶片11。 (D) 如圖37A所示，利用晶粒黏合（die b〇nding)將LSI晶 片11黏合至經由配線基板之底板1之選擇性蝕刻而暴露之 絕緣薄膜2及配線薄膜5之背面。 (E) 如圖37B所示，利用線黏合使配線薄膜5與^!晶片J工 之電極彼此黏合，然後利用樹脂1 2密封LSI晶片11及線黏 合部分。 < 1 Μ m.
89107741.ptc 第35頁 508705 案號 89107741 五、發明說明（31) /F)如^37C所示’使焊料之球電極8進行再流動。如此 兀成安裝有LS I晶片1 1之一配線基板。 可經由層疊多個此種配線基板而製得多級配線基板，並 利用焊料再流動而使配線基板彼此連接。 在除具體例1 7外之具體例中，形成於底板〗之表面上的 配線亦可為多層配線。此外’纟配線薄膜係由底板】之變 缚的部分形成，並經覆蓋絕緣薄膜之具體例中，可再在絕 緣薄膜上形成單層的配線薄膜或多層配線薄膜。
圖38係顯示根據本發明之具體例2〇之配線基板的剖面 圖。將由銅製成之底板i選擇性地蝕刻，而形成供包圍lsi 晶片安裝區域用之圍壁50、5〇a。尤其，分隔多個⑶晶片 的圍壁5 0 a亦提供作為地線。
形成於底板1之表面上的絕緣薄膜2具有開口 3。元件編 號4係指示金屬化薄膜；5係指示由銅製成及經由電鍍形成 的配線薄膜（第一層配線薄膜）；2a係指示供覆蓋配線薄膜 5用之絕緣薄膜；3a係指示絕緣薄膜2&中之開口； 4a係指、 示另一金屬化薄膜；及5a係指示由銅製成及經由電鍍形曰成 的配線薄膜（第二層配線薄膜）。供覆蓋由第一及第二^配 線薄膜所組成之多層配線用之絕緣薄膜6具有供形成突塊 用之開口 7。在開口 7中形成球電極8。此配線為多層配▲ 線，且各層的配線可以與，例如，根據圖丨所示之:發明 之具體例1之配線基板之配線形成方法相同的方式形成， 僅將程序重複兩次。 利用晶粒黏合將L S I晶片11黏合於被經由底板1之選擇性
508705 五、發明說明（32) #刻而形成之圍壁50、50a包圍之各別的LSi晶片安裝區域 中。具體而言’ LS I晶片11係經由晶粒黏合而黏合至經由 名虫刻底板1而暴路之、纟巴緣薄膜2及配線薄膜5之暴露表面 分別利用線27黏合LSI晶片11之電極與配線薄膜5，並利用 樹脂1 2密封L S I晶片1 1及線黏合部分。 圖39A至39C係顯示圖38所示之配線基板之製造方法之方 法次序的圖。 〆 (A)於在底板1上形成具有開D 3之絕緣薄膜2後，經由， 例如^用於形，圖！所示之配線基板之相同方法，利用銅 電鍍形成配線薄膜5。&外，於形成具冑 膜2a後形成配線薄膜。。絕緣舊暄％兵$ λ a ι七、冬，寻 ^ ^ ^ 、、、巴、，冬，寻朕2a及配線薄膜5a係利用 占且古祉# +办伯相同方法形成。之後形 成八有仪形成犬塊電極用之開口 7的 示於形成絕緣薄則後之狀態。 寻則圖38Α顯 (Β)如圖39Β所示，力祖你占*说ρρ 極8。 在（、升/成大塊用之開口 7中形成球電 (C )如圖3 9 C所示，遁碟：从A t十丨产> 1 k擇丨生地蝕刻底板1，而形成圍壁 5 0、5 0 a。如此元成配線基板之製造。 圖4 0 A及4 0 B係顯+攸τ ς T a μ &壯 々七1 > 士 a貝將LS日日片女裝至如此製得之配線基 板之方法之方法次序的剖面圖。 (D) 如圖40A所示，脾τςΐ θ yii 11：^人 夕、n樓祕^亡丨1 將1^1日日片11、11黏合於被經由底板1 安裝區域中。成之圍、5〇a包圍之各別的LSI晶片 (E) 如圖4〇B所示，利用線27使配線薄膜5與LSI晶片11之
第37頁 508705 __案號89107741_年月日 修正_ 五、發明說明（33) 電極彼此黏合。 當利用樹脂1 2進行密封時，製得圖3 8所示之狀態。 圖4 2 A至4 2 D及圖4 3 A至4 3 D係顯示根據本發明之具體例2 1 之配線基板之其中一種製造方法之方法次序的剖面圖。 (A )製備由，例如，銅或銅合金製成的底板金屬6丨。在 底板金屬6 1之一表面上（正面）選擇性地形成第一烊料薄膜 6 2。焊料薄膜6 2係經由，例如，透過曝光及顯影將光阻劑 薄膜成型，及使用此光阻劑薄膜作為光罩經由電鍍而形 成。形成焊料薄膜62之位置係對應於要形成稍後即將說明 之具有兩種高度之金屬突塊之較低突塊的位置。圖4 2 A顯 示於形成焊料薄膜62後之狀態。 (B)接下來在前述之面上且包括形成焊料薄膜62之部分 之底板金屬61的表面上，經由整體電鍍而形成較焊料薄膜 62尽之銅膜63至適當程度。圖42B顯示於形成銅膜63後之 狀態。 、 (C )接下來在銅膜6 3上形成由絕緣樹脂，例如，聚醯亞 胺薄膜6 5製成之薄膜’將其選擇性地蝕刻使具有開口 6 6。 開口 6 6係用於將底板金屬6 1連接至稍後將形成之配線薄膜 之開口 ’即用於將上方連接至下方之開口。開口 6 6係位在 ^應於形成較低金屬突塊之部分的位置及在對應於形成較 局金屬突塊之部分的位置，稍後將說明此突塊。 (W然後經由無電電鍍及電鍍在聚醯亞胺薄膜65上形成 由，例如，鋼製成的配線薄膜67。具體而言，進行，例 如，Pd活化處理，之後經由Ni-P無電電鍍或類似方法在整
導：性層。再形成具有與待形成之圖 經由鑛銅而形成讓於使用作為光罩以 膜67作a I $ 線 後經移除。然後使用配線薄 二明成且之有電：之端子部分的部分具有開口69。圖似顯示 乂成 '有開口69之絕緣薄膜68後之狀態。 八H之^臭』分別在要透過絕緣薄膜68之開口 69而暴露之部 ;八屬：反金屬61之另一面（背面）上要形成稍後說明之較 ^，大塊之部分經由電鍍形成焊料薄膜7〇、71。 成焊料薄膜70、71後之狀態。焊料薄額係指示 ^成於透過絕緣薄膜68之開口 69而暴露之部分上的焊料薄 的焊==_係指示形成於底板金㈣之背側表面上 (G)接下來使用無法侵蝕焊料薄膜62、71，但可侵蝕銅 之姓刻劑自底板金屬6 1及銅膜β 3之背面將其钱刻。換言 之，此處係使用焊料薄膜62、71作為光罩，而進行底板金 屬61及銅膜63的選擇性蝕刻。如圖43(：所示，此導致生成 在經覆蓋焊料薄膜71之部分上之由底板金屬61及銅膜63製 成的金屬突塊72，及形成在經覆蓋焊料薄膜62之部分上之 由銅膜63製成的金屬突塊73。由底板金屬61及銅膜63製成 的金屬突塊72具有大致等於底板金屬61之厚度與銅膜μ之
)U87〇5 - 案號 89107741 五、發明說明（35) ±_n a_Hi 厚度之總和的高度，因此其高度較高。相對地，單獨由銅 膜63製成的金屬突塊73具有大致等於銅膜63之厚度的高 度，因此其高度較低。 “（Η )然後經由再流動處理將覆蓋金屬突塊72、73的焊料 4膜62、71成形’而完成如圖43Ε)所示之配線基板74的製 造0 換吕之’在配線基板74中，將配線薄膜67形成於具有開 口 之絕緣樹脂薄膜（聚醯亞胺）65之一面（正面）上。在配 、矣薄膜6 7上形成具有開口 6 9的絕緣薄膜6 8，在此開口處， 連接至LS I晶片之電極的端子部分經暴露，稍後將作說 明，及在開口 69中形成焊料薄膜7〇。 在絕緣樹脂薄膜65之另一面（背面）上形成經由開口66而 電連接至配線薄膜67，且其彼此具有不同高度之金屬突塊 7 2、7 3。將金屬突塊7 2、7 3覆蓋焊料薄膜6 2、7丨。較低的 =屬大塊73可使用於LSI晶片之覆晶黏合，及較高的金屬 犬塊7 2可使用作為配線基板7 4之外部端子。 圖44A至44D係顯示將LSI晶片75、76安裝至圖43D所示之 配線基板74之方法之方法次序的剖面圖。 (A) 利用覆晶黏合將LSI晶片75在較低的金屬突塊73安裝 至配線基板74之背面。圖44A顯示於lsi晶片75之覆晶黏合 後之狀態。 (B) 如圖44B所示，利用樹脂77密封在配線基板74與LSI 晶片75之間的空間。 (C) 之後將LSI晶片76黏合至配線基板74之正面。lsi晶
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片76之各電極係利用線78而連接至為配線薄膜67之端子的 各烊料薄膜70。圖44C顯示於線黏合後之狀態。 (D)如圖44D所示，利用樹脂79密封LSI‘^76。 根據配線基板74，配線薄膜77係形成於具有使上方盥下方 配線相通用之開口 66之絕緣樹脂薄膜（聚醯亞胺）75的正面 上，及，絕緣樹脂薄膜65之背面上形成經由開口66而連接 至配線薄膜6 7且南度彼此不同的兩種金屬突塊7 2、7 3。因 此，^將LS I晶片安裝於絕緣樹脂薄膜65之兩面上··分別 ，，月面及正面上的晶片7 5、7 6，而增進配線基板7 4之安 圖4jD所不之配線基板74具有在絕緣樹脂薄膜65之正面 士白勺單層配線。然而，配線可為雙層配線或具有多於兩層 的多層配線。 —在配線基板74之製造方法中，於圖43C所示之蝕刻程序 完成後，在圖43D所示之對焊料薄膜62、71進行再流動處 理之程序中，將金屬突塊72、73成形，使具有經焊料覆蓋 的形狀三然而，此並非絕對必要，且可於蝕刻程序完成後 將焊料薄膜62、71剝除及移除。圖45A係顯示焊料薄膜 62、71如以上之說明經剝除之配線基板74a之一例子的剖 面圖。圖45B係顯示將一LS][晶片76安裝至配線基板74&之 一例子的剖面圖。 圖46係顯示層疊兩配線基板以及以之一應用實例的剖面 圖。0己_線基板亦可以此一模式使用。配線基板74係與圖 4 3 D所示者相同，但配線基板$ 4替代配線基板7 4之焊料薄
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膜70而形成谭料突_。在配線基板74、84 ^別將LSI晶片75安裝於較低的金屬 机 片76安裝於配線基板74之正面上，但配 I、、、將曰曰 具有LSI晶片76，而係具有使用作為盥、土板84之正面不 配線薄膜82連接之端？的焊料突=〇'、=配線基板81之 之較高的金屬突塊72與配；=二料，I線基板74 出h /此之較高的金屬突塊72經 由知枓83或其類似物而彼此結合。配線基板以此方式層疊 形成多個層，因而更進一步改良安裝密度。 且 圖47係顯示以4步驟組合多個配線基板之一應用實例的 剖面圖。如圖47所示，提供動態隨機存取記憶體 (DRAM)90a 、 90b 、 90c 、90d 、90e 、90f 、 DRAM控制器91 靜態RAM( SRAM) 9 2a、9 2b、快閃記憶體93、數位信號處理 裔（D S P ) 9 4、串列介面9 5、計時器9 6、匯流控制器9 7、電 影專家群組（MPEG)98、IEEE 1 3 94串列介面99作為LSi晶 片，且各配線基板具有較低的金屬突塊丨〇〇及較高的金屬 突塊1 0 1。D R A Μ 9 0 a及9 0 b分別經由線1 〇 2而連接至配線基 板，並經樹脂1 0 3密封。 1 圖4 8係顯示以8步驟組合多個配線基板之一應用實例的 剖面圖。如圖4 8所示，提供動態隨機存取記憶體 (DRAM)llOa 、 110b 、 110c 、110d 、ll〇e 、ll〇f 、ii〇g 、 llOh、llOi、110j、110k、1101、ll〇m、DRAM控制器 111、靜態RAM(SRAM)112a、112b、快閃記憶體113、數位 信號處理器（DSP) 11 4、串列介面11 5、計時器11 6、匯流控 制器117、電影專家群組（MPEG) 118、IEEE 1 394串列介面
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1 1 9作為LSI晶片，且各配線基板具有較低的金屬突塊及較 高的金屬突塊。 如W所述，在本發明之配線基板中，透過絕緣薄膜在由 金屬製成之底板上經由電鍍而形成具有配線薄膜之單層配 線或多層配線，並再選擇性地蝕刻底板丨。因此，可使用 底板構成配線基板，且更可確保配線基板的機械強度。 在本發明之配線基板之製造方法中，透過絕緣薄膜在 t屬製成之底板上經由電鑛而形成具有配線薄膜之單 線或多層配線，並再選擇性地蝕刻底板）。因A : 以上的配線基板。 彳衣传 在配線基板中，在金屬 薄膜，在包括開口的第一 金屬化薄膜（導電性薄膜） 層配線，在用於形成配線 二絕緣薄膜，及將底板選 膜之背面部分暴露。因此 彼此電連接，底板可具有 之形成不需要任何特殊的 此外，配線基板具有其 之金屬化薄膜的配線薄膜 品質穩定性等等而言優良 質可獲改良，且可加速形 絕緣薄 之具有 之區域 擇性地 ，底板 配線之 工作諸 下方部 。因此 的電鍍 成0 形成具有開 膜上形成其 配線薄膜的 上除了特定 移除（蝕刻） 與配線薄膜 功能或其他 如鑽孔及成 分包括在第 ’配線薄膜 形成，配線 口的第 下方部 單層配 部分外 ，以使 可透過 功能， 型力口工 一絕緣 可經由 薄膜的 絕緣 % 3乂 形成 配線 開D 且韶 成 在配線基板中，將底板部份移除（選擇性地蝕刻 接地層、電源平面、端子、壩及/或強化 x ^而形 及形成
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508705 案號 89107741 五 、發明說明（40) 在此處配線經部分暴露，及在供形成突塊電極用之開口中 形成待利用覆晶黏合而Ιέ合至LS I晶片之突塊電極。因 此’ L S I晶片可利用覆晶黏合而安裝於突塊電極。 在配線基板中，在供形成 膜經部分移除之部分提供作 在此處配線經部分暴露，及 形成待連接至其他元件之突 突塊電極連接於與底板相對 在配線基板的製造方法中 具有開口的第一絕緣薄膜， 形成其下方部分包含金屬化 線或多層配線，在用於形成 形成第二絕緣薄膜，及將底 膜之背面暴露。因此，藉由 在配線基板的製造方法中 配線薄膜之背面暴露，然後 此’僅在配線薄膜之背面上 接性並避免貴金屬之浪費， 的貴金屬，因而進一步降低 在配線基板的製造方法中 屬化薄膜係由形成配線薄膜 金屬製成，然後僅將金屬化 使用金屬化薄膜作為蝕刻止 此’當選擇性地姓刻底板時 配線用之區域上，第二絕緣薄 為供形成突塊電極用之開口， 在供形成突塊電極用之開口中 塊電極。因此，配線元件可於 之配線基板的一面上。 ’在由金屬製成之底板上形成 在包括開口的第一絕緣薄膜上 薄膜之具有配線薄膜的單層配 配線之區域上除了特定部分外 板適擇性地餘刻，以使配線薄 此製造方法可製得配線基板。 j經由選擇性地蝕刻底板而使 將暴露表面鍍上貴金屬。因 形成貴金屬電鍍，以增進其連 即節省黏著至其他部分之無用 原料成本。 ’經由金屬化處理而形成之金 之金屬及適用於選擇性蝕刻之 薄膜選擇性地移除。換言之， 停而選擇性地蝕刻底板。因 ’不需加入形成I虫刻止停以抑
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的程序。 在由金屬製成之底 包括開口的第一絕 膜之具有配線薄膜 線之區域上形成具 薄膜，在供形成突 的突塊電極，及由 此，LS I晶片可於 ’及配線基板可於 〇 造方法中’在由金 緣薄膜’在包括開 含金屬化溥膜之且 用於形成配線之區 的第二絕緣薄膜， 鍵薄膜製成的突塊 蝕刻，而形成待連 製造方法可製得配 分包含金屬化薄膜 薄膜可經由就薄膜 配線薄膜的薄膜品 制配線薄膜被I虫刻 在配線基板中， 第一絕緣薄膜，在 部分包含金屬化薄 線，在用於形成配 之開口的第二絕緣 成由電鍍薄膜製成 他元件之端子。因 而安裝至配線基板 安裝於配線元件上 在配線基板之製 具有開口的第一絕 形成其下方部分包 線或多層配線，在 突塊電極用之開口 之開口中形成由電 背側表面選擇性地 子。因此，藉由此 基板具有其下方部 薄膜。因此，配線 優良的電鍍形成， 速形成。 板上形成具有開口的 緣薄膜上形成其下方 的單層配線或多層配 有供形成突塊電極用 塊電極用之開口中形 底板形成待連接至其 例如，突塊電極， 由底板製成之端子而 屬製成之底板上形成 口的第一絕緣薄膜上 有配線薄膜的單層配 域上形成具有供形成 在供形成突塊電極用 電極，及將底板自其 接至其他元件之端 線基板。此外，配線 (導電性薄膜）的配線 品質穩定性等等而言 質可獲改良，且可加 第 在配線基板中，在由金屬製成之 一絕緣薄膜，在包括開口的第一 底板上形成具有開口的 絕緣薄膜上形成具有配
89107741.ptc 第46頁 五、發明說明（42) 。膜的單層配線或多層配線， 待Ϊ ί有供連接用之開口的第二絕緣薄膜成配線之區域ί 待連接至其他元件之端子。因 潯膜，及由底板形成 〇進行與，例如，LS I晶片之電極的7於供配線連接用之開 行與其他元件的連接。 勺連接，及可於端子進 在配線基板之製造方法φ， 具有開口的第一絕緣薄膜，在f 之底板上形成 形成具有配線薄膜的單層配第-絕緣薄膜上 線之區域上渺点iΓ 1線或夕層配線，在用於形成配 由底板妒点接用之開口的第二絕緣薄膜，及 方、n ^ ί待連接至其他元件之端子。因此，藉由此製造 万法可製得配線基板。 上在配線，板中，在第一絕緣薄膜上及在具有開口之底板 =配，薄膜的下方部分係由適用於底板之選擇性蝕刻且 二^，微結合而結合至LS I晶片之材料製成。因此，配線 厚膜I經由就薄膜品質穩定性等等而言優良的電鍍形成， 配線薄膜的薄膜品質可獲改良，且可加速形成。同時可不 =入僅為製備與LS I晶片之微結合所需之程序而進行微結 在配線基板之製造方法中，在由金屬製成之底板上形成 具有開口的第一絕緣薄膜，在包括開口的第一絕緣薄膜上 形成具有配線薄膜的單層配線或多層配線，在用於形成配 線之區域上形成具有供連接用之開口的第二絕緣薄膜，及 由底板形成待連接至其他元件之端子。因此，藉由此製造 方法可製得配線基板。 五、發明說明（43) 在配線基极中 ^^107741 曰 修正 、’八巫攸中， 強化部分，因此，^ ΐ形成為接地層、電源平面、及/或 面、及/或強化部八=形成專門用於形成接地層、電源平 在配線基板中，刀=層及元件。 薄膜，在包括開口 屬底板上形成具有開口的第一絕緣 單層配線或多層配線弟一絕緣薄膜上形成具有配線薄膜的 供形成突塊電極用 在用於形成配線之區域上形成具有 硬化物。因此， 開口的第二絕緣薄膜，及由底板形成 於底板之選擇性為二硬化物之後附著，且硬化物之定位可 位準確度。 Χ中以機械加工準確度進行，而增進定 在配線基板之;皮 具有開口的第_ ^ ί法中’在由金屬製成之底板上形成 形成具有配；薄口的第一絕緣薄膜上 i膜,ί 有供形成突塊電極用之開口的第二絕緣 :膜’在供形成突塊電極用之開口中形成突塊電極，及將 氐板自其背面選擇性地蝕刻而形成裝置孔洞，形成硬化 物。因此’藉由此製造方法可製得配線基板。因此，不需 硬化物之後附著，且硬化物之定位可於底板之選擇性餘刻 中以機械加工準確度進行，而增進定位準確度。 在配線基板中，在由金屬製成之底板上形成具有開口的 第一絕緣薄膜，在包括開口的第一絕緣薄膜上形成其下方 部义包含金屬化薄膜之具有配線薄膜的單層配線或多層配 線，在用於形成配線之區域上形成具有供形成突塊電極用 之開口的第二絕緣薄膜，在供形成突塊電極用之開口中形
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曰
在配線基板的製造方、、先& . . M ^ L 的第n胃m ϋ 形成具有開σ 入乂、，包括開口的第一絕緣薄膜上形成其下 配線刀^ ^孟溥骐之具有配線薄膜的單層配線或多層 =開配線之區域上形成具有供形成突塊電極 # $ Α +供~ /#巴緣薄膜，在供形成突塊電極用之開口中 Ξ‘ΐ:=Γ製成且連接至其他元件的突塊電極，及選 擇丨生地敍刻底板而至少 此g 11 成連接片的端子。因 匕猎由此衣仏方法可製得配線基板。 在配線基板中，A。 薄膜，在包括開4;屬底板上形成具有開口的第-絕緣 單層配線或多層配』弟一絕緣薄膜上形成具有配線薄膜的 供連接用之開口的笛：5用於形成配線之區域上形成具有 成突塊電極，選擇柯:絕緣薄膜，在供連接用之開口中形 及將LSI晶片固定至地蝕刻底板以使配線薄膜部分暴露， 合至配線薄膜之義㊉^板之月面，以致將1^ 1晶片之電極黏 電極引導通過配表面。因此，可製得可將LSI晶片之 在配線基板中膜及突塊電極之配線基板。 待填補緩衝劑之孔、5 &板中在對應於突塊電極之位置形成 孔洞中。因此，在洞L及將緩衝劑填補於待填補緩衝劑之 加之衝擊可被緩衝子連接至，例如，其他元件中所施 似物中由連接中夕1 收以致可防止在L S I晶片或其類 在配線基板中龜裂。 … 薄膜，在包括開D ^ f，板亡形成具有開口的第一絕緣 單層配線或多層g 6 、、、巴、咏薄膜上形成具有配線薄膜的 •己線，在用於形成配線之區域上形成具有
89107741.ptc 第50頁 508705
案號 89107741 五、發明說明（46) 供連接用之開口的第二絕緣薄膜，在供連接用 成突塊電極，將底板選擇性地蝕刻 "
„ , „ , ^ ^ ^ ,nsi , , ^ , Λ , V ΓΓ膜晶片因之此各電了極：合至裝置孔洞中之經部分暴 線涛膜。®此’可構造成CSP類型白勺配線基板。 應於裝置孔洞周®之底板的部分可不經修改而作為、 :’以致可免除對於任何硬化物之後附著 物之定位可於底板之選擇性姓刻中以機械加工 化 行，而增進定位準確度。 ’度進 η$板中’ &金屬底板上形成具有開口的第一 ，朕，在包括開口的第一絕緣薄膜上形成具有配線膜' 早層配線或多層配線，在用於形成配線之 成且右 :;;=之開口的第二絕緣薄膜，在供連接用之 露,利用曰4’ Γ Ϊ板4擇性地蝕刻以使配線薄膜部分暴 :，用晶粒黏合將LSI晶片黏合至底板之背自 、因：nr?片之電極黏合至配線薄膜之經暴露部分。 膜及心：得可將LSI晶片之電極引導通過配線、配線薄 膜及大塊電極之配線基板。 寻 待dif中’在底板中在對應於突塊電極之位置形成 孔、、同Φ、衝蜊之孔洞，及將緩衝劑填補於待填補緩衝劑之 加^ 因此，在將端子連接至，例如，其他元件中所γ πίί名可被緩衝劑吸收，以致可防止在1^1晶片》 似物中由連接中之衝擊而產生龜裂。 次其類 在配線基板中，將由金屬製成的底板選擇性地蝕刻，而
89107741.ptc 第51頁
JU5/UD 修正
皇號项〇7741 五、發明說明（47) 1 j接至f他元件之端子，在由底板製成的端子上 ^ +二口的絕緣薄膜，在包括開口的絕緣薄膜上形成^ 乂 多而由於底柄夕挪视 b风具刖 _ 、擇性蝕刻而自用於形成端子之區域赴+ LSU曰/Λ/早層配線或多層配線，利用晶粒點合將 ^^、、、邑緣材料而黏合至在表面部分的配線薄膜 =線薄膜之黏出部分黏合至在LSI晶片之表面 =之 夕卜=電極1此，可製得可將在⑶晶片之表以 =的電極引出通過配線薄膜及由底板製成之端子的配線 線基板中，將由金屬製成的底板選擇性 =㈣他元件之端子，在由底板製成的端子上形： /甘有開口的絕緣薄膜，在包括開口的絕緣薄膜上形成具 ^人LS I晶片連接之部分經暴露之配線薄膜的單層配線或 多層=線，利用晶粒黏合將LSI晶片透過絕緣材二而黏合 至，背面部分的配線薄膜，及利用線黏合將配線薄膜之"經 暴政。P分黏合至在LSI晶片之表面部分上的電極。因此， 可製知可將在LS I晶片之表面之外圍上的電極引出通過配 線、配線薄膜及由底板製成之端子的配線基板。 在配線基板中，將由金屬製成的底板選擇性地蝕刻，而 形成連接至其他元件之端子，在由底板製成的端子上形成 具有開口的絕緣薄膜，在包括開口的絕緣薄膜上形成具有 其與LS I晶片連接之内部端經暴露之配線薄膜的單層配'線 或多層配線’及將L SI晶片之電極黏合至配線薄膜之内部 端表面。因此，可製得可將LS I晶片之電極引出通過配線
11
89107741.ptc 第52頁 508705 曰 修正 案號 89107741 五、發明說明（48) 薄膜及由底板製成之端子的配線基板。 弋酉己線基板中，將由金屬製成的底板選擇性地钱刻，而 t =接至其他元件之端子，在由底板製成的端子上形成 J有：：的絕緣薄膜，編開口的絕緣薄膜上形成經由 ' 、接至纟而子之具有配線薄膜的單層配線或多層配 u配線上形成具有供形成突塊電極用之開口的第二絕 ’在供形成突塊電極用之開口中形成突塊電極，及 ! ΰ 片之電極連接至突塊電極。因此，可製得可將LSI 曰曰^電極引出通過突塊電極、配線薄膜及由底板 端子的配線基板。 /在配線基板中，將由金屬製成的底板選擇性地蝕刻，而 化，連接至其他凡件之端子，在由底板製成的端子上形成 具有開口的絕緣薄膜，在包括開口的絕緣薄膜上形成經由 開口而連接至端子之具有配線薄膜的單層配線或多層配 線/在配線上形成具有供形成突塊電極用之開口的第二絕 緣薄/，在供形成突塊電極用之開口中形成突塊電極，將 LSI晶^片_之電極連接至突塊電極，及利用樹脂密封在LSI晶 片與第二絕緣薄膜之間的空間，或第二絕緣薄膜與LSi晶 片< 兩者。因此，可製得可將LSI晶片之電極引出通過突塊 電極、配線薄膜及由底板製成之端子，且可經樹脂密封的 配線基板。 在配線基板中，將由金屬製成的底板選擇性地蝕刻，而 形成連接至其他元件之端子，在設置LSI晶片之相鄰區域 之間設置壩、及在底板之外圍部分上設置另一壩，在由底
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板製成的端子上形成具有開口的第—絕緣薄膜 口的絕緣溥膜上形成經由開口而連接至端子之罝 ^
J的單層配線或多層配線，在配線上形成具有供形成突塊 電J用之開口的第二絕緣薄⑮’在供形成 二中形成突塊電極’經由將LSI晶片之電極連接至由用底之板開 子而安裝多個LSI晶片，及當利用樹脂密封在LSI 二絕；ί膜之間的空間，或第二絕緣薄膜與⑶ n,’壩可阻止樹脂。因& ’可製得可將多個lsi 曰曰片之電極引出通過配線薄膜及突塊電極，且可經穷 封，同時其可利用壩而攔住樹脂的配線基板。 、山 在配線基板中，在底板上形成具有開;的絕緣薄膜，形 士至少具有形成於包括開口之絕緣薄膜上之配線薄膜 層^線或多層配線，在配線上形成具有供形成突塊電極用 之開口的絕緣薄膜，在供形成突塊電極用之開口中形成突 塊電極’將底板選擇性地餘刻而形成多個Lsi晶片安裝區 =’曰將LSI晶片安裝至LSI晶片安裳區域，及利用配線將 Ljl晶片之各別的電極連接至經由底板之選擇性蝕刻而暴 鉻的配線薄膜。因此，可製得可將多個lsi晶片之各別電 極引出通過配線、導電性薄膜、及球電極的配線基板。
根據本發明之配線基板，在具有使上方與下方相通之開 口之絕，樹脂薄膜的-面（正面）上形成單層配線薄膜或多 層配線薄膜，及在此絕緣樹脂薄膜之另一面（背面）上形成 經由開口連接至配線薄膜，且高度彼此不同的兩種金屬突 塊。因此，可將LSI晶片安裝至在絕緣樹脂薄膜之正面及
508705 五、發明說明（50) 背面兩者上設置較低金屬突塊的部分，而增進配 安裝密度。根據此配線基板，較低的金屬突供的 覆晶黏合用之突塊，及將LS I晶片黏人 ‘七、作為供 塊。此外，根據此配線基板，LSI_晶片= =突 配線薄膜或多層配線薄膜之具有使上方;;又在形成單層 之樹脂薄膜的一面上。 一 相通之開口 ^據本發明之配線基板的製造方法’在 要表面上選擇性地形成第一焊 ^ p ^之一主 底板金屬的主要表面上形成金屬;薄膜之 具有使上方與下方相通之開口的絕緣薄膜，此;;上形成 3 : : Ϊ Ϊ將形成之金屬突塊的位置：在絕缘；：位在 面上在要形成2ίίί線薄膜，在底板金屬之另一主要表 後使用第二焊；塊之位置形成第二焊料薄膜，然 f料潯膑作為光罩自另_ 屬，及亦使用第—+曰Μ ==另主要表面蝕刻底板金 金屬薄膜，因而二=二缚膜，第一焊料薄膜作為光罩钱刻 屬突塊，及形成^八t ί屬薄膜及底板金屬製成的較高金 可製得本發明之π t屬薄膜製成的較低金屬突塊。因此， 第一及帛二烊料板。、經由於形成該等金屬突塊後在 及較低金屬突：覆苗土流動處s，將較高金屬突塊 作為焊料突塊 i金“膜之料，以致可將烊料利用 元也J爲藏 1 鋼底板 2 絕緣薄膜
89107741.ptc 第55頁 508705 _案號89107741_年月日 修正 五、發明說明（51) 2a 絕緣薄膜 3 開口 3a 開口 4 導電性層 4a 金屬化薄膜 5 配線薄膜 5a 配線薄膜 6 絕緣薄膜 7 開口 8 突塊電極 9 金膜 10 緩衝黏著劑 11 L S I晶片 12 密封樹脂 15 孔洞 16 緩衝劑 17 填料 20 硬化物 21 開口 23 孔洞 25 黏著劑 26 壩 27 線 29 液態樹脂
89107741.ptc 第56頁 508705 案號89107741_年月日 修正 五、發明說明 (52) 31 端子 32 端子 33 補強部 34 硬化物 38 配線薄膜 39 開口 40 絕緣薄膜 45 端子 46 塌/地端子 47 強化物/壩 50 圍壁 5 0a 圍壁 51 配線薄膜 61 底板金屬 62 第一焊料薄膜 63 銅膜 65 聚醯亞胺薄膜 66 開口 67 配線薄膜 68 絕緣薄膜 69 開口 70 焊料薄膜 71 焊料薄膜 72 金屬突塊
89107741.ptc 第57頁 508705 案號89107741 年月日 修正
II m
II I! ! 丨Η· 五、發明說明（53) 73 金屬突塊 74 配線基板 75 L S I晶片 76 L S I晶片 77 樹脂 78 線 79 樹脂 80 焊料突塊 81 配線基板 82 配線薄膜 83 焊料 84 配線基板 9 0 a 〜f 動態隨機存取記憶體（DRAM) 91 DRAM控制器 92a 靜態RAM(SRAM) 92b 靜態RAM(SRAM) 93 快閃記憶體 94 數位信號處理器（DSP) 95 串列介面 96 計時器 97 匯流控制器 98 電影專家群組（MPEG) 99 IEEE 1 3 94串列介面 100 金屬突塊 89107741.ptc 第58頁 508705 _案號89107741_年月日 修正 五、發明說明（54) 101 金屬突塊 102 線 103 樹脂 110a ~m 動態隨機存取記憶體（DRAM) 111 DRAM控制器 112a 靜態RAM(SRAM) 112b 靜態RAM(SRAM) 113 快閃記憶體 114 數位信號處理器（DSP) 115 串列介面 116 計時器 117 匯流控制器 118 電影專家群組（MPEG) 119 IEEE1 3 94串列介面
89107741.ptc 第59頁 508705 _89107741 圖式簡單說明 在附圖中： 年 月_Θ_修正
圖1係顯示根據本發明 之配線基板的剖面圖； 圖2 A至2 D係顯示圖1中 序的剖面圖； 圖3A至3(:係顯示將LSI 法之方法次序的剖面圖； 圖4係顯示根據本發明 圖5係顯示根據本發明 圖6A至6D係顯示圖5中 序的剖面圖； 圖7A及7B係顯示將LSI 法之方法次序的剖面圖； 圖8係顯示根據本發明 圖9係顯示根據本發明 圖1 0 A至1 0 C係顯示圖9 次序的剖面圖； 之具體例1之供安裝半導w 子歧元件用 之配線基板之製造方法少 片之方法次 晶片安裝至圖1中之配 線基板 之方 之具體例2之配線基板的 ^ Μ面圖· 之具體例3之配線基板的 u ’ 口J面圖· 之配線基板之製造方法之 \万法次 晶片安裝至圖5中之配線基才反 之方 之具體例4之配線基板的剖面。 之具體例5之配線基板的剖面图· 中之配線基板之製造方法回’ 圖11A及11B係顯不將LSI晶片安裝至圖9中之配線美板 圖1 2係顯示根據本發明之具體例6之配線基板的剖φ 圖， 圖1 3係顯示根據本發明之具體例7之配線基板的剖面 圖， 圖1 4係顯示根據本發明之具體例8之配線基板的剖面
89107741.ptc 第60頁 508705 圖式簡單說明 圖； 89107741 ±_^月日 修正
圖1 5係顯不根據本發明之具體例9之配線基板的剖面 圖； 圖1 6 A至1 6 D係顯示圖1 5中 _ _ 次序的剖面圖， 、务 圖17A至17C係顯示將LSI晶片安裝至圖15中之 之方法之方法次序的剖面圖； 之配線基板之製造方法之方 配線基板 圖1 8係顯示根據本發明之具體例丨〇之配線基板的 圖； 囬 圖1 9係顯示圖1 8中之配線基板在切割外部 態的剖面圖； ⑴之狀 圖20係顯示根據本發明之具體例11之配線基板的剖 圖； 回 次序 圖 之方 圖21 A至21C係_示圖2〇中之配線基板之製 序的剖面圖； 女之方法 2 2 A 及 2 2 B 係 _ + 收 T Q τ Β υ # 員不將LSI晶片安裝至圖2〇中之配線 法之方法-人序的剖面圖； 土板 圖2 3係顯示根辕太|日日 目 圖； 象本發明之具體例12之配線基板的剖面 圖24係顯示根據夫| 0日+目_ y t, 〇 圖； 象本發明之具體例1 3之配線基板的剖面 圖2 5係顯示圖2 4 + > ^ i + i ~ , 中之配線基板在切告彳外部形肤 4 態的剖面圖； 之剐之狀 圖2 6係顯示根據太|日日夕目础…/ 象本發明之具體例1 4之配線基板的剖面
89107741.ptc 第61頁 508705 89107741 曰 圖式簡單說明 圖， 圖27A至2 7D係顯示圖2β中之配線基板之製造方法之法 次序的剖面圖； / 圖28Α及2 8Β係顯示將LSI晶片安裝至圖26中之配線美 之方法之方法次序的剖面圖； 土 圖2 9係顯示根據本發明之具體例丨5之配線基板的 圖； 圖3 0 A及3 0 B係顯示圖2 9中之配線基板之製造方法 次序的剖面圖； 乃 圖31A及31B係顯示將LSI晶片安裝至圖29中之配線基板 之方法之方法次序的剖面圖； 圖32係顯示根據本發明之具體例16之配線基板的 圖； 圖3 3係顯不根據本發明之具體例〗7之配線基板的剖面 圖34A至34D係！員示根據本發明《具體例18之酉己線基板之 製造方法之方法次序的剖面圖； 圖35A及35B係顯示將LSI晶片安裝至利用圖34 示之方法製得之配線基板之方法之方法次序的剖面圖；斤 圖36A至36C係顯示根據本發明之具體例19 製造方法之方法次序的剖面圖； J 土板之 圖3 7A至3 7C係顯示將1 曰μ —壯s w π 示之方法製得之配線基=之曰曰方片;c衣古\利Λ Α至36C所 圖3 8係顯示根據本二明 M 5…人2剖面圖， 豕伞I明之具體例20之配線基板的剖面
508705 __案號89107741_年月曰 ^
_ 4 口 Ί1^ lT 圖式簡單說明 - 圖， 圖39A至39C係顯示圖38所示之配線基板在安裝LSI晶片 之前之製造方法之方法次序的剖面圖； 圖40A及40B係顯示將LSI晶片安裝至圖38所示之配線基 板之方法之方法次序的剖面圖； 圖41係顯示在對應於各別端子結構之球電極之間所可形 成之配線數目之比較的圖； 圖4 2 A至4 2 D係顯示根據本發明之具體例2丨之配線基板之 製造方法之方法次序的剖面圖； 圖43A至43D係顯示根據本發明之具體例21之配線基板之 製造方法之方法次序的剖面圖； 圖44A至44D係顯示將兩LSI晶片安裝至根據本發明之具 體例2 1之配線基板之方法之方法次序的剖面圖； 圖4 5 A係顯示於蝕刻方法完成後，利用剝除將使用作為 光罩之焊料薄膜移除之配線基板之一例子的剖面圖，及圖 4 5 B係顯示將一 L S I晶片安裝於該配線基板上之狀態之剖面 圖； 圖4 6係顯示組合多個配線基板之一應用實例的剖面圖； 圖4 7係顯示組合多個配線基板之一應用實例的剖面圖； 及 圖4 8係顯示組合多個配線基板之一應用實例的剖面圖。
89107741.ptc 第63頁

Claims (1)

  1. 508705 _案號89107741_年月曰 修正_ 六、申請專利範圍 1. 一種配線基板，包括： 由金屬製成之底板；及 透過絕緣薄膜而形成於底板上之至少一層配線，此層配 線具有經由電鍍而形成的配線薄膜， 其中，該底板經選擇性地蝕刻。 2. —種配線基板之製造方法，包括下列步驟： 透過絕緣薄膜在由金屬製成的底板上形成至少一層配 線，此層配線具有經由電鍍而形成的配線薄膜；及 選擇性地钱刻底板。 3. —種配線基板，包括： 由金屬製成之底板； 形成於底板上之具有開口的第一絕緣薄膜； 形成於第一絕緣薄膜上之至少一層配線，此層配線在下 方部分具有由金屬化薄膜製成的配線薄膜；及 在形成此層配線之區域上之除了一部分之外形成第二絕 緣薄膜， 其中，將該底板選擇性地蝕刻，以使配線薄膜之背面部 分暴露。 4. 如申請專利範圍第3項之配線基板，其中，將該底板 部分移除，以形成選自具有接地層、電源平面、端子、壩 及強化部分之群組中之至少一者，及將形成於第一絕緣薄 膜中之開口填補配線薄膜，以使配線薄膜連接至選自此群 組中之至少一者。 5. 如申請專利範圍第3項之配線基板，其中，該金屬化
    89107741.ptc 第64頁 Λ_月 修正 曰 案號 89107741 六、申請專利範圍 :艇係由配線薄膜材料及具有選擇性蝕刻性質之材料製 ^如申請專利範圍第3項之配線基板，#中 移除的底板形成用於與其他元件連接之端子。、·， p刀 7. 如申請專利範圍第3項之配 二絕緣薄膜部分移除，及在 -J 、·二由將弟 供填補緩衝劑用之孔洞，： = = =子的位置形成 成配線層之一部分的區域上形成端子。 隹 8. 如申請專利範圍第3項之配 及在n m極的開口，在此處配線層經部分暴露， is中形成待利用覆晶黏合而連接則晶片之突塊 9思如申請專利範圍第3項之配線基板，其中，在形成配 、、g的區域上，提供第二絕緣薄膜經部分移除之部分以作 用於形成犬塊電極的開口，在此處配線層經部分暴露， 及在開口中形成待連接至其他元件之突塊電極。、 1 0 · —種配線基板，包括· 形成於具有開口之樹脂薄膜之一面上的至少一層配線薄 膜；及 形成於樹脂薄膜之另一面上，經由開口連接至配線薄膜 層，且高度彼此不同的兩種金屬突塊。 π.如申請專利範圍第10項之配線基板，其中，較低的 金屬突塊係供覆晶黏合用之突塊，及將LSI晶片黏合至較 第65頁 W326\2d-\91-02\89107741.ptc 508705 月 修正 曰 ΛΜ 8910774Ί 六、申請專利範圍 低的金屬突塊。 1 2.如申請專利筋圍 片設置於形成配線薄膜項之配線基板，#中，將LSI晶 η. -種配線基板之穿旨薄膜的-面上。 在底板金屬之—主要衣/方法，包括下列步驟： 膜； 晋表面上選擇性地形成第一焊料薄 在包括第一焊料薄膜 屬薄膜； ，、之底板金屬的一主要表面上形成金 在金屬薄膜上形忠尤& 具有開口的絕緣薄膜應於稍後要形成金屬突塊之位置 在絕緣薄膜上形成至少一層配線； 在底板金屬之另一主要矣品,, 位置形成第二焊料薄膜2 在要形成較冑金>1突塊之 使用第二焊料薄膜作為光罩而自另一主 板金屬’幻吏用第-焊料薄膜 J::蝕刻底 姓刻金屬薄膜，因而形成由金屬罩而 高金屬突塊及由金屬肖膜製成的較低金屬=屬^成的較 14·如申請專利範圍第13項之方法，苴於 金屬突塊及較低金屬突塊後，對第一及第二 ^形成較高 再流動處理，因此將較高金屬突塊及較ϋ=薄膜進行 一及第二焊料薄膜之焊料。 一’屬犬塊覆蓋第
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP2001244123A (ja) * 2000-02-28 2001-09-07 Kawatetsu Mining Co Ltd 表面実装型平面磁気素子及びその製造方法
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
JP4037197B2 (ja) * 2002-07-17 2008-01-23 富士フイルム株式会社 半導体撮像装置実装構造体の製造方法
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7709968B2 (en) * 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
WO2005065207A2 (en) * 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7413995B2 (en) * 2004-08-23 2008-08-19 Intel Corporation Etched interposer for integrated circuit devices
US7049208B2 (en) * 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
US7358444B2 (en) * 2004-10-13 2008-04-15 Intel Corporation Folded substrate with interposer package for integrated circuit devices
US7670951B2 (en) 2005-06-27 2010-03-02 Intel Corporation Grid array connection device and method
US7495330B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Substrate connector for integrated circuit devices
KR100592508B1 (ko) * 2005-07-15 2006-06-26 한국광기술원 비콘 모양의 기판을 구비한 고출력 발광 다이오드 패키지
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US7632708B2 (en) * 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US7759782B2 (en) 2006-04-07 2010-07-20 Tessera, Inc. Substrate for a microelectronic package and method of fabricating thereof
US7569424B2 (en) * 2006-11-15 2009-08-04 Tessera, Inc. Method of forming a wall structure in a microelectronic assembly
US20080156518A1 (en) * 2007-01-03 2008-07-03 Tessera, Inc. Alignment and cutting of microelectronic substrates
US7767497B2 (en) * 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
CN101874296B (zh) 2007-09-28 2015-08-26 泰塞拉公司 利用成对凸柱进行倒装芯片互连
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
JP5456411B2 (ja) * 2009-08-19 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
JP5049382B2 (ja) * 2010-12-21 2012-10-17 パナソニック株式会社 発光装置及びそれを用いた照明装置
CN102227001B (zh) * 2011-06-23 2013-03-06 北京大学 一种锗基nmos器件及其制备方法
CN103904050B (zh) * 2012-12-28 2017-04-19 碁鼎科技秦皇岛有限公司 封装基板、封装基板制作方法及封装结构
US9016552B2 (en) * 2013-03-15 2015-04-28 Sanmina Corporation Method for forming interposers and stacked memory devices
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9704812B1 (en) * 2016-05-06 2017-07-11 Atmel Corporation Double-sided electronic package
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4042950A (en) * 1976-03-01 1977-08-16 Advanced Micro Devices, Inc. Platinum silicide fuse links for integrated circuit devices
US4209355A (en) * 1978-07-26 1980-06-24 National Semiconductor Corporation Manufacture of bumped composite tape for automatic gang bonding of semiconductor devices
JPS5563857A (en) * 1978-11-07 1980-05-14 Toray Ind Inc Method of making flexible carrier tape for semiconductor integrated circuit
JPS57188859A (en) * 1981-05-18 1982-11-19 Seiko Epson Corp Metal foil for flexible tape of film carrier
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JPH02215144A (ja) * 1989-02-16 1990-08-28 Furukawa Electric Co Ltd:The テープキャリア
EP0526133B1 (en) * 1991-07-26 1997-03-19 Nec Corporation Polyimide multilayer wiring substrate and method for manufacturing the same
JP2752852B2 (ja) * 1992-07-15 1998-05-18 シャープ株式会社 Ｔａｂ用テープキャリアの製造方法
US5662755A (en) * 1993-10-15 1997-09-02 Matsushita Electric Industrial Co., Ltd. Method of making multi-layered ceramic substrates
US5728599A (en) * 1993-10-28 1998-03-17 Lsi Logic Corporation Printable superconductive leadframes for semiconductor device assembly
JP2856061B2 (ja) * 1994-01-19 1999-02-10 ソニー株式会社 リードフレームとその製造方法
US5663106A (en) * 1994-05-19 1997-09-02 Tessera, Inc. Method of encapsulating die and chip carrier
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2861841B2 (ja) * 1994-11-22 1999-02-24 ソニー株式会社 リードフレームの製造方法
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
JP3688429B2 (ja) * 1997-04-25 2005-08-31 株式会社東芝 電子部品実装用基板および電子部品実装基板
TW430900B (en) * 1997-09-08 2001-04-21 Siemens Ag Method for producing structures having a high aspect ratio
JPH1197573A (ja) * 1997-09-19 1999-04-09 Sony Corp 半導体パッケージ
JPH11204680A (ja) * 1998-01-09 1999-07-30 Hitachi Cable Ltd 半導体装置製造用キャリア

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Publication number Publication date
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