TW508591B - Layout of a sense-amplifier with accelerated signal-evaluation - Google Patents

Description

508592 五、發明説明（1 ) 本發明涉及一種半導體記憶體用之感測放大器配置 之佈局，此半導體記憶體具有：以條形之列互相延伸之 多個寫/讀-放大器，其包含NMOS-及PMOS-電晶體及 二個驅動電晶體，其與各列互相垂直且在多個寫/讀-放大器列（row)上方以行之形式而延伸；另有在寫/讀-放大器列中延伸之非反相及反相位元線。 此種佈局在半導體DRAM中通常已爲人所知，其中 此二個驅動電晶體在感測過程中對許多寫/讀-放大器 之PMOS-電晶體提供此信號PCS且對許多寫/讀-放大 器之相對應之NMOS-電晶體提供此信號NCS。隨著 DRAMS之時脈頻逐漸增力[]，貝[J在感測過程中順利地提 供此種PCS-信號特別是很重要。特別是在一個週期之 第一讀出-或寫入過程中此種信號擴展得越寬，則由 PMOS-電晶體所顯影之感測放大器節點越快到達其終端 値。同樣情況適用於NCS-信號及由寫/讀-放大器之 NMOS-電晶體所顯影之節點。 本發明之目的是使感測放大器中之信號處理加速且 使Ρ Μ Ο S -電晶體所驅動之側面之顯影加速。 依據本發明，此目的在感測放大器中依據申請專利 範圍第1項之前言是以下述方式達成：此二個驅動電晶 體中至少一個及其摻雜區是配置在寫/讀-放大器之所 屬之NMOS-或PMOS-電晶體之間，且此驅動電晶體之 閘極是以雙條形閘極構成。本發明中藉由驅動電晶體之 寬度加倍，則感測放大器中信號之擴展可大大地提高而 -3- 508592 五、發明説明（2 ) 不必相對地提高面積需求。本發明中特別是當PCS-驅 動電晶體製成時，則在驅動效率大大地改進時可達成一 種緊密（Compact)之構造。 在PCS-驅動電晶體之二個閘極條之間加入橫向條時 可使寫/讀-放大器之PMOS-電晶體之PCS-信號供應對 稱對稱化，PCS-驅動電晶體之閘極電阻最佳化且另可 調整PCS-驅動電晶體之閘極電容。同樣情況適用於 NCS-驅動電晶體。以此種方式可使信號擴展之速率及 雜訊濾除依特定之使用目的而最佳化地進行調整。由於 省空間之”雙閘極技術”，則可以簡易之方式設置多個閘 極橫條。閘極橫條可有利地平行於寫/讀-放大器條片 而至少在其外側之邊緣區中延伸，以便同時使驅動電晶 體之閘極可簡易地達成一種額外之接觸作用。 以下將依據圖式描述本發明中半導體記憶體之感測 放大器配置之佈局之實施例。圖式簡單說明： 第1圖係半導體記憶體之原理之圖解。 第2圖係第1圖之半導體記憶體之感測放大器之原 理之圖解。 第3圖係先前技藝之依據第2圖之感測放大器配置 之佈局之俯視圖。 第4圖係本發明中依據第2圖之感測放大器配置之 佈局之俯視圖。 第5圖係第3圖依據第4圖之感測放大器配置之佈 局之其它部份之俯視圖。 -4- 508592 五、發明説明（3 ) 第6圖係本發明中依據第4圖之佈局在感測放大器 中信號擴展之時間圖。 第1圖顯示各記憶胞1，…，6所形成之半導體記憶 體之記憶胞陣列之一部份。每一記憶胞包含一個記憶電 容111 ’其一個接點與參考電位（例如，接地）相連且另 一個接點是與MOS-選擇電晶體112之源極-汲極-路徑 相連。選擇電晶體1 1 2之另一端點是與位元線（例如 BL0)相連。爲了使電容1 1 1中所儲存之資料可讀入或 讀出，則藉由字元線WL0上之適當之控制信號使電晶 體1 1 2接通，使電容1 1 1導電性地與位元線BL0相連 。記憶電容1 1 1之電容値較位元線電容値小很多。其它 記憶胞2，…，6以相同方式構成。位元線bBLO直接 鄰接於位元線BL0而配置。記憶胞4是與位元線bBLO 相連，其選擇電晶體可經由另一字元線WL 1來控制。 此二條位元線BL0，bBLO在輸入側與輸出側是與讀出 放大器20相連。在由記憶胞1或4讀出資料時，相對 應之信號由記憶電容Π 1施加至各別之位元線BL0或 bBLO且由讀出放大器20所放大。此讀出放大器20以 寫/讀-放大器構成，如以下將詳述者（第2圖）。所儲 存之資訊位元以非反相方式儲存在記憶胞1中，此乃因 位元線B L 0是與讀出放大器2 0之非反相放大輸入端相 連。記憶胞4中所儲存之資訊位兀是以反相方式儲存’ 此乃因位元線bBLO是與讀出放大器20之反相放大輸 入端相連。各記憶胞2，5，3和6 ’各條位元線BL1 ’ 508592 五、發明説明（4 ) bBLl，BL2與bBL2是與第1圖之半導體記憶體之相對 應之讀出放大器21和22相連。各記憶胞1，2，3是由 字元線WL0所選取，記憶胞4，5，6由另一字元線 W L 1所選取。位元線互相平行而延伸。在垂直於字元 線WL0，WL 1之觀察方向中，第二反相位元線跟隨第 一反相位元線；第一非反相位元線跟隨第二反相位元線 ;第二非反相位元線跟隨第一非反相位元線。依據特定 用途之情況，非反相及反相位元線亦可以其它順序來配 置。 在讀出時之放大過程之後，施加至位元線上之資料 在二條總導線LDQ，bLDQ上讀出。非反相總導線LDQ 接收非反相位元線BL0，BL1，BL2之信號。以相對應 之方式，反相總導線bLDQ使反相位元線bBLO，bBLl ，bBL2之已讀出之資料資訊繼續傳送。位元線經由相 對應之開關電晶體7，...，1 2而與總導線相連。經由總 導線使已讀出之資料位元在半導體記憶體之輸出方向中 傳送。這些開關電晶體（其配屬於相鄰接-且連接至相同 讀出放大器之位元線）由共同之控制線C SL0，C SL 1或 CSL2所控制。整體而言，在讀出過程中已讀出之資料 資訊以單相方式饋入讀出放大器20中，但在輸出側提 供一種差動資料信號且以差動方式傳送至總導線。相同 型式之二個（即，二個反相或二個非反相）直接相鄰之資 料線之資料發送至相同之總導線bLDQ或LDQ(第1圖）。 依據第2圖，感測放大器20以習知之方式包含一個 508592 五、發明説明（5 ) 寫/讀-放大器，其具有由二個NMOS-型及PMOS-型之 N2，N3，P2，P3電晶體分S!J串聯所形成之並聯電路。 寫/讀-放大器之串聯之電晶體P2，N2及串聯之電晶體 P3，N3是在寫/讀-放大器節點NCS和PCS之間。電 晶體P2和N2之閘極互連。電晶體P3和N3之閘極亦 互連。寫/讀-放大器節點NCS經感測放大器20之 NMOS-驅動電晶體N1之汲極-源極-路徑而與接地相連 。驅動電晶體N1之閘極上施加一種感測放大器-控制 信號NSET。同樣，第二寫/讀-放大器節點PCS經由 感測放大器20之PMOS-驅動電晶體P1之汲極-源極-路 徑而與半導體記憶體之正電源電位VD相連。在驅動電 晶體P1之閘極上又施加一種控制信號bP SET。節點 NCS和PCS之電位在感測過程中因此經由驅動電晶體 N 1和P 1而擴展。此二個在第2圖中所示之驅動電晶體 Nl，P1以習知之方式驅動許多其它差動-放大器20， 21，22，…且因此與多個寫/讀-放大器節點NCS，PCS 同時相連（第2圖中未顯示）。第1圖之半導體記憶體之 位元線BL0，bBLO經由NMOS-切斷電晶體N4，N5而 與感測放大器20相連。位元線BL0使寫/讀-放大器-電晶體P2，N2之二個汲極可與第2圖中二個電路技術 上配置成相面對之寫/讀-放大器-電晶體P3，N3之閘 極相連。共同之節點SA0稱爲感測放大器節點或-導線 。同理，反相之位元線bBLO使寫/讀-放大器之串聯之 電晶體P2，N2之閘極可與電晶體P3，N3之汲極相連 -7- 508592 五、發明説明（6 ) 。共同之節點bSAO同樣稱爲感測放大器節點或-導線 。感測放大器20之功能簡單說明如下。若感測放大器 節點SA0在該切斷電晶體N4導通之後由位元線BL0 藉由記憶胞信號和上述之NMOS-電晶體或藉由寫入信 號而偏移至〇 V之方向中，則PMOS-寫/讀-放大器-電 晶體P3導通。反相之感測放大_器節點bSAO因此處於 此種施加至輸入端PCS上之信號位準處（例如，1·8 V) 。此信號PCS由PMOS-驅動電晶體P1所提供，此電晶 體P1由信號bPSET所控制。同樣情況適用於NCS側 〇 先前技藝中與第1，2圖之放大器20相對應之具有 感測放大器之此種半導體記憶體之習知之佈局顯示在第 3圖中。爲了簡化之故，多個寫/讀-放大器中只顯示 二個。由左向右配置條形之以列形式而延伸之寫/讀_ 放大器，具有所屬之電路元件或其解碼區和金屬區。與 此相垂直者是：二個由上向下在多個寫/讀-放大器之 左，右邊緣成條形之行形式而延伸之驅動電晶體N1， P 1圍繞在各寫/讀-放大器列之各列之寫/讀-放大器電 晶體Nl，N3，P2，P3之周圍。此驅動電晶體N1之閘 極N 1 1，汲極N 1 2及源極N 1 3之摻雜區或金屬區分別 垂直而延伸地配置著。同樣情況適於相面對而配置之 PMOS-驅動電晶體P1之閘極P11，汲極P12及源極 P 1 3。在內側中連接至驅動電晶體P 1之條形區之C形-及鏡面反映之C型結構是寫/讀-放大器之PMOS-電晶 508592 五、發明説明（7 ) 體P2，P3之閘極P21，P31。PMOS-電晶體P2，P3之 汲極區P 2 2，P 3 2在閘極P 2 1，P 3 1之內部延伸。閘極 P2 1，P31亦由PMOS-電晶體P2，P3之源極-摻雜區 P23，P33所圍繞。此二條位元線BL0，bBLO或此二條 感測放大器導線S A 0，b S A 0在第3圖中由左向右延伸 。感測放大器20之不同之電路元件經由導線條形區及 接觸區K依據第2圖之電路原理而相連。（第2圖中）相 連之NMOS-電晶體N2，N3及與其相垂直而延伸之 NCS驅動電晶體N1之條形區及其摻雜區和金屬區Nil ，N12，N13，N21，N22，N23，N31，N32 及 N33 是連 接在寫/讀-放大器之PMOS側附近之左側。 第4圖是本發明較第3圖更優良之感測放大器配置 之佈局。爲了簡化之故只顯示多個寫/讀-放大器列中 之二列。驅動電晶體P 1在第4圖中是位於寫/讀-放大 器20之二個PMOS-電晶體P2，P3和此半導體記憶體 之配置於寫/讀-放大器20之下方及上方之另一寫/ 讀-放大器之相對應之PMOS-電、0曰體之間之中央中。此 驅動電晶體P 1在第4圖中垂直於寫/讀-放大器列而由 上往下延伸。此驅動電晶體P1以一種雙條形閘極P1 1 1 構成。在此二個條形之由上向下延伸之相隔開之部份閘 極之間配置此驅動電晶體P 1之汲極P 1 2。依據特定之 使用目的，此二個部份閘極在某些區段中形成角度而配 置著或具有不同之間距。此二個部份閘極P 1 1 1之左側 及右側延伸著此驅動電晶體P 1之源極P 1 3之摻雜區， 五、發明説明（8 ) 其同時形成此PMOS-寫/讀-放大器電晶體P2，P3之源 極區P23，P33。此驅動電晶體P1之源極P13經由PCS 條形區而與源極P23，P33相連。此外，利用相對應之 接觸區K及導線條形區，則感測放大器20之各電晶體 可依據第2圖之電路原理使其可與二條位元線BL0， bBLO或二條感測放大器導線SA0，bSAO相連。同樣情 況適用於感測放大器20之N側，其中此NMOS-寫/ 讀-放大器電晶體N2，N3之寬度較第3圖中所示之佈 局已大大地縮小。藉由第4圖所示之佈局，則NCS-且 特別是PCS-驅動電晶體P1寬度可加倍而感測放大器 20所需之面積不會增加很多。藉由PCS驅動力之加倍 ，則可使信號在感測放大器20中或在寫/讀-放大器中 擴展且在所有其它同時由驅動電晶體P 1所驅動之寫/ 讀-放大器中大大地被加速，這將在第6圖中說明。另 一方面，有效之面積需求由於寫/讀-放大器中NMOS-電晶體N 2，N 3之寬度小之尺寸而又可減小。此種依據 NCS驅動電晶體N1之配置使NMOS感測放大器（包含 感測放大器之PMOS側之感測放大器）之寬度下降顯示 在第4圖之左側。 一種閘極橫條11 2(其使驅動電晶體P 1之雙條形閘極 1 1 1之二個條形區以不同於第4圖之方式而互相連接） 之嵌入例如顯示在第5圖中。此種措施會使寫/讀-放 大器之PMOS-電晶體之PCS-信號供應對稱化且另外可 使控制信號之電容負載最佳化。藉由負載之改變，則控 -10- 508592 五、發明説明（9 ) 制信號之邊緣斜度可最佳化。此外，藉由橫條可確保各 感測電晶體之幾何上之對稱性。這樣可使某一方向中之 傾斜受到抑制。因此可確保此感測過程在較小之輸入位 準中進行（β卩，較快速）。閘極橫條112由左向右延伸直 至第5圖右方所75之寫/目買放大器-電晶體Ρ2之邊緣 區中。因此可經由接觸區Κ而簡易地使bPSET-信號傳 送至驅動電晶體P 1之閘極P 1 1。 第6圖是感測放大器20在具有先前技藝之佈局（第3 圖）及本發明之佈局（第4，5圖）時在讀出放大過程中信 號擴展之模擬結果之間之比較圖。在具有第3圖之佈局 之此種感測放大器中其信號擴展以點線表示，在具有本 發明第4圖佈局之感測放大器中此信號擴展是以實線表 示。在預充電狀態時，感測放大器導線SA0，bSA0之 電位是同樣大的且大約是0.9 V。利用字元線WL0之切 入，則在此二條位元線BL0及bBLO之間或此二個感測 放大器節點SA0和bSAO上形成一種小的電壓差（例如 ，大約80 mV)。利用此控制信號NSET，則寫/讀-放 大器節點NCS之電位由0.9 V偏移至0 V。同理，經由 寫/讀-放大器現在亦可使感測放大器節點SA0微不足 道地延遲而偏移至〇 V。寫/讀-放大器節點PCS擴展 至1.8 V且此感測放大器節點bSAO接著同樣偏移至 1·8 V。依據本實施例，此控制信號bPSET由控制信號 NSET所形成。依據本發明第4圖之感測放大器之佈局 ，則第6圖中經由PMOS-電晶體PI，P2，P3所擴展之 -11- 508592 五、發明説明（1G ) 側邊較第3圖先前技藝中之佈局者在速率上可快1 ns。 參考符號說明 1,...,6 · · · ••記憶胞 7 〜1 2 · · · •開關電晶體 20..... 讀出放大器 21,22 · · · ••讀出放大器 111· · · · •記憶電容 : 112· · · · • MOS-選擇電晶體 BL0，bBL0，··. ，bBL2.....位兀線 LDQ，bLDQ · •·••總導線 N1，P1 · · · • •驅動電晶體 N2，P2，N3，P3 .....電晶體 N4,N5 · · · • •切斷電晶體 NCS，PCS · · • · •節點 SA0，bSA0 · • · · ·感測放大器節點 N4，F · · • · ·.字元線 12-

Claims (1)

1. 508592 々、申請專利範圍 1. 一種半導體記憶體用之感測放大器配置之佈局，其包 含：多個以條形之列形式互相延伸之寫/讀-放大器， 其具有NMOS-及PMOS-電晶體（N2，N3，P2，P3);及 寫/讀-放大器之二個垂直於此寫/讀-放大器以條形 之行形式在多個寫/讀-放大器列上方延伸之驅動電 晶體（Nl，P1);以及在寫/讀-放大器列中延伸之非反 相·及反相位元線（BL0，bBLO)，其特徵爲：此二個驅 動電晶體（Nl，P1)之至少一個以其摻雜區配置在寫/ 讀-放大器（N2，N3，P2，P3)之所屬之NMOS-或PMOS-電晶體之間，此驅動電晶體（Nl，P1)之閘極以雙條形 閘極（Nlll，P111)構成。 2. 如申請專利範圍第1項之感測放大器配置之佈局，其 中此驅動電晶體（Nl，P1)之雙條形閘極（Nlll，P111) 之二個條形區經由其通道寬度之一部份藉由閘極橫條 (N112，P112)而導電性地互相連接。 3. 如申請專利範圍第1項之感測放大器配置之佈局，其 中閘極橫條（N112，ΡΠ 2)平行於寫/讀-放大器條形區 而至少在其外側邊緣區中延伸。 4. 一種感測放大器配置，其特徵爲具有如申請專利範圍 第1至3項中任一項之佈局。 -13-