TW471174B - Opimized floating P+ region photodiode for a CMOS image sensor - Google Patents
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Description
471174 五、發明說明（1) " 發明領域： 本發明與〜種影像感測元件有關，特別是一種像素感 測胞。 發明背景： 積體電路技術已使得包含電腦、控制系統、遠距通訊 ^影像成像的數個領域產生重大變革。在影像領域中，電 荷柄合兀件（Ccd)由於製造及特性表現（包含相對低之成本+ 及小尺寸）使得其已經相當普及。然而，成像所需之固態 CCD積體電半路因製造相當不易而昂貴。而JL，因為CCD積體 電路所，涉之製造相對於CMOS積體電路是不同的，因此成 像感測15之訊號處理部份典型上是位於一分離之晶片上。' 因，’ CCD成像裝置包含至少兩個積體電路，其一為CCD感 , 測器’另一為訊號處理邏輯。 主動像素感測器（active pixel sensor)是另一種影像 感測器。如Lee等人之美國專利第5, 6 2 5, 2 1 〇號（21〇號專 利）所述’該主動像素感測器係指每一像素中具有主動元 件之電子影像感測器，例如電晶體。該主動像素感測器的 優點疋可以將訊號處理及感測電路結合於同一積體電路 中。典型上傳統的主動像素感測器是以多晶石夕光電容 (photocapacitor)或是光二極體作為影像感測元件。
第5頁 471174 五、發明說明（2) 最常見的主動像素感測器結構包含三個電晶體及一 N + /P井光二極體，其係一可相容於標準CM〇s製程之結構。 其他結構之範例如美國專利第5，5 8 7，5 9 6號（其顯示一電晶 體胞）、美國專利第5, 9 2 6, 2 1 4號（其顯示一 N型電晶體胞） 以及美國專利第5，9 3 3，1 9 0號（其顯示一長尺寸感測器）所 示。在此種感測器中，所期望的特徵包含此元件具有高靈 敏度及低暗電流（1 〇 w d a r k c u r r e n t;其指此感測器於一 黑暗環境中所輸出之電流）。在主動像素感測^的設計 中，感測器尺寸相同但較深接面之光二極體，較:¾〜(例 如在一典型的N + /P井中）之光二極體具有更高的靈敏度是 眾所皆知的。然而，此種元件的製造通常需要改良標準 CMOS製程，並且由於有效接面區域較大（當以一三維圖考 量時），暗電流（dark curent)可能會增加。 因此，現行兩種可得選擇不是使用可以標準CMOS製程 形成之二電晶體加上N + / P井光二極體結構，就是放棄使用 標準CMOS製程以改善靈敏度及暗電流特性。如美國專利 ’210所示之釘接式光二極體（pinned photodiode)，是一 種非以標準CMOS製程製作之主動像素感測器設計。 釘接式光二極體的好處在於其對於藍光有較佳的色参 f 、g文善暗密i及影像遲g (image lag)之優 點。其藉由將二極體表面電位經由一 P+區域連接至p井或
471174 五、發明說明（3) 是P型基板(0_)來$低暗電1。在’210號美國專利提供以 釘接式光一^昼體及主動像素感測器為方法的同時，合有製 造上複雜的缺點。特別的是’如’ 2 1 〇號美國專利之^所 示’上述設備之製造需要多重的光罩以及數次的微影製 程0 針對’ 2 1 0號美國專利之改良如在此引為泉考技術之 Chen的美國專利第5, 8 8 0, 49 5號（以下稱為/4 9 5號美國專 利）所示，該，49 5號美國專利教導一種可較，21〇號美國專 利使用更少光罩的主動像素釘接式光二極體結構'其不須 210號美國專利中移轉閘極（1：1^11以”§&1：〇下方之1^一通 道；相反地，其形成一鄰接該移轉閘極之重摻雜n+井（一" 移轉井"）以幫助電荷（光訊號）自釘接式光二極體至輸出電 :之移轉。此外，，210號美國專利中以光罩形成淡摻雜N_ 井之步驟必須精確地對準該移轉閘極之下方；相反地， ’ 4 9 5號美國專利之光罩不易誤對準。 即使是’495號美國專利之改良結構’該釘接式光二極 、’且匕、仍有某些缺點。例如，因為在一之釘接式光二極體 中具有四個電晶體，相同^積中的填入因子（fU1 會較小而導此外，由於埋入式通道 、阳體的緣故，該組態之製释必須對標準（^⑽製程進行 # =改良。如，210號美國專利所述，若其接面高度對於電 何移轉並非最佳時，其釘接式光 > 極體可能會因二極體至
471174 五、發明說明（4) --------- 浮動節點間之電荷移轉不完全而產生影像遲滯。 因此，亟需一種以標準CM〇S製程製作， ^ 敏度及低暗電流之像素二極體結構。 、/、有南靈 發明目的及概述： 本發明揭露一種用於成像陣列且形成於呈一 之半導體基板上的爲一素一感測器。根據本發明之—#v電性 像素感測器包含一具P+/N井/P型基板結構之=:該 此N井/P型基板接面係作為一提供高_^^^ 此P+區域使矽表面鈍化^^電流。"^接面。 體不同的是，本發明之P+區域並無連接至？井 二極 域而成為浮動式。如此可避免增加額外的胞 疋基板區 二極體形成接觸時，藉由阻斷接觸區域中 當與 其為浮動’並且確認N+存在以確保與N井之觸°域以確保 以改善特性表現。 凋良好，可 並且，此 極體不同 可以其他 兩個電晶 根據本發明之另'，該光二極體係作肩 素感測胞，其整個佈局可相容於標準CM〇s製程 主動像素感測胞與需要四個電晶體之釘接式光 的是其可以標準之三個電晶體形成之。或者是 組態之光二極體使用之，例如一被動像素組^
第8頁 471174 五、發明說明（5) 體組態、四個電晶體組態或是一 1 0 g S c a 1 e c e 1 1。 根據本發明之另#/户/^)點，三電晶體之主動像素感測胞 包含一重設電晶體、一/緩衝電晶體以及一列選擇電晶體。 為形成該重設電晶體，於該半導體基板上鄰接光二極體之 N井處形成一 P井。然後一閘極形成於該P井上方，一源極 與汲極N+區域亦形成。該汲極N+區域係形成於P井上方， 且源極N+區域係形成於部份N井與P井之接面的上方。一場 氧化層絕緣區域（例如一 LOCOS絕緣層）形成於N井與P井之 側邊。 根據本發明之另一觀點，一額外N型區域可形成於P+區 域與N井之間以對特殊用途之接面高度進行微調。 根據本發明之另一觀點，結構之其他變化係使P + /N井 / P型基板光二極體完全位於氧化層絕緣區域之下方，如此 可減少曝露於場氧化層區域邊緣（其可為高電場及機械應 力導致之暗電流的來源）之二極體面積。 Φ 發明詳細說明： 本發明係針對’ 2 1 0號美國專利及’ 4 9 5號美國專利進行 主動像素感測器電路大部份描述於’ 2 1 0號美國專利
第9頁 471174
基 = 考技術中，這些設計有益於像素感測器之 奸本明i係一種可以標準CM0S製程形成之主動像素感測 菇，同時結ϋ: 流-之〇其係以使！ 流。與釘接式光二極體不同 的^ ’本發明之p+區域並無連接至p井或是P基板區域而成 為浮動式。該浮動式p+區域避免增加額外的胞電容值。
'如别所述’本發明之裝置係以標準CM0S製程形成之。 在以下之述中’ N型植入之較佳掺質（d〇pant)為構，且p 型植入之較佳摻質為硼。此標準CMOS製程以一圖1所示之P 型半導體基板1 〇 1為起始。如圖1所示，初始時該p型半導 體基板 1〇1被一微影罩幕（photolithography mask)201 所 覆蓋。該微影罩幕2 0 1曝露部份之p型基板1 〇1，使其如圖2 所示可進行第一次N型離子植入。
如圖2所示，對一深n井1 0 3進行第一 N型離子植入。如 以下之更詳細描述，對p型基板1 〇 1植入之N井1 〇 3將包含一 額外的P+區域以形成一 p + / N井/ P型基板二極體。因為深度 植入可增加光響應度，所以靈敏度可以增加，因為即時光 致載子(instant photo-generated car r i er s )的收集路徑 (col lection path)增加 °
第10頁 471174 五、發明說明α) 如圖3所示，沉積一微影罩幕2 0 2於該Ρ型基板之部份， 上，然後進行一 ρ型離子植入以產生一深Ρ井。以下將更洋 細描述的是該Ρ井係部份用於形成一重設電晶體（r e s e t transistor)、緩衝電晶體i51以及一列選擇電晶體153°
如圖4所示，以任何適當之傳統半導體製程方法形成場 氧化區域11 3，例如LOCOS。該場氧化區域11 3定義出一形 成光二極體之有效區域。一絕緣氧化層11 5亦形成於基板 1 0 1上之場氧化區域11 3間。該絕緣氧化層11 5係指一閘極 氧化層且較佳是以二氧化矽形成。形成該二氧化矽絕緣氧 化層的方法可為習知技術中的任一種，包含石夕之熱氧化 法。亦如圖4所示，一多晶矽層1 1 7沉積於基板1 〇 1之上。 該多晶矽層可以任何傳統技術沉積，例如低壓化學氣相沉 積法（LPCVD)。 如圖5所示，藉傳統梦多晶矽 層Π 7之圖案以形成一控制閘極1 2 1，如下所述，其作為該 重設電晶體之閘極1 2 1。 如圖6所示，以傳統微影製程技術沉積一微影罩幕 2 0 3。然後，以該罩幕2 0 3為植入罩幕進行一高濃度之離子 摻雜以形成N+區域。該高漢度之離子植入係以已知的先前 技術及傳統的摻質。此步驟形成一 N+區域1 23及一 N+區域 1 2 5。請注意該N +區域1 2 3係形成於n井1 0 3與P井1 〇 5間之交
471174 五、發明說明（8) 接處。如以下之詳述，該N+區域12 3及丨25將作為重設電晶 體之源極與汲極。 如圖7所示’沉積一微影罩幕2 0 4且曝露出場氧化區域 η 3與N+區域123間之區域。然後，以該罩幕2〇4為植入罩 幕，行一尚 '濃度之離子摻雜以形成ρ+區域。此步驟形成之 Ρ+區域131(其係前述之光二極體的浮動式ρ+區域）係使矽 表面鈍化以減少暗電流。此ρ+區域之形成與pM〇s源極/汲 極之植入相同以作為標準CMOS製程之部份。不像釘接式光 2 =體，本發明之P+區域131並無連接至p型基板ι〇ι或是p 5，而成為洋動式。因此，該p+區域i3i並無增加額外 士月巴電谷值。應注意的是當一接觸窗形成至該光二極體 日二必須隔絕該接觸窗中之P+區域以確保其㈣，且該科 區域必須存在以確保與N井103可形成良好之接觸。 ί i10號美國專利之進一步說明及圖8所示，該n+區 一’、、接於輸出電路。該輸出電路包含一緩衝電晶體η 二，選擇電晶體153，且該緩衝電晶體151之汲極耦合
，壓，例如Vdd。該緩衝電晶體151之源極搞合至驾 供^拂，晶體153之汲極，且該列選擇電晶體153之源極, 選ΐ路之輸出。該列選擇電晶體153之閘極接收—列 選擇矾號RS。 」 圖8所示’ 3Ν+區域125_合至一固定電壓，例如
第12頁 471174 五、發明說明（9) 電源電壓VDD。該重設閘極1 21係以一重設訊號週期性地致 動。當該重設訊號為π οηΠ時，重設閘極1 21下方的通道成 為導通且電流可流過該電晶體以重設該光二極體。 如所述，本發明提供一種可以標準CMOS製程形成之主 動像素光二極體，並且相較於前述需要4個電晶^之釘接 式光二極體，圖8之裝置僅含三個電晶體。因此，對^ 一 給定之製作面積而言，本發明可提供光感測更多的面積而 非處理電路。並且其避免接面高度對於電荷移轉並非最佳 時，釘接式光二極體可能會因二極體至浮動節點間之 ^ 移轉不完全而產生之影像遲滯。 何 本發明所述之結構提供一深接面光二極體，如深N 基板接面（如N井103與P型基板1〇1所示）所示，以得一古齋 敏度。並且因為P+區域131使石夕表面鈍化所以可以降低冋暗孤 電流。如上所述，該P+區域131係連接至該p井1〇5或是p型 基板1〇1，因此可使P+區域131成為浮動式。因為p+區域 131係為浮動式，所以不會增加額外的胞電容值（6以^ capacitance to the cell)。 圖9係顯示本發π〜习—貝々e例。 — ^ ^ , , J 如圖9所不，增加 型區域141於P+區域131與N井103之閂 r ^ λΤ t ,,,^ υ ύ <間。此增加之N型區 1 41係針對特殊用途對接面高度進行微調。
471174 五、發明說明（ίο) 圖10係仍為本發明之另一實施例。如圖1〇所示，場氧 化區域1 1 3係位於P + /N井/P型基板光二極體之上方。 ί t Ϊ體位於氧化區域1 1 3之下方，可減小曝露於場氧 化物，，之一極體面積。曝露於場氧化物邊緣之二極體面 積可能是暗電流的來源，因；^F # g 士 & ^ J术你U马此區域具有高電場及機械應 力。 « 當本發明以較佳實施例說明之後，可以認知的是在不 悖離本發明之精神及範疇的情況下可以施以不同之變化。 例如，當形成如圖2及圖3中之主動像素感測器已一般顯示 出N井1 0 3在P井1 〇 5之前形成，這些製程順序可以相反實 施。圖4場氧化區域113之形成係在_ 1〇換阱ι〇5形成之 後，但此N井103與？井105亦可形成於氧化區域113形成 後。圖6之N+區域123及125係形成於圖7之p+區域131之 前，然這些步驟亦可以反順序進行。此外，圖9之選擇性n 型區域141可形成於N+區域123、N+區域125及p+區域 則或之後’或是形成於N +區域1 2 3、N +區域1 2 5及P +區域 1 3 1之間。亦可理解的是，使用不同種類之p型或N型材料 來製作該裝置時，可改變材料的種類而得類似的結果。例 如可以其他種類的材料形成N + /p井/n型基板光二極體，而 不是以P+層13卜N井層103及P型基板101形成P + /N井/p型 基板光二極體。 此外’上述光二極體亦可用於其他用途，例如可作為
第14頁 471174 五、發明說明（11) 被動像素感測器，而不是主動像素感測器。並且，可以其 他形式之主動像素光感測器實施之’例如兩個電晶體、四 個電晶體或log尺度（scale)完成，而不是以三個電晶體之 主動像素感測器實施之。如前所述’達成其他形式之一般 先前技術的範例示之於如美國專利第5，5 8 7，5 9 6號及第 5，9 3 3，1 9 0號所述。 本發明已以較佳實施例及數個選擇例說明之，孰采 項技藝者在閱讀過前述說明書後將可在不 義所γ 僅可以審查中=求專利範圍及：=限：：專 述之實施例限定之。 而非U所
471174 圖式簡單說明 本發明的較佳實施例將於往後之說明文字中輔以下列圖形 做更詳細的闡述： 圖1係本發明以一具有第一遮罩之P型基板開始形成像素感 測器； 圖2所示係形成一 N井於一 P型基板中； 圖3所示係形成一 P井於該P型基板中； 圖4所示係形成一場氧化層區域以及一多晶矽層； 圖5所示係以該多晶矽層形成一閘極； 圖6所 '示係形成N +區域於該閘極之側邊； 圖7所示係形成一浮動P+區域以作為部份光二極體； 圖8所示係一部份電路圖，以說明一含三個電晶體之完整 的主動像素感測裝置的連結。 圖9所示係另一具有額外之N型區域的實施例；及 圖1 0所示係另一光二極體位於氧化層絕緣區域邊緣之下方
第16頁 471174 圖式簡單說明 之實施例。 圖號對照說明：
第17頁 101 基 板 103 N井 105 P井 113 場氧 化 區 域 115 絕 緣 氧 化層 117 多晶 矽 層 121 控 制 閘 極 123 N+區 域 125 N+區 域 131 P+區 域 141 選 擇 性 N型區域 151 緩衝 電 晶 體 153 列 選 擇 電晶體 201 微影 光 罩 202 微 影 光 罩 203 微影 光 罩 204 微 影 光 罩
Claims (1)
- 471174 六、申請專利範圍 申請專利範圍： 1. 一種形成於第一導電性之半導體基板上之光二極體，至 少包含： 第二導電性之第一井，形成於該半導體基板上； 第一導電性及高濃度摻雜之第一區域，形成於該第一 井中；及 其中該第一導電性及高濃度摻雜之第一區域與該半導 體基板無連接，以便使該第一區域在電性上為浮動式。 2. 如申請專利範圍第1項之一種形成於第一導電性之半導 體基板上之光二極體，其中上述半導體基板為P型，上述 第一井為N型且上述第一導電性及高濃度摻雜之第一區域 為P型，以形成一 P + /N井/P型基板光二極體。 3 .如申請專利範圍第1項之一種形成於第一導電性之半導 體基板上之光二極體，其中上述半導體基板為N型，上述 第一井為P型且上述具第一導電性及高濃度摻雜之第一區 域為N+型，以形成一 N + /P井/N型基板光二極體。 4. 一種像素感測器，形成於第一導電性之半導體基板上， 該像素感測器係用於一成像陣列，該像素感測器具有一光 二極體，該光二極體至少包含： 第二導電性之第一井，形成於該半導體基板上；第18頁 471174 六、申請專利範圍 第一導電性及高濃度摻雜之第一區域，形成於該第一 井中；及 其中該第一導電性及高濃度摻雜之第一區域與該半導 體基板無連接，以便使該第一區域在電性上為浮動式。 5. 如申請專利範圍第4項之像素感測器，其中上述半導體 基板為P型，上述第一井為N型且上述第一導電性及高濃度 摻雜之第一區域為P+型，以形成一 P + /N井/P型基板光二極 體。 6. 如申請專利範圍第4項之像素感測器，其中上述半導體 基板為N型，上述第一井為P型且上述具第一導電性及高濃 度摻雜之第一區域為N+型，以形成一 N + /P井/N型基板光二 極體。 7. 如申請專利範圍第4項之像素感測器，更包含第一導電 性之第二井，形成於上述半導體基板上並鄰接上述第一 井，該第二井可形成於上述第一井形成之前或之後。 8 .如申請專利範圍第7項之像素感測器，更包含： 一對場氧化區域，位於上述第一井及上述第二井之側 邊，該場氧化區域可形成於上述第一井及上述第二井形成 之前或之後； 一絕緣氧化層，位於上述第一井及上述第二井之上471174 六、申請專利範圍 方；及 一閘極，位於上述第二井之上方。 9.如申請專利範圍第8項之像素感測器，更包含： 第二導電性及高濃度摻雜之第二區域及第三區域，該 第二區域及該第三區域位於上述閘極之側邊的下方，以使 該第二區域形成於上述第二井中，且該第三區域形成於部 份上述第一井及上述第二井中，該第二區域及該第三區域 可形成於上述第一區域之前或之後。 1 0 .如申請專利範圍第9項之像素感測器，其中上述第二井 連接於一電源供應器電壓，且上述第三區域連接於一用以 讀出上述光二極體之訊號的電路。 1 1.如申請專利範圍第9項之像素感測器，其中上述第二井 為P型，且具高濃度摻雜之為上述第二區域及上述第三區 域為N +型。 1 2.如申請專利範圍第9項之像素感測器，其中上述第二井 為N型，且具高濃度摻雜之為上述第二區域及上述第三區 域為P+型。 1 3 .如申請專利範圍第9項之像素感測器，更包含： 第二導電性之第四區域’該第四區域位於上述第一區第20頁 471174 六、申請專利範圍 域及上述第三區域之下方，tk第四區域可形成於上述第一 區域、上述第二區域及上述第散區域之前、之後或之中。 1 4 .如申請專利範圍第9項之像素感測器，其中上述位於第 一井側邊上之場氧化區域更延伸至至少部份覆蓋上述第一 區域及上述第一井。 1 5 .如申請專利範圍第4項之像素感測器，其中上述像素感 測器係形成於一被動像素組態中。 1 6 .如申請專利範圍第4項之像素感測器，其中上述像素感 測器係形成於一主動像素組態中。 1 7 ·如申請專利範圍第4項之像素感測器，其中上述像素感 測器係作為一 1 〇 g s c a 1 e c e 1 1。 1 8 .如申請專利範圍第4項之像素感測器，其中上述像素感 測器係以具二、或多個電晶體之胞形成。 1 9 .如申請專利範圍第1 8項之像素感測器，其中上述胞具 有三個電晶體。 2 0 . —種像素感測胞，至少包含： 一光二極體，具有P + /N井/P基板結構；第21頁 471174 六、申請專利範圍 一重設電晶體，耦合於該光二極體以重設該光二極體 之訊號準位； 一緩衝電晶體，該緩衝電晶體之閘極耦合於該光二極 體之輸出；及 一列選擇電晶體，該列選擇電晶體之閘極耦合於一列 選擇訊號線，該列選擇訊號線之輸入耦合於該緩衝電晶體 之輸出，且該列選擇訊號線之輸出提供該像素感測胞之輸 出。 2 1.如申請專利範圍第2 0項之像素感測胞，其中上述光二 極體之P+區域係為電性浮動式。 2 2 .如申請專利範圍第2 0項之像素感測胞，其中上述P+區 域係作為以標準CMOS製程之部份製作之PMOS源極/汲極的 部份，以使上述像素感測胞之佈局可完全相容於該標準 CMOS製程。 2 3 ·如申請專利範圍第2 0項之像素感測胞，更包含一場氧 化絕緣層，位於上述光二極體之邊緣。 2 4 .如申請專利範圍第2 3項之像素感測胞，其中上述場氧 化絕緣層更延伸於上述光二極體之P+區域及N井上方。 2 5 .如申請專利範圍第2 0項之像素感測胞，其中上述光二第22頁 471174 六、申請專利範圍 極體更包含一額外的N型區域位於上述P+區域及N井間 第23頁 參
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MK4A | Expiration of patent term of an invention patent |