JP2000031454A - 拡張されたピンドフォトダイオ―ドを有するイメ―ジセンサ及びその製造方法 - Google Patents
拡張されたピンドフォトダイオ―ドを有するイメ―ジセンサ及びその製造方法Info
- Publication number
- JP2000031454A JP2000031454A JP11183935A JP18393599A JP2000031454A JP 2000031454 A JP2000031454 A JP 2000031454A JP 11183935 A JP11183935 A JP 11183935A JP 18393599 A JP18393599 A JP 18393599A JP 2000031454 A JP2000031454 A JP 2000031454A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- image sensor
- epitaxial layer
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 67
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 claims 78
- 239000011229 interlayer Substances 0.000 claims 5
- 239000002019 doping agent Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 10
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 3
- 206010034972 Photosensitivity reaction Diseases 0.000 abstract description 2
- 230000036211 photosensitivity Effects 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 206010034960 Photophobia Diseases 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 208000013469 light sensitivity Diseases 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021350 transition metal silicide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】集積度が維持された状態でフォトダイオードの
単位面積の増加ひいては光感度を増加させることができ
るイメージセンサを提供する。 【解決手段】 第1導電形の半導体層を準備する第1段階
と、フォトダイオードが形成される光感知領域を定義す
るために上記半導体層の一部を露出させる第2段階と、
上記露出の半導体層にエピタキシャル層を成長させる第
3段階と、第2導電形拡散層形成のために第2導電形の不
純物を上記成長エピタキシャル層に注入する第4段階
と、第1導電形拡散層が上記第2導電形拡散層に形成され
るように第1導電形の不純物を上記成長エピタキシャル
層に注入する第5段階と、上記成長エピタキシャル層を
パタニーングする第6段階とを含み、上記パタニーング
エピタキシャル層の表面積は上記露出半導体層の表面積
にくらべより広く、PN接合が上記パタニーングエピタキ
シャル層の表面に沿って形成する。
単位面積の増加ひいては光感度を増加させることができ
るイメージセンサを提供する。 【解決手段】 第1導電形の半導体層を準備する第1段階
と、フォトダイオードが形成される光感知領域を定義す
るために上記半導体層の一部を露出させる第2段階と、
上記露出の半導体層にエピタキシャル層を成長させる第
3段階と、第2導電形拡散層形成のために第2導電形の不
純物を上記成長エピタキシャル層に注入する第4段階
と、第1導電形拡散層が上記第2導電形拡散層に形成され
るように第1導電形の不純物を上記成長エピタキシャル
層に注入する第5段階と、上記成長エピタキシャル層を
パタニーングする第6段階とを含み、上記パタニーング
エピタキシャル層の表面積は上記露出半導体層の表面積
にくらべより広く、PN接合が上記パタニーングエピタキ
シャル層の表面に沿って形成する。
Description
【０００１】
【発明が属する技術分野】本発明はイメージセンサに関
し、特に拡張されたピンドフォトダイオードを持つCMOS
(Complementary Metal Oxide Semiconductor)イメー
ジセンサ及びその製造方法に関するも。
し、特に拡張されたピンドフォトダイオードを持つCMOS
(Complementary Metal Oxide Semiconductor)イメー
ジセンサ及びその製造方法に関するも。
【０００２】
【従来技術】一般に、CMOSイメージセンサとは、CMOS製
造技術を利用して光学的イメージを電気的信号に変換さ
せる素子として、画素数ほどのMOSトランジスタを作っ
てこれを利用して順に出力を検出するスイッチング方式
を採用している。現在、イメージセンサとして広く使わ
れているCCD(Charge Coupled Device)イメージセンサ
に比べてCMOSイメージセンサは、駆動方式が簡便かつ多
様なスキャニング方式の具現が可能で、信号処理回路を
単一チップに集積でき製品の小型化が可能であるだけで
なく、互換性のCMOS技術を使用するので製造単価を低く
することができ、電力消耗も非常に低いという長所があ
ることは周知である。
造技術を利用して光学的イメージを電気的信号に変換さ
せる素子として、画素数ほどのMOSトランジスタを作っ
てこれを利用して順に出力を検出するスイッチング方式
を採用している。現在、イメージセンサとして広く使わ
れているCCD(Charge Coupled Device)イメージセンサ
に比べてCMOSイメージセンサは、駆動方式が簡便かつ多
様なスキャニング方式の具現が可能で、信号処理回路を
単一チップに集積でき製品の小型化が可能であるだけで
なく、互換性のCMOS技術を使用するので製造単価を低く
することができ、電力消耗も非常に低いという長所があ
ることは周知である。
【０００３】図1は従来技術に係るCMOSイメージセンサ
の単位画素の回路図である。
の単位画素の回路図である。
【０００４】図1に示された通り、CMOSイメージセンサ
の単位画素は、1個のピンドフォトダイオード(PPD)と4
個のNMOSトランジスタで構成されている。4個のNMOSト
ランジスタはピンドフォトダイオード(PPD)で生成され
た光電荷をセンシングノードに伝達するためのトランス
ファートランジスタ(102)と、次の信号検出のためにセ
ンシングノードをリセットするためのリセットトランジ
スタ(104)と、ソースフォロアの役割を遂行するための
ドライブトランジスタ(106)と、アドレス信号に応答し
て出力端にデータを出力するためのセレクトトランジス
タ(108)で構成される。ここで、電荷伝達効率が改善さ
れるようにリセットトランジスタ(104)及びトランスフ
ァートランジスタ(102)はネイティブNMOSトランジスタ
で構成される。すなわち、負のしきい電圧を有するネイ
ティブNMOSトランジスタは陽のしきい電圧による電圧降
下により発生された電子損失を防止でき電荷伝達の効率
を改善できる。
の単位画素は、1個のピンドフォトダイオード(PPD)と4
個のNMOSトランジスタで構成されている。4個のNMOSト
ランジスタはピンドフォトダイオード(PPD)で生成され
た光電荷をセンシングノードに伝達するためのトランス
ファートランジスタ(102)と、次の信号検出のためにセ
ンシングノードをリセットするためのリセットトランジ
スタ(104)と、ソースフォロアの役割を遂行するための
ドライブトランジスタ(106)と、アドレス信号に応答し
て出力端にデータを出力するためのセレクトトランジス
タ(108)で構成される。ここで、電荷伝達効率が改善さ
れるようにリセットトランジスタ(104)及びトランスフ
ァートランジスタ(102)はネイティブNMOSトランジスタ
で構成される。すなわち、負のしきい電圧を有するネイ
ティブNMOSトランジスタは陽のしきい電圧による電圧降
下により発生された電子損失を防止でき電荷伝達の効率
を改善できる。
【０００５】図2は従来技術に係るCMOSイメージセンサ
の単位画素の断面図である。
の単位画素の断面図である。
【０００６】図2に示された通り、従来CMOSイメージセ
ンサの単位画素はP+シリコン基板(201)、P型-エピ層(20
2)、P型-ウェル(203)、フィールド酸化膜(204)、ゲート
酸化膜(205)、ゲート電極(206)、N-拡散領域(207)、P0
拡散領域(208)、N+拡散領域(209)及び酸化膜スペーサ(2
10)を含む。
ンサの単位画素はP+シリコン基板(201)、P型-エピ層(20
2)、P型-ウェル(203)、フィールド酸化膜(204)、ゲート
酸化膜(205)、ゲート電極(206)、N-拡散領域(207)、P0
拡散領域(208)、N+拡散領域(209)及び酸化膜スペーサ(2
10)を含む。
【０００７】ピンドフォトダイオード(PPD)は、P型-エ
ピ層(202)とN-拡散領域(207)及びP0拡散領域(208)が積
層されたPNP接合構造であり、このようなピンドフォト
ダイオードは電源電圧3.3V以下(例えば、1.2Vないし2.8
V)で二つのP型領域が互いに等電位になるようにN-拡散
領域(207)が安定的に完全空乏されている。
ピ層(202)とN-拡散領域(207)及びP0拡散領域(208)が積
層されたPNP接合構造であり、このようなピンドフォト
ダイオードは電源電圧3.3V以下(例えば、1.2Vないし2.8
V)で二つのP型領域が互いに等電位になるようにN-拡散
領域(207)が安定的に完全空乏されている。
【０００８】また、トランスファーゲート(Tx)を持つト
ランスファートランジスタがネイティブトランジスタで
構成されるために、トランスファーゲート(Tx)の下部で
チャンネル役割をするP型-エピ層(202)にはトランジス
タの特性(しきい電圧及びパンチスルー特性)を調節する
ためのイオン注入工程が省略できる。
ランスファートランジスタがネイティブトランジスタで
構成されるために、トランスファーゲート(Tx)の下部で
チャンネル役割をするP型-エピ層(202)にはトランジス
タの特性(しきい電圧及びパンチスルー特性)を調節する
ためのイオン注入工程が省略できる。
【０００９】したがって、負のしきい電圧を有するNMOS
トランジスタ(ネイティブトランジスタ)は電荷伝達効率
を極大化でき、トランスファーゲート(Tx)とリセットゲ
ート(Rx)間のP型-エピ層(202)の表面に形成されたN+拡
散領域(センシングノード)はLDD領域なしで高濃度N+領
域でにみなされて運送される電荷量にともなうセンシン
グノードの電位量を増幅させるように構成されている。
一方、P型-エピ層(202)がP+シリコン基板(201)に比べて
基板ドーピング濃度が低いために、P型-エピ層(202)が
ピンドフォトダイオードの空乏層の深さを増加させて光
感度を高めることができ、P+シリコン基板(201)の存在
によって空乏層の下部の深い所で発生されられる光電荷
が再結合され単位画素間のクロストーク(cross talk)
効果を減らすことができるためである。
トランジスタ(ネイティブトランジスタ)は電荷伝達効率
を極大化でき、トランスファーゲート(Tx)とリセットゲ
ート(Rx)間のP型-エピ層(202)の表面に形成されたN+拡
散領域(センシングノード)はLDD領域なしで高濃度N+領
域でにみなされて運送される電荷量にともなうセンシン
グノードの電位量を増幅させるように構成されている。
一方、P型-エピ層(202)がP+シリコン基板(201)に比べて
基板ドーピング濃度が低いために、P型-エピ層(202)が
ピンドフォトダイオードの空乏層の深さを増加させて光
感度を高めることができ、P+シリコン基板(201)の存在
によって空乏層の下部の深い所で発生されられる光電荷
が再結合され単位画素間のクロストーク(cross talk)
効果を減らすことができるためである。
【００１０】従来のピンドフォトダイオードは、フィー
ルド酸化膜(204)とトランスファーゲート(Tx)間のP型-
エピ層(202)の一定領域に形成されるために、集積度を
下げないでピンドフォトダイオードの単位面積を増大さ
せることは不可能であった。また、従来のピンドフォト
ダイオードはデザインルールを超過する単位面積を増加
させることができないために、CMOSイメージセンサのデ
ザインルールが0.25μm以下となれば光感度が顕著に低
下しイメージセンサの解像度が大きく落ちる短所があっ
た。
ルド酸化膜(204)とトランスファーゲート(Tx)間のP型-
エピ層(202)の一定領域に形成されるために、集積度を
下げないでピンドフォトダイオードの単位面積を増大さ
せることは不可能であった。また、従来のピンドフォト
ダイオードはデザインルールを超過する単位面積を増加
させることができないために、CMOSイメージセンサのデ
ザインルールが0.25μm以下となれば光感度が顕著に低
下しイメージセンサの解像度が大きく落ちる短所があっ
た。
【００１１】
【発明が解決しようとする技術的課題】本発明の目的は
上記従来技術の問題点を解決するために案出されたもの
であり、集積度が維持された状態でフォトダイオードの
単位面積の増加ひいては光感度を増加させることができ
るイメージセンサ及びその製造方法を提供することにあ
る。
上記従来技術の問題点を解決するために案出されたもの
であり、集積度が維持された状態でフォトダイオードの
単位面積の増加ひいては光感度を増加させることができ
るイメージセンサ及びその製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明は、CMOSイメージセンサ製造方法において、第
1導電形の半導体層を準備する第1段階と、フォトダイオ
ードが形成される光感知領域を定義するために上記半導
体層の一部を露出させる第2段階と、上記露出された半
導体層にエピタキシャル層を成長させる第3段階と、第2
導電形拡散層を形成するために第2導電形の不純物を上
記成長されたエピタキシャル層に注入する第4段階と、
第1導電形拡散層が上記第2導電形拡散層に形成されるよ
うに第1導電形の不純物を上記成長されたエピタキシャ
ル層に注入する第5段階(ここで、上記第1導電形拡散層
の厚さは上記第2導電形拡散層の厚さより薄い)と、上記
成長されたエピタキシャル層をパタニーングする第6段
階とを含み、上記パタニーングされたエピタキシャル層
の表面積は上記露出された半導体層の表面積にくらべよ
り広く、PN接合が上記パタニーングされたエピタキシャ
ル層の表面に沿って形成される。
の本発明は、CMOSイメージセンサ製造方法において、第
1導電形の半導体層を準備する第1段階と、フォトダイオ
ードが形成される光感知領域を定義するために上記半導
体層の一部を露出させる第2段階と、上記露出された半
導体層にエピタキシャル層を成長させる第3段階と、第2
導電形拡散層を形成するために第2導電形の不純物を上
記成長されたエピタキシャル層に注入する第4段階と、
第1導電形拡散層が上記第2導電形拡散層に形成されるよ
うに第1導電形の不純物を上記成長されたエピタキシャ
ル層に注入する第5段階(ここで、上記第1導電形拡散層
の厚さは上記第2導電形拡散層の厚さより薄い)と、上記
成長されたエピタキシャル層をパタニーングする第6段
階とを含み、上記パタニーングされたエピタキシャル層
の表面積は上記露出された半導体層の表面積にくらべよ
り広く、PN接合が上記パタニーングされたエピタキシャ
ル層の表面に沿って形成される。
【００１３】また、本発明は、第1導電形の半導体層を
準備する第1段階と、フォトダイオードが形成される光
感知領域を定義するために上記半導体層の一部を露出さ
せる第2段階と、上記露出された半導体層にエピタキシ
ャル層を成長させる第3段階と、第2導電形拡散層を形成
するために第2導電形の不純物を上記成長されたエピタ
キシャル層に注入する第4段階と、上記成長されたエピ
タキシャル層をパタニーングする第5段階と、上記成長
されたエピタキシャル層を露出させるイオン注入マスク
を形成させる第6段階と、第1導電形拡散層が上記第2導
電形拡散層に形成されるように第1導電形の不純物を上
記成長されたエピタキシャル層に注入する第7段階(ここ
で、上記第1導電形拡散層の厚さは上記第2導電形拡散層
の厚さより薄く、上記第1導電形拡散層は上記半導体層
と直接的に接触されていること)を含み、上記パタニー
ングされたエピタキシャル層の表面積は上記露出された
半導体層の表面積にくらべより広く、PN接合が上記パタ
ニーングされたエピタキシャル層の表面に沿って形成さ
れる。
準備する第1段階と、フォトダイオードが形成される光
感知領域を定義するために上記半導体層の一部を露出さ
せる第2段階と、上記露出された半導体層にエピタキシ
ャル層を成長させる第3段階と、第2導電形拡散層を形成
するために第2導電形の不純物を上記成長されたエピタ
キシャル層に注入する第4段階と、上記成長されたエピ
タキシャル層をパタニーングする第5段階と、上記成長
されたエピタキシャル層を露出させるイオン注入マスク
を形成させる第6段階と、第1導電形拡散層が上記第2導
電形拡散層に形成されるように第1導電形の不純物を上
記成長されたエピタキシャル層に注入する第7段階(ここ
で、上記第1導電形拡散層の厚さは上記第2導電形拡散層
の厚さより薄く、上記第1導電形拡散層は上記半導体層
と直接的に接触されていること)を含み、上記パタニー
ングされたエピタキシャル層の表面積は上記露出された
半導体層の表面積にくらべより広く、PN接合が上記パタ
ニーングされたエピタキシャル層の表面に沿って形成さ
れる。
【００１４】また、本発明は、フォトダイオード及び上
記フォトダイオードと電気的に接続された多数のモスト
ランジスタを含むイメージセンサにおいて、上記多数の
モストランジスタが形成された第1導電形の半導体層
と、上記フォトダイオードが形成される領域の上記半導
体層にコンタクトされて上記半導体層と水平となるよう
に上記モストランジスタの上部に拡張された第1導電形
の伝導層と、上記伝導層内に形成された第2導電形の第1
拡散領域と、上記伝導層の表面の下部に形成された第1
導電形の第2拡散領域とを含んでなる。
記フォトダイオードと電気的に接続された多数のモスト
ランジスタを含むイメージセンサにおいて、上記多数の
モストランジスタが形成された第1導電形の半導体層
と、上記フォトダイオードが形成される領域の上記半導
体層にコンタクトされて上記半導体層と水平となるよう
に上記モストランジスタの上部に拡張された第1導電形
の伝導層と、上記伝導層内に形成された第2導電形の第1
拡散領域と、上記伝導層の表面の下部に形成された第1
導電形の第2拡散領域とを含んでなる。
【００１５】また、本発明は、フォトダイオード及び上
記フォトダイオードと電気的に接続された少なくとも一
つのモストランジスタを含むイメージセンサにおいて、
上記フォトダイオードは、上記少なくとも一つのモスト
ランジスタが形成された第1導電形の半導体層と、上記
フォトダイオードが形成される領域の上記半導体層にコ
ンタクトされてその中央に要部があり上記半導体層と垂
直に上記半導体層上に拡張された第1導電形の伝導層
と、上記伝導層内に形成された第2導電形の第1拡散領域
と、上記伝導層の表面の下部に形成された第1導電形の
第2拡散領域とを含んでなる。
記フォトダイオードと電気的に接続された少なくとも一
つのモストランジスタを含むイメージセンサにおいて、
上記フォトダイオードは、上記少なくとも一つのモスト
ランジスタが形成された第1導電形の半導体層と、上記
フォトダイオードが形成される領域の上記半導体層にコ
ンタクトされてその中央に要部があり上記半導体層と垂
直に上記半導体層上に拡張された第1導電形の伝導層
と、上記伝導層内に形成された第2導電形の第1拡散領域
と、上記伝導層の表面の下部に形成された第1導電形の
第2拡散領域とを含んでなる。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づき説明する。
図面に基づき説明する。
【００１７】図3ないし図１０は本発明の一実施形態に
係るCMOSイメージセンサの単位画素の製造方法を説明す
るための断面図であり、シリンダー型ピンドフォトダイ
オードは所定の集積度のピンドフォトダイオードの単位
面積を増加させて光感度を増加させる。
係るCMOSイメージセンサの単位画素の製造方法を説明す
るための断面図であり、シリンダー型ピンドフォトダイ
オードは所定の集積度のピンドフォトダイオードの単位
面積を増加させて光感度を増加させる。
【００１８】図3に図示された通り、約10-100Ωcmの比
抵抗を有するP型-エピ層(312)を具備したシリコン基板
(311)上に約50-100KeV範囲のエネルギー及び7E12-9E12/
cm2範囲のドーズの条件でB(硼素)原子をイオン注入して
P型-ウェル(313)を形成した後、公知の方法でその下部
にチャンネルストップイオン注入領域を有する素子分離
酸化膜(314)を形成し、上下部に各々マスク酸化膜(317)
とゲート酸化膜(315)を有するゲート電極(316)を形成す
る。この時、ゲート電極(316)はポリシリコン膜で構成
したりまたは転移金属シリサイド/ポリシリコンのポリ
サイド構造で構成でき、また金属シリサイド膜で構成で
きる。転移金属シリサイドには例えば、タングステンシ
リサイド、チタンシリサイド、タンタルシリサイド、モ
リブデンシリサイドなどが使用可能である。また、トラ
ンスファーゲート(Tx)及びリセットゲート(Rx)は約1μm
以上のチャンネル寸法を持って、ドライブゲート(MD)及
びセレクトゲート(Sx)は約0.5μm以下のチャンネル寸法
を持つ。
抵抗を有するP型-エピ層(312)を具備したシリコン基板
(311)上に約50-100KeV範囲のエネルギー及び7E12-9E12/
cm2範囲のドーズの条件でB(硼素)原子をイオン注入して
P型-ウェル(313)を形成した後、公知の方法でその下部
にチャンネルストップイオン注入領域を有する素子分離
酸化膜(314)を形成し、上下部に各々マスク酸化膜(317)
とゲート酸化膜(315)を有するゲート電極(316)を形成す
る。この時、ゲート電極(316)はポリシリコン膜で構成
したりまたは転移金属シリサイド/ポリシリコンのポリ
サイド構造で構成でき、また金属シリサイド膜で構成で
きる。転移金属シリサイドには例えば、タングステンシ
リサイド、チタンシリサイド、タンタルシリサイド、モ
リブデンシリサイドなどが使用可能である。また、トラ
ンスファーゲート(Tx)及びリセットゲート(Rx)は約1μm
以上のチャンネル寸法を持って、ドライブゲート(MD)及
びセレクトゲート(Sx)は約0.5μm以下のチャンネル寸法
を持つ。
【００１９】以後、図４に示された通り、P型-ウェル(3
13)領域の上部がオープンされるように第1マスクパター
ン(318)を形成し、約20-60KeV範囲のエネルギー及び1E1
3-5E13/cm2範囲のドーズの条件でP(リン)原子をイオン
注入してLDD(lightly dopeddrain)構造のための低濃度
N-領域(319)を形成する。
13)領域の上部がオープンされるように第1マスクパター
ン(318)を形成し、約20-60KeV範囲のエネルギー及び1E1
3-5E13/cm2範囲のドーズの条件でP(リン)原子をイオン
注入してLDD(lightly dopeddrain)構造のための低濃度
N-領域(319)を形成する。
【００２０】以後、図５に示された通り、第1マスクパ
ターン(318)を除去した後、全体構造の上部に低圧化学
気相蒸着法(LPCVD)で約2,000-2,500ÅのTEOS(Tetra-Eth
yl-Ortho-Silicate)酸化膜を形成し、非等方性プラズマ
エッチングをすることで、露出されたゲート電極(316)
の側壁に酸化膜スペーサ(320)を形成した後、ピンドフ
ォトダイオードが形成される部分及びフィールド酸化膜
(314)が覆われるように第2マスクパターン(321)を形成
し、約50-90KeV範囲のエネルギー及び1E15-9E15/cm2範
囲のドーズの条件でAs(砒素)原子をイオン注入すること
によって、ソース/ドレーン電極の役割をするN+領域(32
2)を形成する。以後、約850-950℃、窒素雰囲気で約20-
60分間熱処理する。これによりP型-ウェル(313)が形成
されない部位のP型-エピ層(312)に注入されたAs(砒素)
原子は他の不純物による拡散妨害を受けないために、相
対的に拡散距離が増大してトランスファーゲート(Tx)及
びリセットゲート(Rx)のゲート電極(316)の下部に十分
に広がる。
ターン(318)を除去した後、全体構造の上部に低圧化学
気相蒸着法(LPCVD)で約2,000-2,500ÅのTEOS(Tetra-Eth
yl-Ortho-Silicate)酸化膜を形成し、非等方性プラズマ
エッチングをすることで、露出されたゲート電極(316)
の側壁に酸化膜スペーサ(320)を形成した後、ピンドフ
ォトダイオードが形成される部分及びフィールド酸化膜
(314)が覆われるように第2マスクパターン(321)を形成
し、約50-90KeV範囲のエネルギー及び1E15-9E15/cm2範
囲のドーズの条件でAs(砒素)原子をイオン注入すること
によって、ソース/ドレーン電極の役割をするN+領域(32
2)を形成する。以後、約850-950℃、窒素雰囲気で約20-
60分間熱処理する。これによりP型-ウェル(313)が形成
されない部位のP型-エピ層(312)に注入されたAs(砒素)
原子は他の不純物による拡散妨害を受けないために、相
対的に拡散距離が増大してトランスファーゲート(Tx)及
びリセットゲート(Rx)のゲート電極(316)の下部に十分
に広がる。
【００２１】以後、図６に示された通り、第2マスクパ
ターン(321)を除去した後、LPCVD方式で窒化膜(323)を
約100-500Å厚さで形成し、窒化膜(323)の上部にTEOS酸
化膜(324)を約8,000-10,000Å厚さで形成し、TEOS酸化
膜(324)を化学的−機械的錬磨(chemical mechanical
polishing:CMP)技術で錬磨するものであって、アルミナ
のようなスラリーを使用して約0.3〜0.5kg/cm2の錬磨
圧、約30〜40RPMの回転速度及び約3,000〜4,000Åの錬
磨厚さになるように条件を設定することによって、TEOS
酸化膜(324)を平坦化させる。そして、フォトダイオド
が形成される領域のP型-エピ層(312)を露出させるコン
タクトホール(325)を写真エッチング法で形成する。こ
の時、コンタクトホール(325)は窒化膜(323)によりP型-
エピ層(312)の一部が覆われるように形成される。これ
は以後に最終的に形成されるピンドフォトダイオードの
P0拡散領域がP型-エピ層(312)と電気的に十分に連結さ
れて等電位を持つようにすることためである。
ターン(321)を除去した後、LPCVD方式で窒化膜(323)を
約100-500Å厚さで形成し、窒化膜(323)の上部にTEOS酸
化膜(324)を約8,000-10,000Å厚さで形成し、TEOS酸化
膜(324)を化学的−機械的錬磨(chemical mechanical
polishing:CMP)技術で錬磨するものであって、アルミナ
のようなスラリーを使用して約0.3〜0.5kg/cm2の錬磨
圧、約30〜40RPMの回転速度及び約3,000〜4,000Åの錬
磨厚さになるように条件を設定することによって、TEOS
酸化膜(324)を平坦化させる。そして、フォトダイオド
が形成される領域のP型-エピ層(312)を露出させるコン
タクトホール(325)を写真エッチング法で形成する。こ
の時、コンタクトホール(325)は窒化膜(323)によりP型-
エピ層(312)の一部が覆われるように形成される。これ
は以後に最終的に形成されるピンドフォトダイオードの
P0拡散領域がP型-エピ層(312)と電気的に十分に連結さ
れて等電位を持つようにすることためである。
【００２２】以後、図７に示された通り、基板の表面の
段差によって約0.7-1.5μm程度の厚さを持つP型-エピ層
(326)を形成した後、約250-500KeV範囲のエネルギー及
び1E12-3E12/cm2範囲のドーズの条件でP(リン)原子を全
面イオン注入してN-拡散領域(327)を形成する。
段差によって約0.7-1.5μm程度の厚さを持つP型-エピ層
(326)を形成した後、約250-500KeV範囲のエネルギー及
び1E12-3E12/cm2範囲のドーズの条件でP(リン)原子を全
面イオン注入してN-拡散領域(327)を形成する。
【００２３】N-拡散領域(327)を形成するP(リン)原子は
P型-エピ層(326)に注入される。すなわち、P型-エピ層
(326)がN型-エピ層に荷電されるように露出されたP型-
エピ層(312、326)にP(リン)イオンを注入する(以下、P
型-エピ層(326)をN型-エピ層(326')という)。N型-エピ
層(326')は多様なエピタキシャル成長方法で形成され
る。不純物濃度はエピタキシャル層の成長間に制御され
ることができ、P型-エピ層(312)で成長されるエピタキ
シャル層をためにN型不純物を提供できる。一方、P型-
エピ層(312)にN型-エピ層(326')が存在するために、N-
拡散領域(327)が深く形成される。特に、N型-エピ層(32
6')の"A"領域がP型-エピ層(312)と直接的に接触されて
いることを周知するべきである。
P型-エピ層(326)に注入される。すなわち、P型-エピ層
(326)がN型-エピ層に荷電されるように露出されたP型-
エピ層(312、326)にP(リン)イオンを注入する(以下、P
型-エピ層(326)をN型-エピ層(326')という)。N型-エピ
層(326')は多様なエピタキシャル成長方法で形成され
る。不純物濃度はエピタキシャル層の成長間に制御され
ることができ、P型-エピ層(312)で成長されるエピタキ
シャル層をためにN型不純物を提供できる。一方、P型-
エピ層(312)にN型-エピ層(326')が存在するために、N-
拡散領域(327)が深く形成される。特に、N型-エピ層(32
6')の"A"領域がP型-エピ層(312)と直接的に接触されて
いることを周知するべきである。
【００２４】以後、図８に示された通り、酸化膜(328)
を開口部(200)に埋めたてした後に開口部(200)外の酸化
膜(328)がエッチバックまたはCMPにより除去される。
を開口部(200)に埋めたてした後に開口部(200)外の酸化
膜(328)がエッチバックまたはCMPにより除去される。
【００２５】以後、図９に示された通り、TEOS酸化膜(3
24)の表面が露出されるようにN型-エピ層(326')をエッ
チバックしてシリンダー形状のN型-エピ層(326')のパタ
ーンを完成する。窒化膜(323)をエッチング停止層で使
用してTEOS酸化膜(324)と開口部(200)に埋めたてされた
酸化膜(328)をHF溶液で湿式エッチングして除去し、窒
化膜(323)を燐酸溶液で除去する。また、シリンダー形
状でパターンされたN型-エピ層(326')が露出されるよう
に第3マスクパターン(330)を形成し、約20-40KeV範囲の
エネルギー及び3E12-5E12/cm2範囲のドーズの条件で約5
-10゜程度傾斜するようにBF2をイオン注入して約0.1μm
内外の接合深さを持つP0拡散領域(331)を形成する。こ
の時、P0拡散領域(331)はチャンネルストップイオン注
入領域を通じてP型-エピ層(312)と直接的に接触される
ために、ピンドフォトダイオードは低電圧で安定的に完
全空乏が可能である。
24)の表面が露出されるようにN型-エピ層(326')をエッ
チバックしてシリンダー形状のN型-エピ層(326')のパタ
ーンを完成する。窒化膜(323)をエッチング停止層で使
用してTEOS酸化膜(324)と開口部(200)に埋めたてされた
酸化膜(328)をHF溶液で湿式エッチングして除去し、窒
化膜(323)を燐酸溶液で除去する。また、シリンダー形
状でパターンされたN型-エピ層(326')が露出されるよう
に第3マスクパターン(330)を形成し、約20-40KeV範囲の
エネルギー及び3E12-5E12/cm2範囲のドーズの条件で約5
-10゜程度傾斜するようにBF2をイオン注入して約0.1μm
内外の接合深さを持つP0拡散領域(331)を形成する。こ
の時、P0拡散領域(331)はチャンネルストップイオン注
入領域を通じてP型-エピ層(312)と直接的に接触される
ために、ピンドフォトダイオードは低電圧で安定的に完
全空乏が可能である。
【００２６】以後、図１０に示された通り、第3マスク
パターン(330)を除去してシリンダー形状で基板の上部
に積層されたピンドフォトダイオード(300)を完成す
る。シリンダー型ピンドフォトダイオード(300)は光感
知領域のP型-エピ層(312)と接触されていて、P型-エピ
層(312)で垂直に拡張される。
パターン(330)を除去してシリンダー形状で基板の上部
に積層されたピンドフォトダイオード(300)を完成す
る。シリンダー型ピンドフォトダイオード(300)は光感
知領域のP型-エピ層(312)と接触されていて、P型-エピ
層(312)で垂直に拡張される。
【００２７】図１１ないし図１６は本発明の他の実施例
に係るCMOSイメージセンサの単位画素製造方法を説明す
るための断面図であり、スタックト型ピンドフォトダイ
オードは所定の集積度を有するピンドフォトダイオード
の単位面積を増加させて光感度を増加させる。
に係るCMOSイメージセンサの単位画素製造方法を説明す
るための断面図であり、スタックト型ピンドフォトダイ
オードは所定の集積度を有するピンドフォトダイオード
の単位面積を増加させて光感度を増加させる。
【００２８】図１１に示された通り、約15-25Ωcmの比
抵抗を有するP型-エピ層(412)を具備したシリコン基板
(411)上に約50-100KeV範囲のエネルギー及び7E12-9E12/
cm2範囲のドーズの条件でB(硼素)原子をイオン注入して
P型-ウェル(413)を形成した後、公知の方法でフィール
ド酸化膜(414)を形成し、ゲート酸化膜(415)とドーピン
グされたポリシリコン膜で構成されたゲート電極(416)
を形成する。この時、トランスファーゲート(Tx)及びリ
セットゲート(Rx)のチャンネル寸法は約1μm以上で、ド
ライブゲート(MD)及びセレクトゲート(Sx)のチャンネル
寸法は約0.5μm以下である。
抵抗を有するP型-エピ層(412)を具備したシリコン基板
(411)上に約50-100KeV範囲のエネルギー及び7E12-9E12/
cm2範囲のドーズの条件でB(硼素)原子をイオン注入して
P型-ウェル(413)を形成した後、公知の方法でフィール
ド酸化膜(414)を形成し、ゲート酸化膜(415)とドーピン
グされたポリシリコン膜で構成されたゲート電極(416)
を形成する。この時、トランスファーゲート(Tx)及びリ
セットゲート(Rx)のチャンネル寸法は約1μm以上で、ド
ライブゲート(MD)及びセレクトゲート(Sx)のチャンネル
寸法は約0.5μm以下である。
【００２９】以後、図１２に示された通り、P型-ウェル
(413)領域が露出されるように第1マスクパターン(417)
を形成し、約20-60KeV範囲のエネルギー及び1E13-5E13/
cm2範囲のドーズの条件でP(リン)原子をイオン注入して
LDD構造のための低濃度N-領域(418)を形成する。
(413)領域が露出されるように第1マスクパターン(417)
を形成し、約20-60KeV範囲のエネルギー及び1E13-5E13/
cm2範囲のドーズの条件でP(リン)原子をイオン注入して
LDD構造のための低濃度N-領域(418)を形成する。
【００３０】以後、図１３に示された通り、第1マスク
パターン(417)を除去した後、全体構造の上部に低圧化
学気相蒸着法で約2,000-2,500ÅのTEOS酸化膜(図示せ
ず)を形成し、非等方性プラズマエッチングすることで
露出されたゲート電極(416)の側壁に酸化膜スペーサ(41
9)を形成し、ピンドフォトダイオードが形成される部分
が覆われるように第2マスクパターン(420)を形成する。
第2マスクパターン(420)及び酸化膜スペーサ(419)をイ
オン注入マスクで使用して約60-90KeV範囲のエネルギー
及び1E15-9E15/cm2範囲のドーズの条件でAs(砒素)原子
をイオン注入することによって、ソース/ドレーン電極
の役割をするN+拡散領域(421)を形成する。
パターン(417)を除去した後、全体構造の上部に低圧化
学気相蒸着法で約2,000-2,500ÅのTEOS酸化膜(図示せ
ず)を形成し、非等方性プラズマエッチングすることで
露出されたゲート電極(416)の側壁に酸化膜スペーサ(41
9)を形成し、ピンドフォトダイオードが形成される部分
が覆われるように第2マスクパターン(420)を形成する。
第2マスクパターン(420)及び酸化膜スペーサ(419)をイ
オン注入マスクで使用して約60-90KeV範囲のエネルギー
及び1E15-9E15/cm2範囲のドーズの条件でAs(砒素)原子
をイオン注入することによって、ソース/ドレーン電極
の役割をするN+拡散領域(421)を形成する。
【００３１】以後、図１４に示された通り、第2マスク
パターン(420)を除去した後、TEOS(Tetra-Ethyl-Ortho-
Silicate)酸化膜のような平坦化用酸化膜(422)を約8,00
0-10,000Å厚さで形成し、平坦化用酸化膜(422)を化学
的機械的錬磨技術で錬磨するものであり、アルミナのよ
うなスラリーを使用して約0.3〜0.5kg/cm2の錬磨AB、約
30〜40RPMの回転速度及び約3,000〜4,000Åの錬磨厚さ
になるように条件を設定することによって平坦化用酸化
膜(422)を平坦化させる。
パターン(420)を除去した後、TEOS(Tetra-Ethyl-Ortho-
Silicate)酸化膜のような平坦化用酸化膜(422)を約8,00
0-10,000Å厚さで形成し、平坦化用酸化膜(422)を化学
的機械的錬磨技術で錬磨するものであり、アルミナのよ
うなスラリーを使用して約0.3〜0.5kg/cm2の錬磨AB、約
30〜40RPMの回転速度及び約3,000〜4,000Åの錬磨厚さ
になるように条件を設定することによって平坦化用酸化
膜(422)を平坦化させる。
【００３２】以後、図１５に示された通り、フォトダイ
オードが形成される領域のP型-エピ層(412)を露出させ
るコンタクトホールを写真エッチング法で形成する。コ
ンタクトホールを形成した後に、全体構造の上部に約0.
5-1.5μm程度の厚さを持つP型-エピ層(427)を形成す
る。約250-500KeV範囲のエネルギー及び1E12-3E12/cm2
範囲のドーズ(dose)の条件でP(リン)原子をイオン注入
してP型-エピ層(427)にN-拡散領域を形成して(以下、P
型-エピ層(427)をN型-エピ層(427')という)、P型-エピ
層(412)の一部がN型-エピ層(427')と接触される。ま
た、約20-40KeV範囲のエネルギー及び3E12-5E12/cm2範
囲のドーズの条件でBF2をイオン注入して約0.1μm内外
の接合深さを有するP0拡散領域(426)をN型-エピ層(42
7')の表面に形成する。
オードが形成される領域のP型-エピ層(412)を露出させ
るコンタクトホールを写真エッチング法で形成する。コ
ンタクトホールを形成した後に、全体構造の上部に約0.
5-1.5μm程度の厚さを持つP型-エピ層(427)を形成す
る。約250-500KeV範囲のエネルギー及び1E12-3E12/cm2
範囲のドーズ(dose)の条件でP(リン)原子をイオン注入
してP型-エピ層(427)にN-拡散領域を形成して(以下、P
型-エピ層(427)をN型-エピ層(427')という)、P型-エピ
層(412)の一部がN型-エピ層(427')と接触される。ま
た、約20-40KeV範囲のエネルギー及び3E12-5E12/cm2範
囲のドーズの条件でBF2をイオン注入して約0.1μm内外
の接合深さを有するP0拡散領域(426)をN型-エピ層(42
7')の表面に形成する。
【００３３】この時、N型-エピ層(427')を形成する方法
は次の通りである。すなわち、全体構造の上部にポリシ
リコン膜または非晶質シリコン膜を公知の方法で形成し
た後に、レーザーまたは棒型ヒーターのようなエネルギ
ービームを上記ポリシリコン膜または非晶質シリコン膜
に照射して上記シリコン膜を溶かし結晶化して数μmな
いしミリメートルグレーン寸法を有する単結晶エピタキ
シャルシリコン層に変形させて形成できる。
は次の通りである。すなわち、全体構造の上部にポリシ
リコン膜または非晶質シリコン膜を公知の方法で形成し
た後に、レーザーまたは棒型ヒーターのようなエネルギ
ービームを上記ポリシリコン膜または非晶質シリコン膜
に照射して上記シリコン膜を溶かし結晶化して数μmな
いしミリメートルグレーン寸法を有する単結晶エピタキ
シャルシリコン層に変形させて形成できる。
【００３４】以後、図１６に示された通り、P型-エピ層
(427')を写真エッチング法でパタニーングしてスタック
ト型ピンドフォトダイオードを完成する。スタックト型
ピンドフォトダイオードは光感知領域のP-エピ層と接触
し、酸化膜(422)で水平的に拡張する。
(427')を写真エッチング法でパタニーングしてスタック
ト型ピンドフォトダイオードを完成する。スタックト型
ピンドフォトダイオードは光感知領域のP-エピ層と接触
し、酸化膜(422)で水平的に拡張する。
【００３５】本発明の技術思想は上記望ましい実施形態
によって具体的に記述されたが、上記一実施形態はその
説明のためのものでありその制限のためのものでないこ
とを注意するべきである。
によって具体的に記述されたが、上記一実施形態はその
説明のためのものでありその制限のためのものでないこ
とを注意するべきである。
【００３６】また、本発明の技術分野の通常の専門家な
らば本発明の技術思想の範囲内で多様な実施形態が可能
さを理解することができることである。
らば本発明の技術思想の範囲内で多様な実施形態が可能
さを理解することができることである。
【００３７】
【発明の効果】以上で説明した通り、本発明は拡張され
たピンドフォトダイオードを形成してフォトダイオード
の単位面積を増大させることで、CMOSイメージセンサの
解像度を向上させることができる。
たピンドフォトダイオードを形成してフォトダイオード
の単位面積を増大させることで、CMOSイメージセンサの
解像度を向上させることができる。
【図1】 従来技術に係るCMOSイメージセンサの単位画
素の回路図。
素の回路図。
【図2】 従来技術に係るCMOSイメージセンサの単位画
素の断面図。
素の断面図。
【図3】 本発明の一実施例に係るCMOSイメージセンサ
の単位画素の製造方法を説明するための断面図。
の単位画素の製造方法を説明するための断面図。
【図４】 同上
【図５】 同上
【図６】 同上
【図７】 同上
【図８】 同上
【図９】 同上
【図１０】同上
【図１１】 本発明の他の実施例に係るCMOSイメージセ
ンサの単位画素の製造方法を説明するための断面図。
ンサの単位画素の製造方法を説明するための断面図。
【図１２】同上
【図１３】同上
【図１４】同上
【図１５】同上
【図１６】同上
311 P+シリコン基板 411 P+シリコン基板 312 P+シリコン基板 326 P+シリコン基板 412 P+シリコン基板 427 P型-エピ層 313 P型-エピ層 413 P型-ウェル 314 フィールド酸化膜 414 フィールド酸化膜 315 ゲート酸化膜 415 ゲート酸化膜 316 ゲート電極 416 ゲート電極 320 酸化膜スペーサ 419 酸化膜スペーサ 322 N+拡散領域 421 N+拡散領域 331 P0拡散領域 426 P0拡散領域 326' N型-エピタキシャル層 427' N型-エピタキシャル層
Claims (27)
- 【請求項1】 CMOSイメージセンサ製造方法において、
第1導電形の半導体層を準備する第1段階と、フォトダイ
オードが形成される光感知領域を定義するために上記半
導体層の一部を露出させる第2段階と、上記露出された
半導体層にエピタキシャル層を成長させる第3段階と、
第2導電形拡散層を形成するために第2導電形の不純物を
上記成長されたエピタキシャル層に注入する第4段階
と、第1導電形拡散層が上記第2導電形拡散層に形成され
るように第1導電形の不純物を上記成長されたエピタキ
シャル層に注入する第5段階(ここで、上記第1導電形拡
散層の厚さは上記第2導電形拡散層の厚さより薄い)と、
上記成長されたエピタキシャル層をパタニーングする第
6段階とを含み、上記パタニーングされたエピタキシャ
ル層の表面積は上記露出された半導体層の表面積にくら
べより広く、PN接合が上記パタニーングされたエピタキ
シャル層の表面に沿って形成するCMOSイメージセンサ製
造方法。 - 【請求項2】 上記第2段階は、全体構造の上部に層間絶
縁膜を形成させる第7段階と、上記光感知領域を露出さ
せるコンタクトホールを形成させる第8段階と、を含む
請求項1記載のCMOSイメージセンサ製造方法。 - 【請求項3】 上記エピタキシャル層は上記コンタクト
ホールが上記エピタキシャル層で満たすように上記光感
知領域で成長し、上記層間絶縁膜で拡張する請求項2記
載のCMOSイメージセンサ製造方法。 - 【請求項4】 上記第2導電形拡散層の不純物濃度は上記
第1導電形拡散層の不純物濃度より高く、上記第1導電形
拡散層の不純物濃度は上記第2導電形拡散層より低い請
求項1記載のCMOSイメージセンサ製造方法。 - 【請求項5】 上記第4段階は、上記成長されたエピタキ
シャル層を錬磨する第9段階、をさらに含む請求項1記載
のCMOSイメージセンサ製造方法。 - 【請求項6】 上記第2導電形拡散層は約0.7-1.5μmの厚
さで、上記第1導電形拡散層は約0.1μmの厚さを持つ請
求項1記載のCMOSイメージセンサ製造方法。 - 【請求項7】 CMOSイメージセンサ製造方法において、
第1導電形の半導体層を準備する第1段階と、フォトダイ
オードが形成される光感知領域を定義するために上記半
導体層の一部を露出させる第2段階と、上記露出された
半導体層にエピタキシャル層を成長させる第3段階と、
第2導電形拡散層を形成するために第2導電形の不純物を
上記成長されたエピタキシャル層に注入する第4段階
と、上記成長されたエピタキシャル層をパタニーングす
る第5段階と、上記成長されたエピタキシャル層を露出
させるイオン注入マスクを形成させる第6段階と、第1導
電形拡散層が上記第2導電形拡散層に形成されるように
第1導電形の不純物を上記成長されたエピタキシャル層
に注入する第7段階(ここで、上記第1導電形拡散層の厚
さは上記第2導電形拡散層の厚さより薄く、上記第1導電
形拡散層は上記半導体層と直接的に接触されているこ
と)を含み、上記パタニーングされたエピタキシャル層
の表面積は上記露出された半導体層の表面積にくらべよ
り広く、PN接合が上記パタニーングされたエピタキシャ
ル層の表面に沿って形成するCMOSイメージセンサ製造方
法。 - 【請求項8】 上記第4段階は、上記第2導電形の不純物
を上記エピタキシャル層の下の上記半導体層に注入する
段階、をさらに含む請求項7記載のCMOSイメージセンサ
製造方法。 - 【請求項9】 上記第2段階は、全体構造の上部に層間絶
縁膜を形成させる第8段階と、上記光感知領域を露出さ
せるコンタクトホールを形成させる第9段階と、を含む
請求項7記載のCMOSイメージセンサ製造方法。 - 【請求項10】 上記エピタキシャル層は上記光感知領
域、上記コンタクトホールの側壁及び上記層間絶縁膜に
成長する請求項9記載のCMOSイメージセンサ製造方法。 - 【請求項11】 上記第5段階は、上記層間絶縁膜の上部
の上記エピタキシャル層にエッチバック工程を適用させ
る第10段階、を含む請求項7記載のCMOSイメージセンサ
製造方法。 - 【請求項12】 上記イオン注入マスクは上記成長された
エピタキシャル層の上部と側面を露出させる請求項7記
載のCMOSイメージセンサ製造方法。 - 【請求項13】 上記第7段階は、ななめイオン注入を遂
行する請求項12記載のCMOSイメージセンサ製造方法。 - 【請求項14】 上記第2導電形拡散層の不純物濃度は上
記第1導電形拡散層の不純物濃度より高く、上記第1導電
形拡散層の不純物濃度は上記第2導電形拡散層より低い
請求項7記載のCMOSイメージセンサ製造方法。 - 【請求項15】 上記第2導電形拡散層の厚さは約0.5-1.5
μmで、上記第1導電形拡散層の厚さは約0.1μmである請
求項7記載のCMOSイメージセンサ製造方法。 - 【請求項16】 上記ななめイオン注入の角度が約5-10゜
である請求項13記載のCMOSイメージセンサ製造方法。 - 【請求項17】 フォトダイオード及び上記フォトダイオ
ードと電気的に接続された多数のモストランジスタを含
むイメージセンサにおいて、上記多数のモストランジス
タが形成された第1導電形の半導体層と、上記フォトダ
イオードが形成される領域の上記半導体層にコンタクト
されて上記半導体層と水平となるように上記モストラン
ジスタの上部に拡張された第1導電形の伝導層と、上記
伝導層内に形成された第2導電形の第1拡散領域と、上記
伝導層の表面の下部に形成された第1導電形の第2拡散領
域と、を含んでなるイメージセンサ。 - 【請求項18】 上記半導体層はシリコン基板にエピタキ
シャル成長された第1エピタキシャル層である請求項17
記載のイメージセンサ。 - 【請求項19】 上記伝導層は上記第1エピタキシャル層
から成長された第2エピタキシャル層である請求項18記
載のイメージセンサ。 - 【請求項20】 フォトダイオード及び上記フォトダイオ
ードと電気的に接続された少なくとも一つのモストラン
ジスタを含むイメージセンサにおいて、上記フォトダイ
オードは、上記少なくとも一つのモストランジスタが形
成された第1導電形の半導体層と、上記フォトダイオー
ドが形成される領域の上記半導体層にコンタクトされて
その中央に要部があり上記半導体層と垂直に上記半導体
層上に拡張された第1導電形の伝導層と、上記伝導層内
に形成された第2導電形の第1拡散領域と、上記伝導層の
表面の下部に形成された第1導電形の第2拡散領域と、を
含んでなるイメージセンサ。 - 【請求項21】 上記モストランジスタは上記フォトダイ
オードと近接して形成されたトランスファーゲートを含
み、上記トランスファーゲートは、上記半導体層との間
にゲート絶縁膜を介して表面にマスク絶縁膜が形成され
且つ側壁に絶縁膜スペーサが形成されたゲート電極を含
む請求項20記載のイメージセンサ。 - 【請求項22】 上記伝導層は、上記マスク絶縁膜及び上
記絶縁膜スペーサ上に形成される請求項21記載のイメー
ジセンサ。 - 【請求項23】 上記伝導層は、その一部側壁が素子分離
膜から離隔された請求項20ないし22項のいずれかに記載
のイメージセンサ。 - 【請求項24】 上記素子分離膜の下部のチャンネルスト
ップイオン注入領域と上記第2拡散領域が互いに接続さ
れた請求項23記載のイメージセンサ。 - 【請求項25】 上記半導体層は、シリコン基板にエピタ
キシャル成長された第1エピタキシャル層である請求項2
4記載のイメージセンサ。 - 【請求項26】 上記伝導層は、上記第1エピタキシャル
層から成長された第2エピタキシャル層である請求項25
記載のイメージセンサ。 - 【請求項27】 上記第2拡散領域は、上記第1拡散領域よ
り大きい濃度のドーパントを有し、上記第1拡散領域
は、上記半導体層より大きい濃度の請求項20記載のイメ
ージセンサ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-24712 | 1998-06-29 | ||
| KR1998-24650 | 1998-06-29 | ||
| KR1019980024650A KR100275125B1 (ko) | 1998-06-29 | 1998-06-29 | 스택형 핀드 포토다이오드를 갖는 이미지센서 |
| KR10-1998-0024712A KR100369344B1 (ko) | 1998-06-29 | 1998-06-29 | 실린더형핀드포토다이오드를갖는이미지센서 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031454A true JP2000031454A (ja) | 2000-01-28 |
| JP4061609B2 JP4061609B2 (ja) | 2008-03-19 |
Family
ID=26633827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18393599A Expired - Fee Related JP4061609B2 (ja) | 1998-06-29 | 1999-06-29 | 延伸されたピンドフォトダイオ―ドを有するイメ―ジセンサ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6218210B1 (ja) |
| JP (1) | JP4061609B2 (ja) |
| TW (1) | TW424332B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249638A (ja) * | 2002-01-11 | 2003-09-05 | Hynix Semiconductor Inc | イメージセンサ |
| JP2008511968A (ja) * | 2003-10-13 | 2008-04-17 | ノーブル ピーク ヴィジョン コーポレーション | シリコン基板およびシリコン回路と一体化された分離されたゲルマニウム光検出器を備えるイメージ・センサ |
| US8664739B2 (en) | 2002-12-18 | 2014-03-04 | Infrared Newco, Inc. | Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514785B1 (en) * | 2000-06-09 | 2003-02-04 | Taiwan Semiconductor Manufacturing Company | CMOS image sensor n-type pin-diode structure |
| FR2824665B1 (fr) * | 2001-05-09 | 2004-07-23 | St Microelectronics Sa | Photodetecteur de type cmos |
| KR100544957B1 (ko) * | 2003-09-23 | 2006-01-24 | 동부아남반도체 주식회사 | 시모스 이미지 센서의 제조방법 |
| US7105906B1 (en) | 2003-11-19 | 2006-09-12 | National Semiconductor Corporation | Photodiode that reduces the effects of surface recombination sites |
| US7071019B2 (en) * | 2004-09-16 | 2006-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method to improve image sensor sensitivity |
| KR100769124B1 (ko) * | 2005-12-28 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| KR101517849B1 (ko) * | 2008-08-28 | 2015-05-07 | 삼성전자주식회사 | 불순물 거름막을 갖는 시모스 이미지 센서의 반도체 장치 및 그 제조 방법 |
| JP6656045B2 (ja) | 2016-03-29 | 2020-03-04 | 信越化学工業株式会社 | 担持白金触媒を含有する樹脂組成物、及びそれを用いた熱硬化性オルガノポリシロキサン組成物ならびにその硬化方法 |
| US11424377B2 (en) | 2020-10-08 | 2022-08-23 | Globalfoundries U.S. Inc. | Photodiode with integrated, light focusing element |
| US11949034B2 (en) | 2022-06-24 | 2024-04-02 | Globalfoundries U.S. Inc. | Photodetector with dual doped semiconductor material |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984047A (en) | 1988-03-21 | 1991-01-08 | Eastman Kodak Company | Solid-state image sensor |
| US5051797A (en) | 1989-09-05 | 1991-09-24 | Eastman Kodak Company | Charge-coupled device (CCD) imager and method of operation |
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US6026964A (en) * | 1997-08-25 | 2000-02-22 | International Business Machines Corporation | Active pixel sensor cell and method of using |
| US6023081A (en) * | 1997-11-14 | 2000-02-08 | Motorola, Inc. | Semiconductor image sensor |
| US6043115A (en) * | 1999-03-25 | 2000-03-28 | United Microelectronics Corp. | Method for avoiding interference in a CMOS sensor |
-
1999
- 1999-06-29 US US09/342,968 patent/US6218210B1/en not_active Expired - Lifetime
- 1999-06-29 JP JP18393599A patent/JP4061609B2/ja not_active Expired - Fee Related
- 1999-07-01 TW TW088111195A patent/TW424332B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003249638A (ja) * | 2002-01-11 | 2003-09-05 | Hynix Semiconductor Inc | イメージセンサ |
| JP2010161390A (ja) * | 2002-01-11 | 2010-07-22 | Crosstek Capital Llc | イメージセンサ |
| US8664739B2 (en) | 2002-12-18 | 2014-03-04 | Infrared Newco, Inc. | Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry |
| US9142585B2 (en) | 2002-12-18 | 2015-09-22 | Infrared Newco, Inc. | Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry |
| JP2008511968A (ja) * | 2003-10-13 | 2008-04-17 | ノーブル ピーク ヴィジョン コーポレーション | シリコン基板およびシリコン回路と一体化された分離されたゲルマニウム光検出器を備えるイメージ・センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4061609B2 (ja) | 2008-03-19 |
| US6218210B1 (en) | 2001-04-17 |
| TW424332B (en) | 2001-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6787386B2 (en) | Method of forming a photodiode for an image sensor | |
| US7190041B2 (en) | Well for CMOS imager | |
| US7141836B1 (en) | Pixel sensor having doped isolation structure sidewall | |
| KR100959435B1 (ko) | 이미지 센서 및 그 제조방법 | |
| EP1684349A2 (en) | Image sensor and pixel having an lightly doped floating diffusion | |
| KR100672729B1 (ko) | 씨모스 이미지 센서의 제조방법 | |
| EP1618608A1 (en) | Double pinned photodiode for cmos aps and method of formation | |
| US8124438B2 (en) | Method of fabricating CMOS image sensor | |
| JP4061609B2 (ja) | 延伸されたピンドフォトダイオ―ドを有するイメ―ジセンサ及びその製造方法 | |
| US20090166687A1 (en) | Image Sensor and Method for Manufacturing the Same | |
| KR20070033718A (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| KR20070029369A (ko) | 암전류 발생을 억제할 수 있는 이미지센서 제조 방법 | |
| KR102009931B1 (ko) | 씨모스 이미지센서 및 그 제조 방법 | |
| KR100935269B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR100731099B1 (ko) | 씨모스 이미지 센서 및 그 제조방법 | |
| KR100369344B1 (ko) | 실린더형핀드포토다이오드를갖는이미지센서 | |
| KR100349679B1 (ko) | 씨모스이미지센서제조방법 | |
| KR100790287B1 (ko) | 이미지센서 제조 방법 | |
| KR20010061356A (ko) | 저전압 포토다이오드의 도핑 프로파일 개선을 위한이미지센서의 단위화소 제조방법 | |
| KR100672665B1 (ko) | 씨모스 이미지 센서의 제조 방법 | |
| KR20020058919A (ko) | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 | |
| KR20070071018A (ko) | 이미지 센서 및 그 제조방법 | |
| KR100705010B1 (ko) | 전하 트랜스퍼 효율을 극대화하는 ｃｍｏｓ 이미지 센서 및그 제조 방법 | |
| KR20000003408A (ko) | 스택형 핀드 포토다이오드를 갖는 이미지센서 | |
| KR20020058876A (ko) | 포토다이오드의 용량을 증가시키면서 전하운송을 향상시킬수 있는 이미지 센서 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051206 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060816 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060816 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061115 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070213 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071017 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |