TW469601B - Dual bit trench type gate non-volatile flash memory cell structure and the operating method thereof - Google Patents

Description

ή 69 60 1 五、發明說明（1) 發明領域： 本發明係有關一種非揮發性記憶體（Ν ο η - V ο 1 a t i 1 e Memory)，特別是關於一種具有雙位元溝槽式閘極的快閃 記憶體（Flash Memory)。 發明背景： 按，快閃記憶體由於具備有電性編寫和抹除資料之非 揮發性記憶體功能，所以普遍被使用於如攜帶型手提電腦 或通訊設備等資訊電子產品中。而，一般快閃記憶體記憶 胞構造又可根據其閘極形狀之不同以略分為堆疊閘極型 (stacked gate type)或分離閘極型（split gate type)兩 大構造。 不管是何種結構都是將記憶胞（in e m 〇 r y c e 1丨）以適 合本身操作方式的陣列（A r r a y )排列運用，並多用來儲存 單一位元的資料。在這陣列中的每一個記憶胞都是在η型 或Ρ型的石夕基體中形成源極（s ◦ u r c e)與没極（d r a i η)， 然後在源極與汲極區域之間形成薄穿隧介電層 (tunneling dielectric layer)，並且在 '名邑'緣層上升多成 浮動閘（f 1 〇 a t i n g g a t e)，以做為儲存電荷之用，以及 形成用來控制資料存取的控制閘，在浮動閘與控制閘之間 有介電層隔離。此種記憶體之陣列操作需要場氧化層或溝 槽式絕緣層來分離記憶胞；且為了提高快閃記憶體程式化 寫入、和抹除資料的效率，需要較大面積的單位記憶體細 胞才能得到高電容耦合比，故其單位記憶胞之面積將過於

4.6 9 6 Ο ^ 五、發明說明（2) 龐大，而無法有效提升其記憶胞之佈置積集密度。 為此，有另外一種記憶胞構造之發明，如美國專利第 6 0 1 1 7 2 5號之發明專利，以一種可電除且可程式唯讀記憶 體（Ε 1 e c t r i c a 1 1 y E r a s a b 1 e P r 〇 g r a m m a b 1 e R Ο Μ ; E E P R Ο Μ )之非揮發性記憶體為例，如第一圖所示，此具有雙位元 構造的記憶胞係在一半導體基體1 0中形成有一源極1 2及一 汲極1 4，並在二者間的基體1 0内形成一通道1 6，於該基體 1 0之表面上依序形成有氧化層（Silicon Dioxide)18、捕 捉層（例如：氮化矽）2 0、氧化層2 2，以及一閘極2 4設在該 氧化層2 2之表面。此記憶胞係以熱電子射入的方式在通道 1 6中進行編程寫入。以右位元為例，源極1 2接地，提供電 壓給閘極2 4和汲極1 4時，電子被充分加速提升能量而射入 靠近汲極1 4的氮化矽層2 0之區域，來完成寫入動作；需要 讀取時，則提供一足夠大電壓給閘極2 4和源極1 2，亦即此 記憶胞需以與寫入的反方向來進行讀取。 上述利用電荷陷入捕捉層的非揮發性記憶體雖具有雙 位元的作用，但其在讀取同一記憶胞之左右不同位元時， 讀取方向必須要與原程式化方向相反操作才可完成讀取， 換言之，如第一圖所示，欲讀取程式化方向於右位元的汲 極1 4時，左側源極1 2將會成為汲極；而讀取程式化方向於 左位元的源極I 2時，右側汲極1 4又會成為汲極；此種源 極、汲極交換之讀取方式造成週邊線路的複雜度增高及其 面積的增大；就是說上述記憶體雖然具有單記憶胞雙位元 的高密度結構，但其在記憶胞陣列中所縮小的面積將會轉

469601 五、發明說明（3) 嫁到週邊線路設計。 因此，本發明即在提出一種具有溝槽式閘極的雙位元 快閃記憶胞結構，以有效克服上述之缺失。 發明目的與概述： 本發明之主要目的，係在提供一種雙位元快閃記憶胞 結構，其係利用溝槽式閘極及垂直式的氧化層、捕捉層與 氧化層的三明治結構，使同一記憶胞在讀取左右不同位元 時，記憶胞之汲極和源極係固定不變，使得週邊線路設計 較為簡單。 此外，本發明中所採用之溝槽式閘極結構有效地縮減 記憶胞所佔之平面面積，並使其單記憶胞雙位元之記憶特 性符合高記憶密度應用之要求，此亦為本創作之目的者。 根據本發明，快閃記憶胞係在一基體上植入N型井，N 型井上為間隔排列有P型井及溝槽結構，溝槽結構之下方 形成一作為源極的N型摻雜區，P型井之上則為汲極，並有 一導電層將各汲極連接起來，且溝槽結構是由閘極及包圍 它的氧化層、捕捉層及氧化層所構成，其上方並設有一絕 緣層，以便在溝槽結構兩側之捕捉層形成左右位元。並利 用此記憶胞結構對左右位元進行讀取、程式化及抹除之工 作。 底下藉由具體實施例配合所附的圖式詳加說明，當更 容易瞭解本發明之目的、技術内容、特點及其所達成之功 效。

469601 五、發明說明（4) 圖號 說明： 10 基體 12 源極 14 汲極 16 通道區 18 氧化層 20 捕捉層 22 氧化層 24 閘極 30 Ρ型半導體基體 32 Ν型井 34 溝槽結構 36 Ρ型井 38 汲極 40 閘極 42 乳化層 44 捕捉層 46 氧化層 48 導電層 50 絕緣層 52 第一 Ρ型井 54 第二Ρ型井 56 Ν型摻雜區 58 間隔壁 60 左位元 62 右位元 64 快閃記憶胞 詳細說明· 本發明之主要特點係在利用溝槽式閘極與絕緣介電層 之構造，使單一快閃記憶胞具有雙位元的作用，以便在快 閃記憶胞之左右位元的同一位置進行程式化寫入或抹除的 步驟，藉此達到其功效。 一種快閃記憶胞之結構如第二圖所示，在一 P型半導 體基體3 0内以離子植入法進行第一離子摻雜區，其係為一 N型井3 2，並將其作為源極；並在N型井3 2之表面上平行間

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4 6 9 6 0 t 五、發明說明（5) 隔設有溝槽結構3 4與第二離子摻雜區，此第二離子摻雜區 係為一 P型井3 6，並在P型井3 6上形成一 N型離子摻雜的汲 極3 8，該溝槽結構3 4係由一閘極4 0及包圍該閘極4 0之介電 絕緣層所組成，此介電絕緣層包含一氧化層4 2、一捕捉層 (通常為氮化矽）4 4及一氧化層4 6， (Oxide-Nitride-Oxide film，簡稱ΟΝΟ層）；另有一導 電層4 8，如高摻雜之多晶矽，將各汲極3 8連接起來，且導 電層48與溝槽結構34之間則利用一絕緣層50分隔之，使導 電層4 8與溝槽結構3 4彼此的電位不受影響。該Ρ型井3 6互 相間係以溝槽結構34及Ν型井32來分隔，使Ρ型井3 6彼此間 為不導通的。 . 其中，上述之絕緣介電層内之捕捉層4 4為接受並留住 被射入該絕緣介電層的電子或電洞之電何儲存區域。 請參考第三圖所示，單快閃記憶胞在一 Ρ型基體3 0上 植入Ν型井3 2，Ν型井3 2上為平行排列的第一 Ρ型井5 2、溝 槽結構3 4與第二Ρ型丼5 4，溝槽結構3 4之下方為降低電阻 值並作為源極的Ν型摻雜區5 6，Ρ型井5 2、5 4上則為另一 Ν 型摻雜的汲極3 8，並有一導電層4 8將各汲極3 8連接起來， 汲極38上方的導電層48兩旁係為溝槽結構34的間隔壁 (s p a c e r) 5 8，用來間隔溝槽結構3 4與導電層4 8 ;溝槽結 構3 4亦是由閉極4 0及包圍它的氧化層4 2、捕捉層4 4及氧化 層4 6所構成，其上方並設有一絕緣層5 0。在溝槽結構34兩 側的捕捉層4 4係形成供電荷儲存之用的左位元（L e f t B i t )6 0及右位元（R i gh t B i t) 6 2，使該快閃記憶胞具有雙

469601 五、發明說明（6) 位元之構造。 以下將詳述與本發明之雙位元快閃記憶胞結構相對應 的操作方法，其係利用第四圖所示之記憶胞結構來進行之 操作方法，在該快閃記憶胞之源極、汲極及閘極上分別施 加一源極線電壓（VS)、位元線電壓（VBL)與字元線電 壓（VWL)，並在閘極兩侧之第一 P型井及第二P型井則分 別施以第一 P型井電壓（VPW1)及第二P型井電壓（VPW2 )，以便進行記憶胞的讀取、程式化及抹除之工作。 當此雙位元快閃記憶胞6 4施行一讀取（r e a d)過程 時，如第四圖所示，對閘極施加一正電壓（例如1〜3 V)的 字元線電壓VWL，該位元線電壓VBL = 0，源極線電壓VS係一 相對低於該字元線電壓之正電壓，其係為1〜2 V ;此時， 若讀取快閃記憶胞之左位元時，如（A)圖所示，第一 P型 井電壓保持接地狀態（VPW1二0)，第二P型井係施加一負 電壓，利用基扳效應（B 〇 d y E f f e c t)確保右側位元通道為 不導通狀態，其大小約為-1. 5〜-3 V ;反之，若欲讀取右位 元時，如（B)圖所示，第一 P型井電廢VPW1為施加 -1. 5--3V的負電壓，第二P型井電壓VPW2= 0。以分別藉此 完成對此快閃記憶體6 4之左、右位元的讀取。 當此雙位元快閃記憶胞6 4施行一程式化（program) 過程時，如第五（A)圖所示，以左位元的編程為例，位 元線電壓V B L施以一正電壓，大小為1〜4 V之間，例如 2. 5V，該源極線電壓則為接地狀態（VS= 0)，並對第一P 型井施加一足夠大的負電壓，例如-2 . 5 V，以使其與ί及極

4 69 60 1 五、發明說明（7) 產生足夠大的帶間穿遂（Band-to-band tunneling，BTBT) 電流，並利用一足夠負的字元線電壓，例如V W L= - 8 V，以 藉此使感應熱電洞之隧穿穿過該絕緣層4 2，進而使電洞捕 陷（trapped)在該捕捉層44之左位元52電荷儲存區域 内，以儲存程式化狀態後之電荷狀況，達到編程寫入之功 效。此時的右位元，則因為將第二P型井電壓接地VPW2= 〇，使其與汲極不會有足夠多的帶間穿遂，因而右位元不 會有編程寫入的情形。 當此雙位元記憶胞6 4之左位元施行一抹除（e r a s e) 過程時，如第五（B)圖所示，該位元線電壓VBL為一懸浮 狀態（V B L= F 1 o a t)，並將該源極線電壓V S為0 V，閘極字 元線電壓V W L為一足釣大的正電壓，例如7 V，如此，元件 的通道形成，並將源極V S的0 V經由通道傳送到電壓為懸浮 態的汲極，且第一 P型井電壓VPW1為一個足夠大的負電 壓，例如-5 V，利用這足夠大的負電壓，與汲極以及通道 的0 V電壓，在通道區域產生帶間穿遂，其部分的熱電子便 會經由字元線·電壓VWL為足夠大的垂直電場吸引，穿越氧 化層4 2能障，到達捕捉層4 4，進而使電子捕陷在該捕捉層 4 4之左位元5 2電荷儲存區域内且與上述編程相同位置的地 方，以補償電荷儲存區域内的電洞而右位元部分則因第二 P型井電壓VPW 2= 0，就不會有上述抹除狀況產生。 請參考第六圖所示，在上述之抹除過程中，該位元線 電壓V B L亦可施以一小正電壓，其係為1. 5 ~ 3 . 5 V，閘極字 元線電壓V W L為一足夠大的正電壓，例如7 V，如此，元件

第10頁 A t) 9 6 Ο 1 五、發明說明（8) 的通道形成，電子由源極經由通道流到汲極’並經由位元 線電壓VBL的加速產生熱電子，與一般的通道熱電子注入 (Channel Hot Electron injection)不同的是，此操作所 施加的位元線電壓VBL並不夠大到足以使通道熱電子有足 夠能量越過氧化層4 2的能障，必須經由該第一 P型井施加 一負電壓VPW1= -2〜-3.5V，產生第二熱電子注入（Channel Initiated Secondary Electron injection)，來完成抹 除之工作。 . 在施行上述程式化及抹除過程中，皆是以左位元為例 來加以說明，而關於右位元之程式化及抹除過程之操作方 法，其係將源極線電壓VS、位元線電壓VBL與字元線電壓 VWL保持保持原本狀態，僅需將ί 一 P型井電壓VPW1與第二 P型井電壓V P W 2之外加電壓互換，即可對右位元完成程式 化及抹除之操作。 本發明係以前述具有P型半導體基體之快閃記憶胞來 說明本發明之結構特徵及其操作方法，此外，本發明更可 以N型半導體基體組成之記憶胞構造達到相同之功效。其 中，在具有N型半導體基體的快閃記憶胞中，該第一離子 摻雜區域及汲極將改變為P型摻雜區者，該第二離子摻雜 區則為相對應之N型摻雜區，其餘之構造與其相關位置則 與上述相同，故於此不再贅述；而此具有N型半導體基體 的快閃記憶胞的程式化寫入、抹除及讀取的操作方法，僅 需施加與上述具有P型半導體基體之快閃記憶胞相反的操 作電壓即可，換言之，在操作過程中，將施加於具有P型

469601 五、發明說明（9) 半導體基體之快閃記憶胞之正、負電壓分別轉換成負、正 電壓，並將原有之零電壓、接地狀態與浮接狀態保持不 變，以藉由此反相操作電壓完成具有N型半導體基體的快 閃記憶胞的程式化寫入、抹除及讀取的動作。 因此，本發明在同一快閃記憶胞讀取左右不同位元 時，記憶胞之汲極和源極係固定不變的，使得周邊線路簡 單，以有效解決習知美國專利第6 0 Π 7 2 5號在讀取左右位 元時之讀取方向必須反向操作、導致周邊線路更加複雜及 增加面積的缺失。 -另外，本發明之雙位元快閃記憶胞陣列中不需要場氧 化層或溝槽式絕緣層，並具有製程簡單、密度高以及面積 小之特性。 惟，以上所述實施例僅係為說明本發明之技術思想及 特點1其目的在使熟習此項技術者能夠瞭解本發明之内容 並據以實施，當不能以之限定本發明之專利範圍，即大凡 依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋 在本發明之專利範圍内。

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Claims (1)

1. 469 601

   __一案號 89叫1刊 六、申請專利範圍 1、一種雙位元溝槽式閉極 括： 非揮發性快閃記憶胞結構，包 一半導體基體； 第-離子摻雜區’係位 為 參 一源極； 干等體基體之表面，用以作 在該第一離子摻雜區 雜區，且該溝措結構传，置有溝槽結構及第二離子夺 介電層； ' ^ 3閘極以及包圍該閘極的絕緣 一汲極，疊設於該第二離子 一絕緣層，覆蓋在該溝槽上 一導電層’位在該汲極上以 與該溝槽分隔。 摻雜區上； 方；以及 連接各没極，並利用該絕緣層 2_如申請專利範圍第丨項所述之雙位元溝槽式閘極非揮 性快閃S己憶胞結構，其中’該半導體基體為p型半導體 質及N型半導體材質其中之一所構成。 3. 如申請專利範圍第丨項所述之雙位元溝槽式閘極非揮發 性快問6己憶胞結構，其中’ S玄第一離子摻雜區域及汲極 摻雜第一同型之離子’而該半導體基體及該第二離子摻雜 區係摻雜第二同型之離子’且該第一同型之離子斑筮 _ 塑之離子係相異者。 十〃弟—同 4. 如申請專利範圍第1項所述之雙位元溝槽式閘極非揮發 性快閃記憶胞結構，其中，該絕緣介電層係為_包含氧"化 層、捕捉層及氧化層之構造。 5_如申請專利範圍第i項所述之雙位元溝槽式閘極非揮發

   469601 _-案號 89126176 六、申請專利範圍 性快閃記憶胞結構，其中 射入該絕緣介電層的電洞 争年丨〇月f 曰_修正 ，該絕緣介電層為接受並留住被 之電荷儲存區域。 6 ·如申請專利範圍第1項所 性快閃記憶胞結構，其中 一間隔壁。 述之雙位元溝槽式閘極非揮發 在該絕緣層之兩側更分別設有 ^ 一種雙位70溝槽式閘極非揮發性快閃記憶胞操作方法， 該快閃記憶胞係在-P型半導體基體上設有—源極、汲極 及一溝槽式閘極，並在該溝槽式間極二側各形成一摻雜區 域)並於該源極、汲極與閘極上分別施加一源極線電壓、 位70線電壓與字元線電壓；該操作方法包括： 施行一程式化過程，該字元線電壓為—負電壓，該位 ，線電壓施以一正電壓，該源極線電壓則為接地狀態，Λ且 遠溝槽式閘極二側之摻雜區域之外加電壓係分別為一 壓與接地狀態； 、电 施行一抹除過程，該字元線電壓為一正電壓，該位元 線電壓為浮接狀態，該源極線電壓為接地狀態，且該溝样 式閘極二側之摻雜區域係分別施加—負電壓與接地狀熊. 以及 α， 施行一讀取過程，該字元線電壓為—正電壓，該位元 線電壓為接地狀態，該源極線電壓係一相對略低於該字_ 線電壓之正電壓，且該溝槽式閘極二側之摻雜區域係分別 施加一負電壓與接地狀態。 8 ·如申請專利範圍第7項所述之雙位元溝槽式閘極非揮發 性快閃記憶胞操作方法，其中’在施行該抹除過程令，該

   第15頁 469601 ----SS__89126176 和年丨0月·^日 你不 六、申請糊範U " ^ 位元線電壓更可為一接地狀態。 9.如申請專利範圍第7項所述之雙位元溝槽式閘極非揮發 性快，記憶胞操作方法，其中，在施行該程式化過程中， 當，字元線電壓為一正電壓，該位元線電壓為相對略低於 該字π線電壓之正電壓，該源極線電壓為接地狀態，且該 漢槽式閘極一側之摻雜區域係分別施加一負電壓與接地狀 態；則於抹除過程時，該字元線電壓為一負電壓，該位元 線電壓施以一正電壓，該源極線電壓則為接地狀態，且該 溝槽式閘極一側之摻雜區域之外加電壓係分別為一負電壓 與接地狀態。 ' 1 0,—種雙位元溝槽式閘極非揮發性快閃記憶胞操作方 法’ s亥快閃記憶胞係在一N型半導體基體上設有一源極、 没極及一溝槽式閘極，並在該溝槽式閘極二侧各形成一摻 雜區域’並於該源極、汲極與閘極上分別施加一源極線電 壓、位元線電壓與字元線電壓；該操作方法包括： 施行一程式化過程’該字元線電壓為一正電壓，該位 元線電壓施以一負電壓’該源極線電壓則為接地狀態，且 該溝槽式閘極二側之摻雜區域之外加電壓係分別為一正電 壓與接地狀態； 施行一抹除過程’該字元線電壓為一負電壓，該位元 線電壓為浮接狀態，該源極線電壓為接地狀態，且該溝槽 式閘極二侧之摻雜區域係分別施加一正電壓與接地狀態； 以及 施行一讀取過程’該字元線電壓為一負電壓，該位元

   第16頁 ο 6 9 6 4 虎 案 76 -* 6 2 正 修 ’該源極線電壓係一相對略低於該字元 B姑、:婆诚式閘極二側之摻雜區域係分別 六、申請專利範圍 線電壓為接地狀態 _ _ 線電壓之負電壓，且該溝槽 施加一正電壓與接地狀態。 1 1 ·如申請專利範圍第1 0項所述之雙位元溝槽式閘極非揮 發性快閃記憶胞操作方法，其中，在施行該抹除過程中， 該位元線電壓更可為一接地狀態。 12.如申請專利範圍第10項所述之雙位元溝槽式閘極非揮 t性ί閃Ϊ憶胞操作方法，其中，在施行該程式化過程 低於:ί Γ =線電壓為—負電塵’該位元線電壓為相對略 且^二7、門f厘之負電壓，該源極線電壓為接地狀態， 區域係分別施加…遷與接 位元線亀電塵為-正電壓，該 且該溝样式^ k貞電1，忒源極線電壓則為接地狀態， Φ f筹槽式間極二倒之摻雜區域之外加雷愿你八別為一 τ 電壓與接地狀熊。 —心汴加ΐ壓係分別為一正 第17頁