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五、發明說明（1 ) 經濟部智慧財產局員工消费合作杜印製 登明領域 本發明係關於一種非依電性半導體記憶體裝置，且更 特別關於允許無法操作記憶體晶胞出現的非依電性半導體 記憶體裝置。 技關技術之;fe诚 近年來，細胞式電話不只完成_語音通信也傳輸字元 或影像貧料；細胞式電話之資訊内容已增加而建入細胞式 電活的記憶體裝置之容量傾向擴大；另外，針對音樂資料 的傳遞服務在網際網路上已開始；傳遞的音樂資料儲存在 一可攜式儲存裝置中，並藉由例如把儲存裝置插入一可攜 式音訊設備來播放。 當可攜式設備已如上述散播時，已需要裝設或設定在 可攜式設備上的多數之記憶體裝置；此類型之記憶體裝置 在電力消耗上須低（特別是在待用狀態中），在儲存容量上 須大而在尺寸上須小；再者，此類型之記憶體裝置經常受 制於其中一方塊或部段由多個位元組成的擋案管理；在此 情形中，在如硬碟或軟碟的記憶體裝置中一些位元允許有 缺損。 一快閃記憶體係非依電性並能夠使資料重新電氣寫入 和抹除資料，故它最適合可攜式設備；因此，快閃記憶體 之產量逐年增加；一般上’快閃記憶體之記憶體晶胞陣列 係由多個方塊（有時稱為部段）構成；方塊是儲存在記憶體 晶胞中的抹除資料之最小單位；另外，方塊係由多個頁次 構成° 本紙張尺度適用中國國家標準（CMS) A4規格（210 X 297公釐） 4 I ^ --------------f ^ (請先閲讀背面之注意事項再填寫本頁) A7 B7 經if*部*智慧•財J-局S·工消費合作社印製 五、發明說明（ 第1圖顯示在快閃記憶體中寫入資料的整個晶片抹除 之流程。 首先，在步驟S201，指出一方塊號碼的一計數器值 被設定於零。 接著’在步驟S202，來檢查由計數器值指出的一方 塊之資料是否已被抹除：如果資料已被抹除，則程序轉到 步驟S204 ;如果資料尚未抹除，則程序轉到步驟S203。 在步驟S203，快閃記憶體之所有方塊被選取且其之 資料抹除操作被實施；其後，程序再轉到步驟S2〇2。 在步驟S204 ’來檢查由計數器值指出的方塊號碼是 否最大值；如果方塊號碼是最大值，則資料之批次抹除操 作完成；如果方塊號碼不是最大值，則程序轉到步驟 S205 ·> 在步驟S205，計數器值以-來增量，藉此增加由計 數器4曰出的方塊號碼；其後，程序轉到步驟S2〇2。 然後，程序重複直到整個晶片完全抹除為止。 習用上，快閃記憶體使所有内建方塊之操作受保證而 敦運H如果㈣記憶體與如上述硬碟或軟碟相似來 用於樓案’則所有方塊無須都為良好；因&，允許一預定 數目之方塊不良的快閃記憶體(此後參照為”供檔案用的快 閃記憶體，，）已被裝運；—船卜， 知上供擋案用的快閃記憶體已 在具有高密度之優點的咖〇型或卿型上來發展。 _同.夺不良方塊内的記憶體晶胞無法可靠地使其所有 位元之資料抹除；因此， 供檔案用的快閃記憶體，在當 ------------裝-------- 訂 - --------線 (請先閱讀背面之注意ί項再填寫本頁)
A7 B7 五、發明說明（ 如第1圊顯不的貫施整個晶片的資料抹除時處理步驟S2〇2 後程序總是轉到步驟S203 ;換言之，供檔案用的快閃記 憶體有整個晶片的抹除操作永不完成的問題。 再者’講買供檀案用的快閃記憶體的使用者需要藉由 製作一圖表或類似者來管理在快閃記憶體中出現的不良方 塊。 第2圖顯示用來製作一不良方塊圖表的流程：此流程 係由裝忒快閃s己憶體的系統或使用者之檢視裝置來執行； 快閃記憶體以其良好方塊之所有位元被抹除而裝運。 首先，在步驟S101，指出一方塊號碼的一計數器之 值被設定於零。 接著’在步驟S102 ’來檢查在由計數器值指出的一 方塊内之那些”0”和” 1 ’·頁次的資料是否已抹除；如果所有 頁次和’’ 1”之資料已抹除，則方塊被判定為良好’而程 序轉到步驟S104 ;如果頁次”〇”和’Ί .之資料尚未抹除，則 方塊被判定為不良’而程序轉到步驟s丨〇3 ;有時，在步 驟S1 02，資料抹除可能對方塊内的所有頁次都來檢查。 在步驟S103，計數器值如一不良方塊號碼的被储存 在不良方塊圖表中，而程序轉到步驟S1 〇4。 在步驟S104，來檢查由計數器值指出的方塊號碼是 否最大值；如果方i鬼號碼是最大值，則不良方塊圖表之製 作完成；如果方塊號碼不是最大值，則程序轉到步驟 S105。 在步驟S10 5，計數器值以一來增量，藉此增加由計 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝·-------訂—-------線\ 經濟部智慧財產局員工消費合作社印製 五 •. . . 經濟部智慧財走局-員工消費合作社印製 A7 —______B7__ 發明說明（4 ) 數器指出的方塊號碼；其後’程序轉到步驟s 102。 然後，上面程序重複直到不良方塊圊表製成為止：不 良方塊圖表必須針對每一購入的快閃記憶體來製作，引起 大的工作負荷。 再者，裝設快閃記憶體的系統需要根據不良方塊圖表 來控制以存取任何不良方塊。 本發明之概龙· 本發明之一目的係提供一種能夠由其自己控制不良方 塊的非依電性半導體記憶體裝置。 本發明之另一目的係在允許不良方塊存在的非依電性 半導體記憶體裝置中易於實施—資料抹除操作。 根據本發明中的一非依電性半導體記憶體裝置之一層 面’該裝置包含各包括能夠使資料重新電氣寫入的多個非 依電性記憶體晶胞之多個記憶體晶胞單元；一儲存單元·, 及一存取禁止電路。該储存單元儲存不正常操作的記憶體 晶胞單元之缺陷資訊。該存取禁止電路根據儲存在該储存 單兀中的缺陷資訊來判定裝置内記憶體晶胞單元之情況。 依據判定結果來禁止針對不正常操作的記憶體晶胞單元之 存取。因為該裝置可由自己控制不正常操作的記憶體晶胞 皁元之資訊，故裝置之使用者無須管理缺損的記憶體晶胞 單7L，14改善裝置之使用性並減少裝設此裝置的系統之成 本。 根婶本發明中的非依電性半導體記過體裝置之另一層 面，該儲存單元係由非依電性元件形成：因此，不正常 本紙張尺度顧中關家標準（CNS)A4規格⑵ο x 297公爱)--------- ----------I--裝.-------訂---------線 {請先閱讀背面之注意事項再填寫本頁) 465081 A7 B7 經濟部智慧財產局員工消費合作社印製 層 五、發明說明（ 作的記憶體晶胞單元之缺陷資訊獨立於電源供應器之開; 關在裝置中保持；例如，在一晶圓上裝置之探針測試或其 包裝之分類測試後，缺陷資訊可藉利用測試結果而儲存在 儲存單元中；換言之，缺陷資訊在裝置裝運前即儲存在儲 存單元中；這使得裝置之使用者無需製作—不良方塊圖表 或類似者’導致大幅改善使用性。 根據本發明中的非依電性半導體記過體裝置之另一層 面，該儲存單元係由在記憶體晶胞單元中分別形成的非依 電性記憶體晶胞構成；在記憶體晶胞單元是否正常操作上 的缺陷資訊被儲存在各記憶體晶胞單元令；可能在其中的 儲存單S上實施與在正常操作中使用的記憶體晶胞中相同 的寫入操作和抹除操作：這致使簡單形成用來控制該儲存 單元的電路。 根據本發明中的非依電性半導體記過體裝置之另一層 面，該儲存單元係依據一可允許數目之不正常操作記憶體 晶胞單元而形成；因此，不再需要在各記憶體晶胞單元中 形成該儲存單元，導致減少晶片尺寸。 根據本發明中的非依電性半導體記過體裝置之另一層 面，該裝置包含一輸出控制電路；該輸出控制電路在已存 取一無法操作記憶體晶胞單元時把缺陷資訊輸出到外部； 裝設該裝置的系統可無需任何特殊控制圖表或類似者而容 易獲得缺陷資訊；換言之，它可容易檢測到由於一不適當 存取之_發生而已禁止該記憶體晶胞單元之操作。 根據本發明中的非依電性半導體記過體裝置之另 t紙張尺度適用中國S家標準（CNS)A4規格（210 x 297公爱 *-*^---—lit· —---II — / (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（ A7 B7 經 濟‘ 智 慧- 財 產· 局 員 工 消費 合 作 社 印 Μ 面’當已存取一無法操作記憶體晶胞單元時缺陷資訊響應 於來自外部的一要求而輸出；因此，裝設該裝置的系統可 然需任何特殊控制圖表或類似者而容易獲得缺陷資訊；再 者’該系統可以其自己的控制時序來獲得缺陷資訊。 根據本發明中的非依電性半導體記過體裝置之另一層 面，該由外部對缺陷資訊之要求係由一命令輸入來做到： 因此’裝設該裝置之系統可無需改變硬體地藉由與其他命 令者相似的一控制來獲得缺陷資訊。 根據本發明中的非依電性半導體記過體裝置之另一層 面，該裝置包含各包括能夠使資料重新電氣寫入的多個非 依電性記憶體晶胞之多個記憶體晶胞單元；及一儲存單 疋。該儲存單元儲存不正常操作的記憶體晶胞單元之缺陷 資讯。另外，在不正常操作的記憶體晶胞單元上已發生抹 除操作時，裝置中的電路強迫終止在記憶體晶胞單元上的 抹除操作；不像習知技術中的，它可防止在不正常操作的 記憶體晶胞單元永不完成的抹除操作；特別是，它可防止 在完全抹除多個記憶體晶胞單元之程序中操作的中斷。 根據本發明中的非依電性半導體記過體裝置之另—層 面，該儲存單元係由在記憶體晶胞單元中分別形成的非依 電性記憶體晶胞構成；在記憶體晶胞單元是否正常操作 的缺陷資訊被儲存在各記憶體晶胞單元中；在該儲存單 上的寫入操作和抹除操作可與那些在正常操作中使用的 憶體晶-胞者相同地來實施；這致使簡單形成用來控制該储 存單元的電路。 上 元 記
-------I------裝--------訂-- ----I —，線 ί請先閱讀背面之注意事項再填寫本頁) 46 50 8 1
五、發明說明（ 根據本發明中的非依電性半導體記過體裝置之另一層 面，該儲存單4依據-可允許數目之不正常操作記憶體 晶胞單元而形成；因此，不再需要在各記憶體晶胞單元中 形成該儲存單元，導致減少晶片尺寸。圊式之簡單描1;…'中相同元件由相同參考標號指示的伴隨圖式結 合閱讀時從下面詳細描述，本發明之本質、㈣、和應用° 將變得更明顯，其中： 第1圖係顯示在習知技術中寫人—快閃記憶體的整個 抹除資料之程序的流程圖； 第2圖係顯示在習知技術中製作一不良方塊圖表 序的流程圖； 第3圖係顯示第一實施例的方塊圖； 第4圖係顯示第3圖中顯示的列位去止解碼器之細節的電 之程 (請先閱讀背面之注意事項再填寫本頁) 路圖； 第5圖係顯示弟4圖中顯示的一解碼電路之細 節的電路 圖； '裝 -- ---— —訂------！ ·線^ 經濟部智慧財產局員工消費合作社印製 第6圖係顯示第3圖中顯示的不良方塊輸出電路之細節 的電路圖： 第7圖係顯示在第一實施例中把不良方塊資訊寫入— 閂鎖電路之操作的時序圖； 第8圊係顯示在第一實施例中在一良好方塊上之讀取 操作的1時序圖； 第9圖係顯示在第一實施例中在一不良方塊上之讀取 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） 10 經t部智«-財產忌員工消費合作社印製 Α7 Β7 五、發明說明（8 ) 操作的時序圖； 第10圖係顯示在第一實施例中寫入一快閃記憶體的整 個抹除資料之程序的流程圖； 第11圖係顯示第二實施例的方塊圖； 第12圈係顯示第丨1圖中顯示的記憶體晶胞陣列之細節 的電路圖； ^ 第13圖係顯示第11圊中顯示的一資料暫存器之細節的 電路圊； 第Η圖係顯示第13圊中顯示的頁次緩衝器之細節的電 路圖； 第15圖係顯示第13圖中顯示的另一頁次緩衝器之細節 的電路圊； 第丨6圖係顯示在第二實施例中在一不良方塊上之讀取 操作的時序圖； 第17圖係顯示在第二實施例中在一良好方塊上之讀取 "操作的時序圖； 第18圖係顯示在第二實施例中在一不良方塊上之抹除 操作的時序圖； 第19圖係顯示在第二實施例中在一良好方塊上之抹除 操作的時序圖； 第20圖係顯示第三實施例的方塊圖； 第21圖係顯示第20圖中顯示的不良方塊控制電路之細 節的電_路圖； 第22圖係顯示第21圖中顯示的頁次緩衝器和位址判定 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
II --- ---------I ^--------— - ------ (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消t合作社印製 4 6 5 0 8 1 A7 ------------B7___ 五、發明說明（9 ) 電路之細節的電路圖： 第23圖係顯示在第三實施例中當電源打開時把不良方 塊資訊鎖入頁次緩衝器之操作的時序圖； 第24圖係顯示列位址解碼器之另一例的電路圖； 第25圖係顯示解碼電路之另一例的電路圖； 第26圖係顯示用來從I/O端子輪出不良方塊資訊的輸 出電路之一例的電路圖； 第27圖係顯示輸出不良方塊資訊之操作的時序圖；及 第28圖係顯示輸出不良方塊資訊之操作之另一例的時 序圖。 I佳實施例之;fe冰 現在將參考於圖式描述本發明之實施例。 第3圖顯示本發明中的一非依電性半導體記憶體裝置 之第一實施例；在下面描述中，與端子名稱相同的符號將 被用於饋過端子的信號，例如，一，’位址端子ADD”用於一” 位址信號ADD” ；此外，信號名稱和端子者將有時表達為 縮短名稱，例如’”位址信號Add”為”ADD信號，，、及一，， 共同閂鎖致能端子CLE”為一”CLE端子，’；在其尾部加上 記號”#•’和’’B”的信號和端子為負數邏輯。 本實施例之非依電性半導體積體電路藉由使用CMOS 製程技術在一矽基體上形成為64M位元之一 NAND型快閃 兄憶體：此快閃記憶體與硬碟、軟碟及類似者同樣地主要 用於檔案。 快閃記憶趙包含一 I/O控制電路1 〇、一不良方塊輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 12 -----------「裝--------訂---------線*> <請先閱讀背面之注意ί項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（10 ) 電路12、-邏輯控制電路14、—備妥L制m -狀態暫存器18、一位址暫存器20、一命令暫存器22、_ 晶片控制電__高電壓產生器26、—列位址緩衝 -列位广解碼1：^:-行位址緩衝器32、—行解碼器34、 〜…-事十、::認 - :^..i丨〇控制電路丨6¾凌為快閃記憶體晶片之操作所需來 自外部的資訊’並把晶片之狀態輸出到外部；藉由舉例， I/O控制電路ίο接收-命令信號、透過1/〇端子1/〇〇_1/〇7接 收的-資料信號和位址信號，而它把收到信號輸出到内部 電路。
不良方塊輸出電路】2接收-不良方塊旗標信號BBLK FLG及-待用信號PD，而它把不良方塊之資訊透過一旗 標端子FLG#輸出到外部。 邏輯控制電路14接收透過一晶片致能端子CE#從外部 供應的信號、一命令閂鎖致能端子CLE、一位址閂鎖致能 端子ALE、一寫入致能端子WE#、一讀取致能端子re#、 一寫入保護端子wp#及一備區致能端子SE# ’而它把多個 控制信號輸出到晶片控制電路24。 備妥/忙線控制電路16包括其源極接地而其汲極連接 至一備妥/忙線端子RY/BY#的一 nM〇s電晶體：此1^(^電 晶體之閘極受晶片控制電路24控制；備妥/忙線控制電路16 具有把/a片之備妥或忙線情況傳輸到外部的功能。 狀態暫存器18接收來自晶片控制電路24的資訊，而把 本紙張尺度適用中國國家標準（CNS)A4規袼（2i〇x297公餐） 13 I Μ------- ^---------線 ί靖先閱讀背面之注意事項再填寫本頁) 465081 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 杜 印 Μ 五、發明說明（11 ) 收到資訊輸出到I/O控制電路1〇。 位址暫存器20接收來自〖/ο控制電路1〇的位址信號， 而把收到信號輪出到列位址緩衝器28以及行位址緩衝器 32 〇 命令暫存器22接收來自I/O控制電路〗〇的命令信號， 而把收到信號輸出到晶片控制電路2 4。 晶月控制電路2 4依據由外部供應的信號來控制整塊晶 片’且它也控制晶片狀態之傳輸到外部；晶片控制電路24 把待用信號PD輸出到不良方塊輸出電路丨2，且它把一重 置k號RST、一設定信號SET及一致能信號£ΝΒ輸出到列 位址解碼器30。 南电整產生26接收來自晶片控制電路24的控制信號 並產生一高電壓，而它把此電壓饋到列位址解碼器3〇和記 憶體晶胞陣列40。 列位址緩衝器28把來自位址暫存器20的位址信號傳輸 到列位址解碼器30 ;列位址解碼器30具有把來自列位址緩 衝器28的列位址信號解碼且然後致動字元線识[之一預定 者的功能；另外，列位址解碼器30輸出不良方塊旗標信號 BBLK FLG。 行位址緩衝器32把來自位址暫存器20的位址信號傳輸 到行解碼器34 ;行解碼器34把行位址信號解碼，並把經解 碼信號輸出到資料暫存器36。 資—料暫存器36把寫入資料傳輸到記憶體晶胞陣列4〇， 而它也把讀取資料從記憶體晶胞傳輪到I/O控制電路丨〇 ; I --------I I ^ --- ----^ * I -------^ *-請先閱讀背面之注意事項再填寫本頁) 五、發明說明（12) 感測放大器38把要傳輸到資料暫存器36的讀取資料放大； 記憶體晶胞陣列4 0包括各具有能夠使資料重新電氣寫入的 多個非依電性記憶體晶胞之多個記憶體晶胞單元（未顯 示）；在此實施例中，記憶體晶胞單元將稱為”方塊”：記 憶體晶胞之資料以方塊為單位來抹除。 有時，快閃記憶體被饋與一供應電壓VCC、專用於I/O 端子的一供應電壓VCCQ、及來自外部的一接地電壓VSS : 供應電壓VCCQ被饋至I/O控制電路10。 第4圖顯示列位址解碼器30之細節。 列位址解碼器30包括一 pMOS電晶體42 ' — nMOS電 晶體44 ' 一 NOR電路46 '及多個解碼電路48 ;此下，”pMOS 電晶體”和”nMOS電晶體··將分別定為”pMOS”和"nMOS”。 pMOS 42使其源極連接於電源供應線VCC，而使其汲 極連接於節點NODE，且它在閘極接收一致能信號ENB ; 另一方面，nMOS 44使其源極連接於接地線VSS，而使其 汲極連接於節點NODE，且它在閘極接收ENB信號；ENB 信號係由例如CE#信號產生，而當晶片被致動時它轉到低 位準。 NOR閘46接收節點NODE之電壓和ENB信號，而它輸 出BB LKFLG信號；節點NODE連接至個別解碼電路48。 解碼電路48係用來選擇抹除單元之方塊的電路；解碼 電路48各饋有來自列位址緩衝器28的多個位址信號Zs(高 位址位元）和XTs(低位址位元）、及來自晶片控制電路24的 重置信號RST和設定信號SET ;各解碼電路48具有依據位 15 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適闬中國國家標準（CNS)A4規格（210 X 297公釐） A7 4 6 5 0 8 1 ____B7__ 五、發明說明（l3 > 址信號Zs和XTs來致動預定字元線WL的功能。 第5圖顯示解碼電路48之細節。 解碼電路48包括一 AND電路50，串聯連接的 nM〇S(nMOS 電晶體）52a、52b，一問鎖電路 54，一 nMOS 56，串聯連接的nMOS 58a、58b，一抽吸電路60，及各由 — nMOS構成的多個字元線驅動器62。 AND電路50接收多個位址信號Zs，而把經解碼信號 輸出到nMOS 52a之閘極作為一選擇信號xDECSEL ;在 此’饋到AND電路50的位址信號Zs之邏輯由解碼電路48 決定。 nMOS 52a使其汲極連接於節點NODE，並在其閘極接 收XDECSEL信號；nMOS 52b使其源極連接至接地線vss， 而使其閘極連接至一節點NDA。 nMOS 56a使其源極連接至接地線VSS而使其汲極連 接至節點NDA ’而它在閘極接收RST信號；nMOS 58a使 其汲極連接至一節點NDB ’而在其閘極接收XDECSEL信 號；nMOS 58b使其源極連接至接地線VSS，而在其閘極 接收SET信號。 閂鎖電路54藉由把兩反相器之輸入和輸出彼此連接而 組構；在此’互補性不良方塊資訊在節點NDA和NDB保 持；亦即’不像習知技術快閃記憶體的，此實施例之快閃 記憶體包含電氣保持供其自己用的方塊之缺陷資訊（此後 參照為不良方塊資訊”）的一儲存單元。 柚吸電路60在XDECSEL信號之致動期間把高電壓信 本紙張尺度適用+國國家標準（CNS)A4規格<210 * 297公釐） -----------ί '裝--------訂---------線成 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 16 A7 B7 經 濟 祭 智 慧· 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（Μ 號PASSVOLT饋至字元線驅動器62之nMOS的閘極。 字元線驅動器62係在XDECSEL信號之致動期間依據 位址信號XTs來選擇字元線WL的電路。 第ό圖顯示不良方塊輸出電路12之細節。 不良方塊輸出電路12由一反相器12a、一 NOR閘12b及 一 nMOS電晶體I2c组成；NOR閘I2b接收PD信號，並也透 過反相器12a接收BBLKFLG信號之經反相信號；nM〇s電 晶體12c之閘極受NOR閘12b之輸出控制；不良方塊輸出電 路12使nMOS電晶體12c導通並在pd信號處在低位準而 BBLKFLGk號處在而位準時把該低位準輸出到—rg端 子；亦即，不良方塊輸出電路12操作為把不良方塊資訊輸 出到外部的一輸出控制電路；因為不良方塊輸出電路12係 開路汲極型’故FLG端子在裝設快閃記憶體的系統之一基 體板上例如被拉上。 接著，將描述此實施例之快閃記憶體的操作。 第7圖顯示其中根據事先製作的一不良方塊圖表把不 良方塊資訊寫入閂鎖電路54之時序；在此例中，將解說方 塊”0〜和’’η·’係不正常操作的不良方塊之情形。 首先，一命令與在習知技術中相同的時序來輸入：更 特別地’ C L E 'is號被致動（向位準）’而一不良方塊寫入命 令BCOM透過I/O端子（第7(a)圖）被饋出；bc〇m命令與一 WEB信號之上升邊緣同步地被接收；第3圖中顯示的晶片 控制電_路24與BCOM命令之接收（第7(}3)圖）同步地輸出高 位準脈波之RST彳s號’藉由舉例，rsT信號在電力打開後 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 17 I------------訂-----I I I a (請先閱讀背面之注意事項再填寫本頁) 46 50 8 1 A7 ------—__B? _ 五、發明說明（15 ) 只針對第一 BCOM命令之饋送而致動。 (請先閲讀背面之注意事項再填寫本頁) 如第5圖中顯示的解碼電路48之nMOS 56a在接收RST 信號時導通’藉此把節點NDA改變至低位準而把節點ndb 改變到高位準（第7(c)圊）；亦即，所有解碼電路48之閂鎖 電路54由RST信號重置；偶爾，節點NDA之低位準指出受 對應解碼電路48控制的方塊為良好方塊a 接著’ ALE信號被致動（高位準），而為不良方塊的方 塊”0”之位址資訊（ADD)透過1/〇端子（第7(d)圖）以兩倍來饋 出，經分割位址資訊分別與WEB信號之脈波的上升邊緣 同步地被接受；在位址資訊之饋送後，一仿假web信號 被進一步致動（第7(e)圖）。 與方塊”0”對應的解碼電路48(第5圖）接收位址信號Zs 並由AND電路50致動（高位準）XDECSEL信號（第7(f)圖）： 1^08 5 83在接收\1^(：8£1__信號時導通：此外，晶片控制 電路24與仿假WEB信號之致動（第7(g)圖）同步地致動(高位 準）SET信號；nMOS 5讣在接收SET信號時導通；結果， 節點NDB轉到低位準，而節點NDA轉至高位準（第7(h) 經濟部智慧財產局員工消費合作社印製 圖）；亦即’不良方塊資訊被寫入與方塊，’〇”對應的解碼電 路48。 同樣的*不良方塊寫入命令BCOM和方塊·，η'，之位址 >讯被饋出，而不良方塊資訊被寫入與方塊”η”對應的解 碼電路4 8。 第8圊顯示在其中不良方塊資訊己被寫入的快閃記憶 體中的一良好方塊上之讀取操作的時序。 18 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） 經濟吧智象財產局員工消費合作社印製 A7 B7 五、發明說明（π ) 首先’一命令以與習知技術中相同的時序來輸入：更 特別地’ CLE信號被致動，而一讀取命令rc〇M透過I/O端 子被饋出（第8(a)圖）。 接著’ ALE信號被致動’而讀取位址資訊（Add)透過I/O 端子以三倍來饋出（第8(b)圖）；與讀取位址資訊對應的方 塊之解碼電路48接收位址信號Zs並致動XDECSEL信號： k 在此’在節點NDA處在低位準（指出良好方塊）的情形中， nMOS 52b被解除致動；因此，節點NODE之位準係由第4 圖中顯示的pMOS 42和nMOS 44來決定；因為在晶片之致 動期間ENB信號已被轉至低位準，故pM〇S 42導通，而 nMOS 44戴止；節點NODE由pMOS 42之導通而轉至高位 準（第8(c)圖）。 NOR電路46在接收節點NODE之高位準時輸出 BBLKFLG信號之低位準（第8(d)圖）。 第6圖中顯示的不良方塊輸出電路丨2在接收低位準之 ‘ PD信號和BBLKFLG信號時使其nMOS 12c戴止；據此， FLG#端子保持一高阻抗狀態Hi_z(第8(e)圖）；偶爾，nM〇s 12c藉由在一電力下降模式中把Pd信號轉至高位準而也截 止。 其後’當讀取操作在晶片内已開始時，rY/by#信號 達到低位準，對外部指出晶片處在忙線狀態。 苐9圖顯示在其中不良方塊資訊已被寫入的快閃記憶 體中的_一不良方塊上之讀取操作的時序。 首先’讀取命令RCOM和讀取位址資訊（ADD)在與第 本紙張尺度_中國國家標準（CN7)A4規格咖χ所公^ ) 19 -------------裝--------訂-----_丨丨-線 (請先閱讀背面之;i意事項再填寫本頁) A7 4 6 5 C 8 五、發明說明（17) 8圖令相同的時序來饋出（第9(a)、（…圖）。 與讀取位址資訊對應的錢之解碼電路48接收位址芦 號Zs並致動獲CSEU宮號；nM〇s 52a在接收XDECS_ 號時導通；在此，在節點NDA處在高 至低位準（第9⑷圖）；，然後，第4圖顯示的pM〇s 42導通： 然而，因為nM〇S 52a'52b具有比pM〇s 42者高的驅動能 力’故節點NODE不轉至高位準。 NOR電路46在接收節點N〇DE之低位準和_信號時 輸出高位準之BBLKFLG信號（第9(d)圖）。 第6圖中顯π的不良方塊輸出電路12在接收低位準之 PD信號和高位準之BBLKFLG信號時使其nM〇s i2c導通； 據此，FLG#端子之位準轉至低位準（第9(幻圖）。 此外，第3圖中顯示的邏輯控制電路14在接收高位準 之BBLKFLG信號時停止内部操作；結果，在不良方塊上 的讀取操作之實施被禁止；亦即，列位址解碼器3〇和邏輯 控制電路Η操作為禁止對不良方塊之存取的一存取禁止電 路；因為讀取操作不開始，故RY/BY#信號保持高位準來 對外部指出晶片處在備妥狀態。 第10圖顯示寫入快閃記憶體中的資料之整個晶片抹除 的流程。 首先，在步驟si，指出一方塊號碼的一計數器值被 設定於零。 接著，在步驟S2 ’來檢查由計數器值指出的方塊是 f -裝-----！1訂---------線{ f請先閱讀背面之浼意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（IS ) 經 濟 4r 智 慧 財 產 消 費 合 作 社 印 製 否一良好方塊；良好方塊由FL⑽端子之高阻抗狀態來確 認；如果是良好方塊’則整個晶片抹除之程序轉到步驟 S3 ;如果是一不良方塊（FL似端子，則程序跳過步 驟S3並轉到步驟S5。 在步驟S3，來檢查由計數器值指出的良好方塊之資 料疋否已抹除，如果資料已抹除，則程序轉到步驟S5 ; 如果資料尚未抹除’則程序轉到步驟Μ。 在步驟S4，快閃記憶體之所有方塊被選取，而資料 抹除操作被實施；其後’程序再轉到步驟S3。 在步驟S5，來檢查由計數器值指出的方塊號碼是否 最大值’如果方塊號碼是敢大值，則整個晶片抹除操作完 成’如果方塊號碼不是最大值’則程序轉到步驟％。 在步驟S6，計數器值以一來增量，藉此增加由計數 器指出的方塊號碼；其後，程序再轉到步驟S2。 以此方式，不檢查關於不良方塊的資料抹除防止步驟 S3和S4免於重複執行。 如上述的’根據此實施例之非依電性半導體記憶體裝 置’把解碼電路48中的列位址解碼的閂鎖電路54可儲存對 應方塊之不良方塊資訊；另外’邏輯控制電路14受控制來 根據不良方塊資訊阻停内部操作；因此，快閃記憶體之使 用者無需製作一不良方塊圖表；結果，可能加強供檔案用 的快閃記憶體之使用性並減少裝設該快閃記憶體的系統之 成本。 同時包含的是不良方塊輸出電路12及旗標端子 1·裝--- (請先Μ讀背面之注意事項再填寫本育) 訂 -線 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 21 4 6 5 0 8 ; A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（l9 ) FLG#，其把不良方塊已被存取通知外界：因此，裝設該 快閃記憶體的系統可無需任何特殊控制圖表或類似者而容 易獲得不良方塊資訊；換言之’可能由於對不良方塊存取 之發生而容易檢測讀取操作之禁止。 第11圖顯示本發明中的非依電性半導體記憶體裝置之 第二實施例；偶爾，相同符號分別指定給與第一實施例相 同的電路，而將省略這些電路之詳細描述。 此實施例與第一實施例不同在於一列位址解碼器66、 一資料暫存器68及一記憶體晶胞陣列7〇 : 一 bBLKFLG信 號由資料暫存器68輸出；其餘構造與第一實施例中者相 同。 第12圖顯示記憶體晶胞陣列70之細節。 5己憶體晶胞陣列7 0由多個方塊b l K構成；方塊b L Κ各 包括多個NAND型之記憶體晶胞行70a ;各個記憶體晶胞 行70a係由在選擇電晶體間串聯連接多個記憶體晶胞而形 成；與習知技術中的記憶體晶胞同樣的，各個記憶體晶胞 具有一控制閘和一浮接閘；字元線WL分別連接至記憶體 晶胞之控制閘；選擇線SG分別連接至選擇電晶體之閘極。 另外’圖式中最右邊的記憶體晶胞行7 〇 a被使用作為 用來儲存不良方塊資訊的晶胞；其他記憶體晶狍行7〇a被 用來儲存資料；各個記憶體晶胞行7〇a之兩端分別連接至 一位元線BL(或BBL)和一控制線ARVSS ;在此，位元線BBL 係用來_把不良方塊資訊傳輸到資料暫存器68的一信號線。 藉由以一高電壓（例如18V)供應至與記憶體晶胞對鹿 本紙張尺度適用中國國家標準（CNS)A4規格<21〇 χ 297公釐） 22 ----------i --訂------— If ^ (請先閱讀背面之注意事項再填窩本頁) 經濟爺智慧財產总員工消費合作社印製 A7 ___ B7__ 五、發明說明（) 的字元線WL並以一低電壓（例如0V)供應至位元線BL(或 BB L)的方式把電子從記憶體晶胞之通道射入其浮接閘而 在記憶體晶胞上實施一寫入操作。 以一低電壓（例如0V)供應至與記憶體晶胞對應的字元 線WL並以一高電壓（例如4V)供應至其他字元線WL和選擇 線SG且以該低電壓（例如0V)供應至控制線ARVSS的方式 k 在記憶體晶胞上實施一讀取操作；當電子累積在浮接閘中 (在一寫入狀態中）時，在記憶體晶胞中不形成通道，而控 制線ARVSS之電壓不傳輸到位元線BL ;相對的，當電子 不累積在浮接閘中（在一抹除狀態中）時，在記憶體晶胞中 形成通道，而控制線ARVSS之電壓傳輸到位元線BL。 藉由以一低電壓（例如0V)供應至記憶體晶胞的控制閘 並以一高電壓（例如20V)供應至記憶體晶胞之井區的方式 放射累積在浮接閘中的電子而在記憶體晶胞上實施一抹除 操作；此時，其資料不要抹除的記憶體晶胞之控制閘被保 i 持在例如浮接狀態中。 第13圖顯示資料暫存器68之細節。 資料暫存器68包括多個頁次緩衝器72、一單一頁次緩 衝器74、及用來檢測寫入操作和讀取操作之狀態的多個電 晶體和邏輯閘；位元線BL、一輸出資料匯流排線OBUS、 一寫入認證節點PVND和一抹除認證節點EVND分別連接 至頁次緩衝器72 ;位元線BBL和一不良方塊旗標信號 BBLKFJLGB連接至頁次緩衝器74 ;頁次緩衝器74被用來 傳輸一不良方塊之資訊。 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 23 -------------裝-----丨訂------- 線 (請先閱讀背面之泫意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^ 50 8 1 A7 ___ B7_ 五、發明說明（21 ) 當一抹除認證控制信號E VB處在其低位準時，pMOS 68a導通以把一供電壓VCC饋至節點EVND ;當一寫入認 證控制信號PVB處在其低位準時，pMOS 68b導通以把一 供電壓VCC饋至節點PVND。 OR閘68c接收EVB信號和節點EVND之電壓，且它使 輸出端連接至NOR閘68e之一輸入端；OR閘68d接收PVB 信號和節點PVND之電壓，且它使輸出端連接至NOR閘68e 之另一輸入端；當OR閘68c處在高位準（抹除操作之完成）、 OR閘68d處在高位準（寫入操作之完成）、且BBLKFLGB信 號處在高位準（對不良方塊存取）時，NAND閘68g輸出高位 準之認證通過信號VERPASS ; VERPASS信號被輸出到一 晶片控制電路24 ;當一讀取不良方塊信號RDBBLKB和 BBLKFLGB信號都處在低位準時NOR閘68f輸出高位準之 BBLKFLG信號。 第14圖顯示各個頁次缓衝器72之細節。 頁次緩衝器72包括一輸出電路76、一閂鎖電路78、及 多個控制電晶體；控制這些控制電晶體的信號從第11圖中 顯示的晶片控制電路24輸出；輸出電路76係由一定時的反 相器76a、及各由一nMOS形成的傳輸閘76b和76c組成；定 時的反相器76a係受一負載信號LD和一讀取信號RD控 制；傳輸閘76b由一控制信號YD1控制，而它透過定時的 反相器76a把保持在閂鎖電路78中的資料輸出到輸出資料 匯流排線OBUS ;傳輸閘76c由一負載信號LD控制，而它 把輸出資料匯流排線OBUS之資料傳輸到閂鎖電路78。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 24 -----------·ί '裝--------訂---------線A (請先閱讀背面之注意事項再填寫本頁) 經濟—知曰«.-財產局員工消費合作社印製 A7 B? 五、發明說明（22 ) 閂鎖電路78係與第5圖中顯示的閂鎖電路54相同的電 路；此閂鎖電路78保持在節點仙八2和NDB2的抹除認證 資訊或寫入認證資訊；當節點NDA2處在高位準時，nM〇S 72a導通’且節點EVND轉至低位準；同時，當節點NDB2 處在高位準時，nMOS 72b導通，且節點pvND轉至低位準。
節點NDB2透過串聯連接的nMOS 72c、72d連接至接 k 地線VSS ; nMOS 72c之閘極連接至一節點SNS，而nM〇S 72d者接收一 SET信號° 當寫入信號PGMON處在高位準時nMOS 72e把節點 ND A2、SNS彼此連接；當一放電信號DIS處在高位準時’ nMOS 72f把節點SNS保持在低位準；當一位元線控制信號 BLCNTRL處在高位準時nMOS 72g連接位元線BL和節點 SNS ;當一偏壓控制信號PBIAS處在低位準時pMOS 72h把 供應電壓VCC饋至節點SNS。 第1 5圖顯示頁次緩衝器7 4之細節。 ^ 頁次緩衝器74包括一輸出電路80、一閂鎖電路82、及 多個控制電晶體；控制這些控制電晶體的信號從第11圖中 顯示的晶月控制電路24輸出：輸出電路80係從第14圖中顯 示的輸出電路76除掉nMOS 76b而組成；輸出電路80之定 時的反相器80a係受一負載信號LDBBLK和一讀取信號 RDBBLK控制；輸出電路80之傳輸閘80c由LDBBLK信號 控制，而它把BBLKFLGB信號傳輸到閂鎖電路82。 閂鎖電路82係與第14圖中顯示的閂鎖電路82相同的電 路；此閂鎖電路82保持在節點NDA3和NDB3的互補性不 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 25 ---------—II* * 1 丨 I I 丨丨丨·丨丨 111 丨 _ <請先閱讀背面之注意事項再填舄本頁) 46 50 8 A7 B7 五、發明說明（23 ) 良方塊資訊。 節點NDB3透過串聯連接的nMOS 74c、74d連接至接 地線VSS ; nMOS 74c之閘極連接至一節點BSNS，而nMOS 74d者接收一 SET信號。 當寫入信號PGMONBBLK處在鬲位準時nMOS 74e把 節點NDA3、BSNS彼此連接；當一放電信號DISBBLK處 在高位準時，nMOS 74f把節點BSNS保持在低位準：當位 元線控制信號BLCNTRL處在高位準時nMOS 74g連接位元 線BBL和節點BSNS ;當一偏壓控制信號PBIASBBLK處在 低位準時pMOS 74h把供應電壓VCC饋至節點BSNS。 其次，將根據此實施例來描述快閃記憶.體之操作。 快閃記憶體預先使用來储存不良方塊之不良.或#·訊 '· ... ; : · 的所有晶胞都設定在一寫入狀態而使用來儲存良好方塊之 資訊的所有晶胞設定在一抹除狀態：在此實施例中，不良 方塊資訊被保持在非依電性記憶體晶胞中；因此，在用來 儲存不良方塊資訊的晶胞上的寫入操作和抹除操作可由不 像那些習知技術中者的快閃記憶體之製造者來實施；結 果，快閃記憶體之使用者無需製作習知技術之一不良方塊 圖表；這導致大幅縮減使用者之工作負荷。 第16圖顯示在一不良方塊上的讀取操作之時序。 首先，一讀取命令RCOM和讀取位址資訊（ADD)以與 第8圖中相同的時序來饋出。 其_後，D1SBBLK信號和PGMONBBLK信號被致動（高 位準），第15圖中顯示的nMOS 74f和74e導通，且節點 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) 裝-----一I —訂---------線·^ 經濟部智慧財產局員工消費合作杜印製 26 經濟爺智慧財產总員工消費合作社印製 A7 B7 五、發明說明（24) BSNS、NDA3轉至低位準（第16(a)圖）。 接著，選擇信號SG轉到高位準，PB1ASBBLK信號被 致動（低位準），且BLCNTRL信號被致動（高位準）；節點 BSNS被饋有供應電壓VCC，而同時，不良方塊資訊透過 位元線BBL從記憶體晶胞陣列70傳輸到節點BSNS :請注 意到此例說明不良方塊上的讀取操作，而在實際操作中記 ^ 憶體晶胞陣列70之位元線BBL被設定處在一浮接狀態；因 此，節點BSNS轉到高位準（第16(b)圖）。 接著，SET信號被致動（高位準），節點NDB3轉到低位 準，而節點NDA3轉到高位準（第16(c)圖）。 接著，RDBBLK信號被致動（高位準），而低位準之 BBLK FLGB信號（在節點NDA3處的資料之經反相資料）被 輸出（第16(d)圖）。 第13圖中顯示的NOR閘68f在接收低位準之 BBLKFLGB信號和RDBBLK信號時輸出高位準之 ^ BBLKFLG信號（第16(e)圖）；然後，第Π圖中顯示的一不 良方塊輸出電路以和第一實施例相同的方式把FLG#端子 之位準轉到低位準（第16(f)圖）。 第1 7圖顯示在一良好方塊上的一讀取操作之時序；在 此，只有與那些第16圖中者不同的時序將被解說。 當PBIASBBLK信號和BLCNTBL信號已被致動時，供 應電壓VCC被饋至節點BSNS ;同時地，不良方塊資訊（低 位準）孝過位元線BBL從記憶體晶胞陣列70傳輸到節點 BSNS ;因此，節點BSNS轉到低位準（第17(a)圖）。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 27 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁)
α 6 5 0 B 經濟部智慧財產局員工消費合作杜印製 Α7 Β7 五、發明說明（25 ) 接著，SET信號被致動；此時，因為第15圖中顯示的 nMOS 74c戴止故節點NDB3、NDA3之位準不改變（第17(b) 圖）。 接著，RDBBLK信號被致動，且高位準之BBLKFLGB 信號（在節點NDA3的資料之經反相資料）被輸出（第17(c) 圖）·’亦即’ BBLKFLGB信號之位準不改變結果， BBLKFLGB信號保持在高位準且FLG#端子保持在一高阻 抗狀態Hi-Z(第17(d)圖）。 第1 8圖顯示供一不良方塊用的抹除操作時序。 首先，一抹除命令ECOM和讀取位址資訊（ADD)以與 第8圖中相同的時序饋出。 接著，EVB信號被致動（低位準）；VERPASS信號當從 各頁次緩衝器72傳輸到節點EVND時依據方塊的經抹除狀 態來轉變；在此例中’方塊被不完全抹除，並因此，在一 預定時間後VERPASS信號轉至低位準（第i8(a)圖）。 此外’以與第16圖中相同的方式，DISBBLK信號和 PGMON BBLK信號被致動，且節點bsNS、NDA3轉到低 位準（第18(b)圖）；SET信號被致動（高位準），節點NDB3轉 至低位準，而節點NDA3轉至高位準（第i8(c)圖）；RDBBLK 號被致動’且低位準之BBLKFLGB信號被輸出（第18(d) 圖）；然後，FLG#端子之位準轉到低位準（第18⑷圖）。 第13圖中顯示的NAND閘68g在接收低位準之 BBLKFLGB信號時把VERPASS信號轉到高位準（第18(f) 圖）；亦即’資料暫存器68在不良方塊上的抹除操作期間 本紙張又度適用中國囷家標準（CNS)A4規格（210 X 297公釐） 28 -------11II ^^··---- - 訂---------線\ <請先閱讀背面之注意事項再填寫本頁) 經濟部智务財產局員工消費合作社印製 A7 B7 五、發明說明（26 ) 迫使VERPASS 號轉至向位準；晶片控制電路24在接收 VERPASS信號時強迫地終止抹除操作；結果，一 RY/Bγ# 端子變成一備妥狀態（高位準）：裝設該快閃記憶體的系統 在接收備妥狀態時把次一命輸入到快閃記憶體d 藉由舉例，系統可藉由重複實施上述抹除操作而全然 抹除快閃記憶體之資料；此時，在不良方塊上的抹除操作 - 被強迫通過；據此，系統可使用第1圖中顯示的習知技術 之整個晶片抹除流程。 偶爾，在此實施例中，針對一不良方塊的—寫入禁止 操作以和第一實施例相同的方式來實施：再者，可對每一 頁次以只有用來儲存與不良方塊中的實際不良頁次對應的 方塊資訊之晶胞被轉成寫入狀態的方式來禁止抹除操作。 第19圖顯示採除一良好方塊之操作時序；如果是良好 方塊，則BBLKFLGB信號不被致動（低位準卜且因此， VERPASS信號不被迫使轉至高位準；亦即，VERpAss信 k 號依據記憶體晶胞之一實際抹除狀態而轉變；據此，抹除 操作被接著實施。 也在此實施例中的，可獲得與前面第一實施例相同的 效果；再者，在此實施例中，不良方塊資訊被储存在非依 電性記憶體晶胞中；因此，不良方塊資訊可獨立於電源供 應器之打開/關閉而保持在晶片中；藉由舉例，在晶圓上 的一探針測試或一包裝之分類測試後’不良方塊資訊可藉 由利用—測試結果而儲存在記憶體晶胞中；亦即，不良方塊 資訊可在快閃記憶體裝運前預先儲存在晶片中；因此，快 卜紙張尺度適用中賴家標準（C卿A4規格⑵G χ 297公楚 t-------裝—--1 訂·--！！線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 465081 A7 __-_ B7 五、發明說明（27 ) 閃記憶體之使用者無需製作一不良方塊圊表或類似者，其 導致大幅改善使用者之使用率。 另外’用來儲存不良方塊資訊的記憶體晶胞在記憶體 晶胞陣列之各方塊的每一頁次中形成；因此，寫入和抹除 不良方塊資訊可與正常操作相似地來實施；結果，這使得 可能容易形成用來控制不良方塊資訊的電路：在此，可藉 由針對每一頁次寫入和抹除不良方塊資訊而用設定為一單 元（記憶體晶胞單元）的頁次來控制缺陷資訊β 此外’當不良方塊已被存取時認證通過信號VERPASS 被強迫改變到通過側上；因此’快閃記憶體裝設其上的系 統可在抹除操作甲不良方塊已被存取時不管實際抹除操作 之完成地獲得認證通過之資訊；因此可避免不良方塊上的 抹除操作如習知技術的永遠無法完成；特別是，程序可防 止免於中斷（由於程序不終止的情形所致的暫停）。 第20圖顯示本發明t的非依電性半導體記憶體裝置之 第二貫施例，有時’如在第一和第二實施例中的，相同符 號指定予相同電路’而將省略這些電路之詳細描述。 在此實施例中，輸出一 BBLKFLG信號的一不良方塊 控制電路86被新近形成；其餘構造係與第一或第二實施例 中相同。 第21圖顯示不良方塊控制電路％之細節。 不良方塊控制電路86包括用來把不良方塊位址儲存其 中的多個記憶體電路88、及供不良方塊用的一判定信號產 生器90 ;記憶體電路88係與為快閃記憶體允許的不良方塊 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 30 ----------- ^ -------i 訂----！* *5^ (請先閱讀背面之注意事項再填寫本頁) 經濟«F-智t財產局員工消費合作社印製 A7 —______B7___ 五、發明說明（28 ) 之最大數目相同之數目來形成。 各個記憶體電路8 8係由用來把不良方塊位址儲存其中 的一儲存單元92、頁次缓衝器94、及一位址判定電路96所 構成；儲存單元92包括對應於為選擇個別方塊所需的列位 址之數目的多個記憶體晶胞行92a ;藉由舉例，如果快閃 記憶體具有1024個方塊，則十個記憶體晶胞行92a形成； .各個記憶體晶胞行92a藉由在一非一電性記憶體晶胞之兩 側上連接選擇電晶體而構成；各個如此記憶體晶胞在其中 儲存一位元之不良方塊位址；一字元線BWL連接於記憶 體晶胞之控制閘極；選擇線SG1、SG2分別連接至選擇電 晶體之閘極；記憶體晶胞行92a之一端連接至對應頁次緩 衝器94’而其另一端連接至一控制線arvss。 位址判定電路96透過對應頁次緩衝器94直接收取一方 塊位址信號BADD、及儲存在各記憶體晶胞中的資料，且 匕比較匕們並然後輸出一判定信號Μη。 、判定信號產生器90係由一 OR電路構成；〇R電路在來 自位址判定電路96的判定信號MO-Μη中之任一個處在高 位準（指出不良方塊）時把BBLKFLG信號致動（至一高位 準）。 第22圖顯示頁次緩衝器94和位址判定電路96之細節。 頁次緩衝器94係由一反相器94a、把來自對應記憶體 晶胞的資料閂鎖的一 pMOS 94b和一 nMOS 94c、把閂鎖重 置的一 nMOS 94ci、及藉其把資料收入問鎖的一 pM〇s 94e 和一 nMOS 94f , nMOS 94d、pMOS94e和 nMOS 94f分別受 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公爱） 3] --------I ----裝----I---訂·！----線 (請先閱讀背面之注意事項再填寫本頁) 五 絰濟部智慧財產局員工消费合作社印製 46 508 1 A7 __-_ B7 發明說明（29) 一 RST信號、一偏壓控制信號BIAS和一BLCNTRL信號控 制：頁次緩衝器94使來自記憶體晶胞的資料當透過nM〇s 94f傳輸到一節點snS2時把它放大，且它閂鎖經放大資 料’經閂鎖資料被保持在節點SNS2和一節點SNS2B處。 位址判定電路96係由多個nMOS傳輸閘96a、ENOR電 路96b '及與個別頁次緩衝器94對應的AND電路96c構成。 ENOR電路96b由一反相器96b、及CMOS傳輸閘96e和 96f構成；此ENOR電路96b把來自頁次緩衝器94的資料和 在對應位.元的一方塊位址信號BADD比較；當此資料和 B ADD彳s號相等時，亦即，當一位元之方塊位址與一位元 之不良方塊位址一致時’ ENOR電路96b把一輸出節點OUT 轉至南位準，當方塊位址和不良方塊位址一致時，and 電路96c輸出位址一致信號Μη。 其次*將描述本實施例的快閃記憶體之操作。 不良方塊位址預先被分別寫入對應記憶體電路88 ;具 體地，與不良方塊位址之位元”1”對應的記憶體晶胞受到 寫入’然而與不良方塊位址之位元”〇，，對應的記憶體晶胞 受到抹除，寫入插作和抹除操作係由如在第二實施例中的 例如快閃記憶體之製造者來實施。 此外’在快閃記憶體開始其普通操作前，儲存在記憶 體晶胞行92a的不良方塊資訊需要被閂鎖入不良方塊控制 電路86之分別對應的頁次緩衝器94。 第23圖藉由舉例來顯示當電源打開時把不良方塊資訊 閂鎖之時序。 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） (請先閱讀背面之注意事項再填寫本頁) '裝·-----訂---------線-*-, 32 經濟^智秦財產局員工消費合作社印製 A7 B7 五、發明說明（3〇 ) S'先，快閃記憶體安裝其上的一系統之電源供應器被 打開，且一供應電壓VCC上升；當供應電達到一預 定值時，包括在快閃記憶體令的一電源供應器監測電路（未 顯示）之電源開啟重置信號P0RST被轉到低位準（第 圖）；在接收低位準之PORST信號時，第2〇圖中顯示的— 晶片控制電路24輸出RST信號（低位準之脈波）並把 , BLCNTRL信號保持在高位準達一預定時間（第23(b)圖）。 頁次缓衝器94在接收RST信號時把閂鎖重置；此外， 頁次緩衝器94之nMOS 94f在接收高位準iBLCNTRL信號 時把儲存在記憶體晶胞行92a中的資料傳輪到節點SNS2 ; 、，-。果與預先受到寫入的s己憶體晶胞對應之節點sns2的 位準被保持在高位準（第23(c)圖）；另一方面，與預先受到 抹除的記憶體晶胞對應之節點SNS2的位準被轉到低位準 (第23(d)圖），此位準被閂鎖在對應的頁次緩衝器94中作為 不良方塊貧訊：因此，完成把不良方塊位址載入記憶體電 路88内的頁次緩衝器94之操作。 其後，位址判定電路96在普通寫入操作、讀取操作和 抹除操作中把方塊位址BADD與不良方塊位址比較；如果 兩個位址一致，則BBLKFLG信號轉到高位準’而几⑽端 子之位準轉至低位準：此外，一邏輯控制電路M在接收 BBLKFLG信號時使内部操作停止，藉此在不良方塊上禁 止任何操作。 同—時在此實施例中，可獲得與前述第一實施例和第二 實施例相同的效果；再者’在此實施例中，與最大允許方 . I 1 I ^ illllll^'ml---•線 (請先閱讀背面之注意事項再填寫本頁) 4 6 5 0 8 1
經濟部智慧財產局員工消費合作社印製 五、發明說明（μ ) 塊數目相同的數目之記憶體電路88被形成；因此，不良方 塊資訊無需儲存每—方塊，故晶片尺寸可以縮減s 偶爾’前述第一實施例已被解說至於其中不良方塊資 訊被保持在由反相器構成的閂鎖電路54中之例子；本發明 不限於此’而不良方塊資訊可良好保持在例如為一非依電 性元件或—非依電性記憶體晶胞的熔絲中；替換地，不良 方塊資訊可良好保持在依電性記憶體晶胞中。 第24和25圖顯示使用熔絲組構列位址解碼器之一例； 在第24圖中，解碼電路100除了饋入一待用信號pD外係與 第一實施例的解碼電路48相同（如第4圖中顯示的）；在第25 圖中，一節點NDA連接於一PM0S 100a和由矽做的熔絲 100b之一端，溶絲丨〇〇b之另一端連接至一接地線vss ; pMOS 10〇a受PD信號控制。 在此例中’與不良方塊對應的熔絲丨〇〇b依據在晶圓上 的一探針測試之結果而燒斷；當熔絲丨〇〇b以此方式在列位 址解碼器中形成時，可如第二實施例中的在快閃記憶體裝 運前儲存不良方塊資訊；在此，即使非依電性記憶體晶胞 在列位址解碼器中形成，仍獲得相同效果；在非依電性記 憶體晶胞之情形中’可容易寫入缺陷資訊。 此外，前述第一至第三實施例已被解說至於其中不良 方塊資訊透過FLG#端子被外部傳輸之例子：本發明不限 於此，而不良方塊資訊可藉由舉例與一命令輸入對應地易 於輸出到外界。 第26圖顯示用來從一I/O端子輸出不良方塊資訊的— 泰紙張尺度適用中國國家標準（CNS)A4規格（21ΰ X 297公爱) ：34 ---- ------- I I I I ^ -----— I— —--I I ^ (請先閱讀背面之注意事項再填寫本頁) 經濟伊智i.-財產馬員工消費合作社印製 A7 _____B7_ 五、發明說明（32 ) 輸出電路之一例。 輸出電路102包括一定時的反相器i〇2a、一 CMOS傳 輸閘102b及一輸出緩衝器102c ;定時的反相器102a在接收 高位準之一致能信號EN時把一 BBLKFLG信號之經反相信 號輸出到輸出緩衝器l〇2c ; CMOS傳輸閘l〇2b在接收低位 準之致能信號EN時輸出普通讀取資料：此外，輸出緩衝 k 器102c在接收一讀取信號reB之致動（低位準）時把不良方 塊資訊或讀取資料輸出到1/〇〇端子。 第27圖顯示在包括輸出電路1 〇2的快閃記憶體中之不 良方塊資訊的輸出時序。 首先’一讀取命令RC0M和一方塊位址（ADD)如前述 中的被饋送；如果與方塊位址對應的一方塊不良，則第4 圖中顯示的節點NODE轉到低位準，而BBLKFLG信號轉 至高位準（第27(a)圖）。 其後，一不良方塊資訊輸出命令BCOM與一 CLE信號 h 和一WE#信號同步地饋送（第27(b)圖）；然後，輸出緩衝器 102c與一讀取致能信號RE#同步地致動，且它把一高位準 輸出到Ϊ/Ο0端子（第27(c)圖）。 第28圖顯示在包括輸出電路1 〇2的快閃記憶體中之不 良方塊資訊的輸出時序之另一例；在此例中，當一高位準 已被饋至一專用的端子C0NT時輸出缓衝器l〇2c被致動， 且它把不良方塊資訊輸出到1/00端子。 再、者’在前述第三實施例中，當不良方塊已被存取時 認證通過信號VERPASS可易於迫使改變到通過側上； 本紙張尺度適用中國國家標準（CNS)A4現格（210 X 297公釐） 35 ------1 1-----裝---!1 訂-------1 線 (請先閱讀背面之注意事項再填寫本頁) ^ 08 1 at _ B7_ 五、發明說明（33 ) 本發明不限於上述實施例且可對其做各種修正而不致偏離 本發明之精神和範疇；可以組件之部份或全部來做任何改 經濟部智慧財產局員工消費合作社印製 ----------1-ί 裝·-------訂---------線k <請先閱讀背面之江意事項再填寫本頁) 36 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） hi B7 五 • , . . 經濟f智€.財產局員工消費合作杜印製 發明說明（34) 元件標號對照 10…I/O控制電路 12…不良方塊輸出電路 12a、94a、％b.，·反相器 14…邏輯控制電路 16··’備妥/忙線控制電路 18…狀態暫存器 20…位址暫存器 22…命令暫存器 24…晶片控制電路 26…高電壓產生器 28…列位址緩衝器 30、66…列位址解碼器 32…行位址緩衝器 34-··行解碼器 36、68…資料暫存器 38…感測放器 40、70…記憶體晶胞陣列 48、100···解碼電路 42、68a、68b、72h、94b、94e、 100a."pMOS電晶體 12c、44、52a、52b、56、58a、 58b、72a〜72g、94c、94d、 94f"，nMOS電晶體 12b、46、68e、68f…NOR電路 50、％c…AND電路 54、78、82…問鎖電路 60…抽吸電路 62…字元線驅動器 68c、68小..0尺電路 68g-"NAND 電路 70a…記憶體晶胞行 72 ' 74、94…頁次緩衝器 76、80、102…輸出電路 76a、80a、102a…定時的反相器 76b、76c、80b、80c、96a、 96e、96f、l〇2b…傳輸閘 86…不良方塊控制電路 88…記憶體電路 90…判定信號產生器 92…儲存單元 96…位址判定電路 96b…ENOR電路 100b…溶絲 102c…輸出緩衝器 S1 〜S6、S101 〜S105、S201 〜S205…步驟 -----------II — — — — — — *------- I <請先閱讀背面之注意事項再填寫本頁) 37 本紙張尺度適用中國國家標準（CNS)A4規格（210 >： 297公爱）