TW463222B - Semiconductor wafer, manufacturing method of semiconductor wafer and semiconductor apparatus - Google Patents

Semiconductor wafer, manufacturing method of semiconductor wafer and semiconductor apparatus Download PDF

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TW463222B
TW463222B TW088115332A TW88115332A TW463222B TW 463222 B TW463222 B TW 463222B TW 088115332 A TW088115332 A TW 088115332A TW 88115332 A TW88115332 A TW 88115332A TW 463222 B TW463222 B TW 463222B
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TW
Taiwan
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insulating film
film
semiconductor wafer
semiconductor
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TW088115332A
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Masahiko Matsumoto
Naohito Chikamatsu
Takeo Nakayama
Yasuhiro Fukaura
Kunihiro Kasai
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Toshiba Corp
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    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Description

463222 A7 Β7 五、發明說明(1 ) 發明之領捩 本發明係關於一種形成半導體裝置之半導體晶圓(以下, 稱爲晶圓),特別是關於一種電晶體特性很少變動之新穎半 導體裝置及晶圓、及其製造方法。 發明之背景 以往,半導體裝置所使用之矽或鍺等的晶圓,一般係藉 高周波感應加熱法或拉昇法等之單結晶成長法,使之成長 王圓柱狀的錠切割所形成的。由錠所形成之晶圓,係於主 面形成所處理之複數集體電路。然後,晶圓沿著畫線切 割’再分離每一形成積體電路區域之晶片。 圖1係形成半導體基板之習知半導體裝置的斷面圖。半導 體裝置係將形成於晶圓上,且最終切斷晶圓而分別形成積 體電路之晶片分離。因此,圖1係表示晶片之斷面圖,尤 其係記載晶圓之外周面及靠近未形成積體電路之周邊區域 (部)的邵分之晶片。丰導體基板J例如爲p型矽半導體。圖 之左側爲晶圓之外周邊及周邊部,此部分係因後述之理由 而路出半導體基板1表面。外周部及比周邊部還内侧(圖之 中央及右侧)表示晶片區域。晶片區域係藉STI(Shallow Trench Isolation)構造成[0(:〇$(]^〇(^1 〇xidati〇n 〇f snic〇n) 法等形成由所形成之Si〇2構成的元件分離區域2。在被元件 分離區域2所畫分的元件區域形成^型源極/汲極區域3。在 源極/汲極區域3間之上以熱氧化方法介由矽氧化膜等之閘 極絕緣膜4而形成由多元的矽等所構成的閘極電極$。閘極 絕緣膜4係形成於半導體基板1全面,且於其上形成矽氧化 -4- 本Λ張尺度適用中國國家標準(CNS)A4規格(21〇 χ的7公釐) f請先閱讀背面之注意事項再填寫本頁} 裝 經濟部智婪財產局員工消費合作社印*1^ 4 6322.: A7 B7 經濟部智慧財產局員工消費合作社印 五、發明說明(2 ) 膜俾被覆閘極電極5。 此梦氧化膜係以RIE(Reactive Ion Etching)等之異方性钱 刻進行蝕刻而於閘極電極5之側面加工成侧壁絕緣膜6 6其 次,在半導體基板1上堆積BPSG(Borcm-doped Phospho-Silicate Glass )等之層間絕緣膜7,且此被平坦化。在此層 間絕緣膜7上形成一底邊接觸源極/汲極區域3之任一者的 接觸孔’於内部埋入鎢等之連接配線8。在層間絕緣膜7被 平坦化之表面堆積一由銅(Cu)所構成的金屬膜,被圖案化 而加工成與連接配線8電氣連接之Cu配線9。在Cu配線9之 上可形成保護絕緣膜,或在實施保護絕緣膜之問介由層間 絕緣膜而進一步可形成複數之上層Cu配線。 半導體裝置所使用之Cu配線技術中,Cu擴散至z夕晶圓中 會成爲非常擔心之問題。 以往之Cu配線技術基本上係以τ a、TiN、S i N等之阻播 膜覆蓋Cu ’但在步驟中途,Cu會附著於晶圓之邊緣或裡面 等,或’來自製造裝置或晶圓載體進行附著等之可能性。 習知之晶圓邊緣部在進行圖案化時必定會除去1〜3 m m光阻 劑,故進行蝕刻處理後會露出半導體基板表面。 電晶體上因形成SiN墊層,故可阻擋來自上面之〜的擴 散。但,晶圓裡面、晶圓邊緣爲矽露出之狀態,若以此狀 b通過Cu製程步驟,如圖所示般,cu從所露出之晶圓的外 周部擴散至晶片中,恐怕會使形成於晶片之電晶體特性變 動s 亦即,習知之半導體基板例如砂晶圓中只以梦形成晶 -5- 本紙張尺度適用中®國家標準(CNS)A4規格(210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) 1^. t n *[ - - I ii. i 訂---------Ί * ^6322^ A7 B7 經濟部智慧財產居員工消費合作社印製 五、發明說明(3 圓。在使用此晶圓之半導體裝置的製造㈣,尤其是光姓 刻步碌中,爲防止光阻劑附著於載體等,晶圖之周邊部分 如前述般除去光阻劑。因此,晶圓邊緣部分因經常曝露於 姓刻氣體下’故碎基板會呈露出狀態。其結果,如前述 般,形成Cu配線時,會產生Cu直接附著於矽部分之半導體 基板的污染。又,當使用一形“型外延♦半導體層之高 濃度半導體基极(p_epic)np+基板)時,於熱步躁中有雜質 會向外擴散之問題。 發明之搞要 本發明係有鏗於如此之事情,而提供-種可防止因Cu配 線形成步躁等之熱處理所產生的Cu擴散至碎中,而使電晶 體特性很少㈣之晶圓及其製造方法、由此晶圓所形成之 半導體裝置。 本發明係於晶圓主面之周邊區域(周邊部)' 外周面及裡 面形成一可防止Cu擴散至内部之保護絕緣膜(亦即,由Cu 擴散係數很小的材料所構成的保護絕緣膜)。藉此保護絕緣 膜而防止配線材料之Cu等擴散至晶圓的晶片形成區域内, 並抑制因Cu擴散產生之電晶體特性的變動。 本發明圓其第㈠争徵係包含:具有形成積體電路之第 1面、第2面及周邊區域之半導體晶圓、與、形成於該第2 面及周邊區域之保護膜。進而本發明之晶圓其第2特徵係 包含具有形成積體電路之第丨面、第2面及周邊區域之丰 導體晶®、及形成一由形成於第2¾及周邊區域之氮化矽 所構成之保護膜。 -6- 本紙張尺度適用中國固家標準(CNS)A4 ίΙίΓ(2Ϊ〇^297 ^) {•裝--------I 訂---------^ I (請先閲讀背面之注意事項再填寫本頁) ^3 22, Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(4 ) 本發明之晶園的製造方法其特徵在於具備如下步驟:具 有形成積體電路之第1面、第2面及周邊區域的半導體晶 圓,在該第1面、第2面及周邊區域上形成保護膜之步驟; 及、除去形成該第1面上之積體電路的區域之保護膜。於 則述積體電路上包含一具有形成侧壁絕緣膜之閘極電極的 MOS電晶體,前述保護絕緣膜亦可以相同於形成此侧壁絕 緣膜之步驟來形成》 本發明之晶圓的製造方法其第2特徵係具備如下步驟:使 圓柱狀t半導體單結晶錠成長的步驟;於單結晶錠之表面 形成一可防止銅擴散至内部的保護絕緣膜之步驟;切割前 述單結晶錠而於外周面形成一施予保護絕緣膜之複數半導 體晶圓的步驟。於半導體晶圓之主面周邊部及娌面亦可形 成一可防止銅擴散至連續地連接外周面之内部的保護絕緣 膜。 本發明之半導體裝置其特徵在於包含:具有形成積體電 路(第1面、第2面的半導體晶片:形成第i面之積體電 路;形成於第2面之全表面上的保護絕緣膜。 本發明·^其他目的、特徵、及優點從如下之詳細説明可 更明顯彳于知’藉由圖式所記載之詳細説明及特定例示應可 瞭解本發明之較佳實施例,從此詳細説明可使熟悉此技藝 者明白各種改變及修正均在本發明之精神及範圍内。 圖式之簡單說明 參考以下之詳細説明’佐以附圖,將對本發明及其伴隨 I優點有一更完全之瞭解。 f I I--------^---------I (請先閱讀背面之注意事項再填寫本頁)
χ 297公釐) 4 63逐21^15332號申請專利轰 A7 中文說明當倏1苜㈧❹年7 fn 67 "XT發明説明( ) "*~~*=™~- 5 圖1係習知之半導體裝置的製造步驟斷面圖。 圖2係弟1實施例之晶圓裡面的平面圖。 圖3(a)至圖3(b)係製造第丨實施例之晶圓的步驟斷面圖。 圖4(a)至圖4(b)係製造第1實施例之晶圓的步驟斷面圖。 圖5係製造第1實施例之晶圓的步驟斷面圖。 圖6係第1實施例之晶圓主面的平面圖。 圖7(a)至圖7(b)係製造第2實施例之晶圓的步驟斷面圖。 圖8係製造第2實施例之晶圓的步驟斷面圖。 圖9係製造第3實施例之晶圓的步驟斷面圖。 圖10(a)至圖10(b)係製造第3實施例之晶圓的步驟斷面圖。 圖11(a)至圖11(b)係製造第4實施例之晶圓的步驟斷面圖。 圖12(a)至圖12(b)係製造第4實施例之晶圓的步驟斷面圖。 圖1 3係製造第4實施例之晶圓的步驟斷面圖。 圖14係第4實施例之晶圓主面的平面圖。 圖15係弟5實施例之晶圓主面的平面圖。 圖16係第5實施例之半導體基板的斷面圖。 圖1 7 ( a )至圖1 7 ( b )係第5實施例之錠的斜视圖。 圖18(a)至圖18(b)係第5實施例之錠斜視圖及晶圓平面圖。 圖19(a)至圖19(b)係第6實施例之半導體裝置的製造步 驟斷面圖。 圖20(a)至圖20(b)係第6實施例之半導體裝置的製造步 騾斷面圖。 圖2 1係第6實施例之半導體裝置的斷面圖。 較佳實施例之詳細說明 以下’參照圖面而說明發明之實施形態。 首先’參照圖2乃至圖6而說明第1實施例。 1 本紙張尺度適用中國囷家標準(CNS) A4规格(210X 297公 4 63 222 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明<?) 圖2爲晶圓主面之平面圖,圖3乃至圖5爲晶圓之斷面 圖,圖5爲在晶片形成區域形成晶片後之晶圓主面的平面 圖°晶圊100係切割錠,再整形加工而得到之例如p型矽半 導體基板所構成。晶圓100係在其主面形成溝,再埋入矽 氧化膜(Si〇2)等之絕緣膜而形成STI構造等的元件分離區 域。形成前述元件分離區域後,對晶圓100之全表面藉熱 氧化等形成矽氧化膜(Si02) 102 »其次,例如藉LPCVD (Low Presswre Chemical Vapour Deposition)等於石夕氧化膜 102上堆積矽氮化膜(SiN)103。其次,藉LPCVD等於矽氮 化膜103上堆積聚矽膜1〇4。進而,藉LPCVD法於聚矽膜 104上堆積矽氮化膜1〇5[圖3(a)]。 其次,於晶圓100主面之矽氮化膜105上塗布光阻劑 106 ’再圖案化而除去晶圓1〇〇之周邊部的光阻劑丨〇6。接 著’使經圖案化之光阻劑106形成光罩,例如藉RIE等之異 方性蚀刻除去露出於晶圓1 (j 〇之主面周邊部、外周面及裡 面之矽氮化膜105。亦即,在已除去主面之周邊部的晶片 所形成之區域,被覆矽氮化膜105及其上之光阻劑106 [圖 3(b)]。 其次,除去光阻劑106後,藉熱處理步躁而使晶圓1〇〇之 主面周邊、外周面及裡面的聚碎膜104氧化以形成碎氧化 膜107 [圖4(a)]。繼而,除去矽氮化膜1〇5後,藉乾蝕刻法 等除去被覆於矽氮化膜105之聚矽膜1〇4,使矽氮化膜103 部分露出[圖4 (b)]。然後,以被覆於晶圓1 〇〇之主面周邊 部、外周面及裡面之矽氧化膜107作爲光罩,使用熱靖酸 等而除去所露出之矽氮化膜103 (圖5)。 .. -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) Λ I ^--------訂---------i, ! 463222 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明(7 ) 如此一來,晶圓100主面之晶片所形成的主要中央區域, 係被覆妙·氧化膜102,主面周邊部、外周面及禮面係被覆 ’ 矽氮化膜103及矽氧化膜107的積層體。矽氧化膜102係使 用來作爲形成於晶圓之閘極絕緣膜等。 對此晶圓100而施予元件分離區域形成步驟及閘極絕緣膜 形成步驟以後之處理(薄膜形成處理、氧化處理、佈植處 理、迴火處理、光阻處理、曝光處理、蝕刻處理等),而於 各晶片形成區域101形成積體電路,晶片形成區域1〇1加工 成晶片108。然後,晶圓係沿著形成於主面之劃線而切 割,個別地分離晶片108 (圖6)。又,圖5所示之被保護絕 緣膜10 7邵分地被覆的晶片a、B ' C,因有時特性不安 定’故不能使用來作爲製品。 使用於此實施例之晶圓,係被一主面周邊部、外周面及 裡面被硬氧化膜被覆之碎氮化膜被覆者,參可防止在上述 處理步驟之Cu配線步驟中的基板露出於晶圓主面之周邊 部。因此,可防止配線材料之Cu等擴散至晶圓的晶片形成 區域内,並抑制因Cu擴散造成之電晶體特性的變動。亦 即,矽氮化膜及矽氧化膜可使用來作爲防止Cu擴散之保護 絕緣膜。 其次,參照圖7及圖8而説明第2實施例。 圖7及圖8爲晶圓之斷面圖。晶圓2〇〇係切成錠,再整形 加工而得到之例如P型矽半導體基板所構成。晶圓200係^ 王面形成溝,再填入矽氧化膜(Sl〇2)等之絕緣膜而形成sti 構造之元件分離區域。此時,於晶圓2〇〇主面係形成晶圓 -10 - 本纸張尺度刺中國國家標準(CNS)A4規格(21(3 X 297公爱) -----------A 4 .! (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 A7 -----*------- 五、發明說明(8 ) 形成區域(未圖示)。形成元件分離區域後,在碎晶圓鳩之 全表面藉由例如LPCVD法使矽氧化膜(Si〇1 2) 2〇1堆積[圖 7(a)]。 然後,於晶圓200主面之矽氧化膜2〇1上塗布光阻劑 202 ’再圖案化而除去晶圓2〇〇之主面周邊部的光阻劑。繼 而,以經圖案化之光阻劑2〇2作爲光罩,例如藉rie等之異 万性蝕刻除去露出於晶圓2〇〇之主面周邊部外周面及裡面 的矽氧化膜201。亦即,在除去主面周邊部之晶片所形成 的區域上被覆矽氧化膜201及其上之光阻劑2〇2 [圖7(b)]。 然後,除去光阻劑202後,藉LPCVD法等使矽氮化膜2〇3 堆積於矽氧化膜201上。然後,在矽氮化膜2〇3之表面,以 矽氧化膜201作爲阻擋劑,而藉CMp(ChemicalMechanicai Polishing)技術實施平坦化處理至矽氧化膜2〇1露出(圖8)。 結不’呈在晶圓周邊部及裡面形成矽氮化膜2〇3之狀態。 其後蝕刻除去矽氧化膜2〇 1。 如此一來,晶圓2〇〇之主面周邊部 '外周面及裡面係被矽 氮化膜203被覆β對此晶圓2〇〇實施元件分離區域形成步驟 以後的處理(薄膜形成處理、氧化處理、佈植處理、迴火處 理、光阻處理、曝光處理、姓刻處理等)而於各晶片形成區 域形成積體電路,晶片形成區域加工成晶片108β然後, 晶圓係沿著主面所形成之劃線而切割,且個別地分離晶 片。 使用於此實施例之晶圓,係被一主面周邊部、外周面及 裡面被矽氧化膜被覆的秒氮化膜被覆著,故,可防止在上 f -裝--------訂---------C I (讀先閱讀背面之注意事項再填寫本頁) 1 __ -11- 2 本紙張尺度適用中國國家標準(CNS)A4規樁(210 X 297公釐) 4 63 22) A7 ---—______ B7 五、發明說明(9 ) 述處理步騍之Cu配線步驟中於晶圓主面之周邊部露出矽基 板。亦即,矽氮化膜可使用來作爲防止Cu擴散之保護絕緣 膜。因有此保護絕緣膜,故可防止配線材料之Cu等擴散至 晶圓的晶片形成區域内’並抑制以擴散造成之電晶體特性 的變動。 再者’參照圖9及囷1 0而説明第3之實施例a 圖9及圖1 0係説明一於晶圓施予保護絕緣膜之步騍的斷 面圖。 晶圓300係由切割錠,再整形加工而得到之例如p型矽半 導體基板所構成。在此實施例中,爲施予保護絕緣膜,其 特徵在於利用假晶圓。 經濟部智慧財產局員工消費合作社印製 -----------^ -裝--------訂, (請先閲讀背面之涑意事頊蒋瑱寫本買) 矽晶圓300與比此直徑還小之假晶圓3〇丨交互重疊β矽晶 圓之周邊部積層配置成全周比假晶圓還突出(圖9)。如此 地,以積層複數之矽晶圓及假晶圓的狀態,藉LPCVD法使 矽氮化膜(SiN)堆積於積層體的周圍[圖。然後,將 各矽晶圓從積層體分離,作成—只在晶圓邊緣部分堆積矽 氮化膜之矽晶圓[圖1 0 (b)]。但,如圖所示般,於裡面之 中央部分未覆蛊梦亂化膜。此處,在晶圓處理步驟中,實 施Cu配線形成步驟前,例如以矽氮化膜形成閘極電極之侧 壁絕緣膜時,以可防止Cu擴散至内部之保護絕緣膜作爲此 矽氮化膜,而殘存於晶圓之裡面,俾可將保護絕緣膜完全 覆蓋於預定的部分。亦即,如此的情形,係保護絕緣膜分 開成晶圓處理步躁之前處理與晶圓處理步驟中之二階段來 處理。 -12- 本纸張尺度適用中國國家標準(CNTS>A4規格(210 X 297公爱) A7 463222 ___B7_____ 五、發明說明(1Q ) (請先閱讀背面之注意事項再填寫本頁) 如此一來,晶圓300之主面周邊部、外周面及裡面會被覆 硬氮化膜302 »對此晶圓300實施元件分離區域形成步躁以 後之處理(薄膜形成處理、氧化處理、佈植處理' 迴火處 理、光阻處理、曝光處理、蝕刻處理等)而於各晶片形成區 域形成積體電路,將晶片形成區域加工成晶片。然後,晶 圓被沿著形成於主面之劃線切割,再個別地分離晶片。 使用於此實施例之晶圓因被一主面周邊部、外周面及裡 面以矽氧化膜覆蓋之矽氮化膜被覆著,故在上述處理步驟 之Cu配線步驟中,可防止矽基板露出於晶圓主面之周邊 部。亦即,矽氮化膜可使用來作爲防止Cu擴散之保護絕緣 膜。因有此保護絕緣膜,故可防止配線材料之Cu等擴散至 晶圓的晶片形成區域内,並抑制Cu擴教造成之電晶體特性 的變動。又,因使用晶圓處理步驟中之步驟,故簡略步 驟。 假晶圓不限於珍晶圓,亦可使用一種能利用來作爲間隙 子等之任一種材料。 其次,參照圖1 1乃至圖1 4而説明第4之實施例。 經濟部智慧財產局員工消費合作社印5取 在此實施例中,其特徵在於貼合2片晶圓而形成一片晶 圓。圖1 1(a)乃至圖12爲説明於晶圓實施保護絕緣膜之步 驟的斷面圖,圖13爲晶圓平面圖。晶圓400a、4 00b係切割 錠’再整形加工而得到之例如p型矽半導體基板所構成 的。於晶圓400a全面藉LPCVD法堆積矽氮化膜401。繼 而,藉熱處理等使矽氮化膜401表面氧化,以形成矽氧化 膜402[圖 1 1 (a)]。 -13- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公髮) Λ S3 222 Α7 _ Β7 五、發明說明(11 ) 然後,藉貼合技術,而於矽晶圓/矽氮化膜/矽氧化膜 上’再貼合一片>5夕晶圓40Ob [圖1 1 (b )]。其次,於晶圓 400b上塗布經圖案化之光阻劑(未圖示)後,以此作爲光罩 而藉RIE等蝕刻晶圓400b,於晶圓4〇〇b之主面周邊部形成 一達到矽氮化膜401之溝4〇3[圖12(a)]。繼而,藉CVD法 堆積矽氮化膜4〇4 [圖1 2 (b)]。其後,藉CMP法於矽氮化膜 404的表面進行平坦化直至晶圓4〇〇b主面露出[圖1 3 ]。 依此方法,可形成晶圓400b之主面周邊部的一部分、外 周面及裡面以矽氮化膜被覆之狀態。主面周邊部之一部分 如圖般露出,但不會有Cu從晶圓400b之周邊部進入中心 部。 如此一來,晶圓之主面周邊部、外周面及裡面會被矽氮 化膜被覆。對此晶圓實施元件分離區域形成步驟以後之處 理(薄膜形成處理 '氧化處理、佈植處理、逛火處理、光阻 處理、曝光處理、蝕刻處理等)而於各晶片形成區域形成積 體電路,使晶片形成區域加工成晶片。然後,晶圓被沿著 形成於主面之劃線切斷,使晶片個別地分離。 經濟部智慧財產局員工消費合作社印製 ------------j ' 裝--- (請先閱讀背面之注意事項再填寫本頁) 使用於此實施例之晶圓因係被一主面周邊部 '外周面及 裡面以矽氧化膜被覆之矽氮化膜覆蓋,故於上述處理步祿 之Cu配線步驟可防止矽基板露出於晶圓主面的周邊部。亦 即’碎氮化膜可使用來作爲防止Cu擴散之保護絕緣膜。因 此保護絕緣膜’故可防止配線材料之Cu等擴散至晶圓的晶 片形成區域内’並抑制Cu擴散造成之電晶體特性的變動。 又,故使用晶圓處理步驟中之步驟,故可簡略步银。 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 63222 A7 B7 五、發明說明(12 ) 其次’參照圖1 5乃至圖1 8而説明第5之實施例。 圖1 5爲側面以可防止Cu擴散之保護絕緣膜被覆的晶圓平 面圖’圖1 6爲表示晶圓主面側之一半部分及左側之一半部 分的部分斷面圖,圖17爲錠的斜視圖,圖18爲錠的斜視圖 及晶圓的平面圖。在此實施例中,晶圓5〇〇之周邊部乃以 可防止Cu擴散之保護絕緣膜501被覆。亦即從晶圓500之外 周起數mm(例如1 mm)係以由矽氮化膜所構成的保護絕緣 膜501所構成(圖i5) β因此,比晶圓500之外周更内側上配 置一由被覆閘極電極502之矽氧化膜等所構成的層間絕緣 膜503之終端部,但其終端部因係形成於保護絕緣膜50〖之 上,故在絕緣膜503之上即使形成Cu配線,Cu配線亦不會 直接接觸矽晶圓,而可防止Cu擴散至晶圓内部(圖1 6 )。如 形成p型外延層之高濃度半導體基板(p_epi〇np+基板)般, 使用高濃度半導體基板時,晶圓周邊部之裡面露出部分因 成爲矽氮化膜(SiN),故可防止在丰導體裝置製造時之熱步 驟中雜質朝外擴散。 經濟部智慧財產局員工消費合作社印製 ----------太--^--------訂· (請先閱讀背面之注意事項再填寫本頁) 圖1 5所示之晶圓500係如以下般來製造。例如,藉由大 家所知之拉昇法等形成的矽錠5 10加工成預定的直徑[圖 1 7 ( a )]。在習知方法中,其後切割矽錠而切出晶圓,但在 此實施例中’藉由對此錠5 10施予氮化處理,俾使其全表 面化學變化成形成保護絕緣膜之矽氮化膜。其他之方法有 藉由化學氣相堆積法(CVD )使矽氮化膜5 01堆積於錠5 10之 表面僅預定的厚度[圖1 7 (b)]。以如此作成之保護絕緣膜 501被覆的錠5 10切割成預定的厚度,藉由切割加工表面以 -15- 本紙張尺度適用中固國家標準(CNS)A4規格(210 x 297公釐) 463222 A7 B7 五、發明說明(13 ) 形成圖15所示之晶圓500 » 可防止實施於晶圊之Cu的擴散之保護絕緣膜,係不限於 如上述之矽氮化膜,而亦可爲例如矽氧化膜。其方法如以 下%。對尚未實施表面處理之前述錠藉熱氧化法 等來進行氧化處理’而使表面化學變化成所希望厚度之石夕 氧化膜505 [圖18(a)] »其他之方法亦有藉由化學氣相堆積 法(CVD)於錠510之表面堆積矽氮化膜5〇5預定厚度。將如 此表面處理過之錠5 1〇切割,藉由進行研磨,可形成一周 邊部以矽氧化膜505構成之矽晶圓500 [圖1 8 (b)]。 在此實施例中,於形成晶圓之積體電路的主面周邊部實 施保護絕緣膜’故在主面上形成Cll配線時,原本不附著光 阻劑之主面周邊部因蝕刻等而晶圓露出則不會產生,因 此,Cu不會從此部分擴散至晶圓之晶片形成區域。又,因 晶圓裡面會露出,故’ Cu會從此處擴散,但必須防止此之 情形,加工成晶圓形狀後於晶圓裡面進一步形成矽氧化膜 或石夕氮化膜等之保護絕緣膜。又,於晶圓處理步驟中,CU 配線形成步驟以前所進行之矽氮化膜所構成的侧壁絕緣 膜’合併形成此側壁絕緣膜之步驟,可使用其矽氮化膜作 爲保護絕緣膜。 以下’參照圖1 9乃至圖2 1而説明第6之實施例。在此實 施例中’説明本發明之方法,即利用形成前述之閘極的側 壁絕緣膜而於晶圓上形成—可防止Cu擴散之保護絕緣膜。 圖19乃至圖20爲半導體裝置之製造步驟斷面圖。丰導體 裝置係形成於晶圓上,最後切割晶圓而使形成半導體裝置 -16- 本紙張尺度適用中囷园家標準(CNS)A4規格(21〇 x 297公《 ) (請先閱讀背面之注意事項再填寫本頁)
-- .^1 It ft— Λ— I ί I— n n ί n I 經濟部智慧財產局員工消費合作社印製 ^ 63 222 A7 ------- B7 五、發明說明(14 ) I]—·—— — I I I t U — . I I (請先閱讀背面之注意事項再填寫本頁) 之晶片分離。因此,圖係表示有關晶圓周邊部之晶片的斷 面圖β此晶圓周邊部係在分離晶片時被除去。半導體基板 601例如爲ρ型矽半導體。在圖之左側有晶圓之外周部。外 周邵更内侧(圖之中央及右側)表示晶片區域ν在晶片區域 係形成一藉STI構成或LOCOS法等所形成之Si02所構成之 7L件分離區域602。在元件分離區域602所區分之元件區 域,藉離子佈植形成η型擴展區域6〇3源極/汲極區域3。在 半導體基板601之晶片區域上藉熱氧化形成閘極絕緣膜 (Si〇2) 604 ’在其上形成一由多元梦等所構成之閘極電極 605 [圖 19(a)]。 其次’在此半導體基板601之全面,亦即,晶圓之主面、 外周面及植面藉LPCVD法等形成矽氮化膜606[圖19(b)]。 其次,以成爲保護絕緣膜之部分作爲光罩,藉!等之異 方性蝕刻,於閘極電極605之側面形成矽氮化膜之側壁絕 緣膜607 ’在晶圓周邊部、外周面 '禮面形成一可防止cu 擴散之保護絕緣膜608。然後,使侧壁絕緣膜607成爲光罩 而離子佈植雜質以形成n型源極/汲極區域6〇9[圖19(a)]。 經濟部智慧財產局員工消費合作社印製 其次,於半導體基板6〇1上堆積BPSG等之層間絕緣膜 610’並平坦化之》進一步,使更薄之矽氮化膜611堆積於 被平坦化之表面。在此層間絕緣膜61 〇、矽氮化膜(SiN) 611 ’形成一底邊接觸於源極/汲極區域609之任一者的接 觸孔612,再於内部及矽氮化膜611表面形成Ti或TiN/Ti等 阻隔金屬層613,進而使Cu膜614堆積於阻隔金屬層613 上。接著,再圖案化而形成Cu配線614 [圖1 9 (b )]。在Cu -17- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 ο ο ^ · Α7 ______Β7_______ 五、發明說明(15 ) 配線614上可形成保護絕緣膜,或在實施保護絕緣膜之間 介由層間絕緣膜進一步形成複數之上層的Cu配線。此處, 如圖2 0所示般,由矽氮化膜所構成之侧壁絕緣膜608可防 止Cu擴散至晶圓601内。矽氮化膜因Cu之擴散係數很小, 故Cu原子或Cu之組成物會滯留於保護絕缘膜608之表面、 保護絕緣膜608之中或保護絕緣膜608與晶圓之界面。因 此’可極力防止Cu原子或Cu之组成物擴散至晶圓601内。 在此實施例中’係在形成晶圓之積體電路的主面周邊部 實施保護絕緣膜’故主面上形成CU配線時,原本不附著光 阻劑之主面周部不會被蝕刻等而露出晶圓,因此,Cu不會 從此部分擴散至晶圓之晶片。在晶圓處理步驟中,於Cll配 線形成步驟以前所實施之矽氮化膜構成的側壁絕緣膜,合 併形成此侧壁絕緣膜之步驟’可使用其矽氮化膜作爲保護 絕緣膜。 在本發明中利用晶圓處理步骚之—部分.的步驟時,不限 於倒壁絕緣膜形成步驟’亦可利用形成圖2〇所示之矽氮化 膜611之步驟等,亦可利用實施。配線形成步驟前之步驟 等。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明於晶圓之主面周邊部、外周面及裡面,形成一可 以矽氮化膜或矽氧化膜防止Cu擴散之保護絕,緣膜,故能防 止Cu擴散至半導體基板,並抑制電晶體特性(例如閾値)之 變動。又,在上述保護絕緣膜上於晶圓的晶片區域形成積 體電路之晶圓處理步驟中,利用此步骤可簡略步驟。 -18- 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公釐)

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  1. 經濟部4-央楯隼局員工消费合作社印製 年序> ( PJ 補充 A8 Bg 4. 6 3名H332號申請專利案 _ 中文申請專利範圍修正本(90年7月)¾ 申請專利範圍 1- 種半導體晶圓’其特徵在於包含: 具有形成積體電路之第丨面、第2面及周邊區域的半導 體晶圓、及 形成於該第2面及周邊區域之保護膜。 2‘根據申請專利範圍第丨项之半導體晶圓,其中,該保護 膜為氮化發膜。 3.根據申請專利範圍第1項之半導體晶圓,其中 > 該保護 膜係具有可防止銅擴散至該半導體基板中之功能。 一種半導體晶圓之製造方法,係包含如下步驟: 具有形成積體電路之第丨面、第2面及周邊區域的半導 體晶圓,在該第丨面、第2面及周邊區域上形成保護膜之 步驟;及 除去一形成該第1面上之積體電路的區域上之保護。 5. 根據申請專利範圍第4項之半導體晶圓之製造方法,其 中,該保護膜為氮化矽膜。 6. 根據申請專利範圍第4項之半導體晶圓之製造方法,其 中,該保護膜係具有可防止銅擴散至該半導體基板中之 功能。 7. 根據中請專㈣圍第4項之半導體晶圓之製造方法,其 中,形成1S保護膜之步驟係與形成該積體電路之閘極的 步驟相同者- 8· -種半導體晶圓之製造方法,其特徵在於包含如下步 驟: 使圓柱狀之半導體結晶錠成長的步驟; ( CNS ) ( 210^297^ ) ---------^------、玎------级|· (請先W讀背面之注意事項再填寫本頁} 8 8 8 8 abcd 463222 六、申請專利範圍 於如述單結晶錠之表面形成一可防止銅擴散至内部之 保護絕緣膜; 切割前述單結晶錠而於外周面形成一施予保護絕緣膜 之複數丰導體晶圓的步驟。 9. 根據申請專利範圍第5項之半導體晶圓的製造方法,其 中’具備如下步驟:於前述半導體晶圓之主面周邊部及 裡面’亦形成一可防止銅擴散至連續地連接外周面之内 部的保護絕緣膜。 10. —種半導體裝置,係包含: 具有可形成積體電路之第丨面'第2面的半導體晶片; 形成於前述第1面之積體電路; 形成於前述第2面之保護絕緣膜。 11. 根據申請專利範圍第1 〇項之半導體裝置,其中,前述保 護絕緣膜表面上或其中含有銅離子或銅組成物。 12. 根據申請專利範圍第1 〇項之半導體裝置,其中,在前述 保護絕緣膜表面上含有銅離子或銅組成物a 13. 根據申請專利範圍第1 〇項之半導體裝置,其中,保護膜 具有可防止銅擴散至該半導體基板中之功能。 經濟部中央梯準局貝工消費合作社印製 14_根據申請專利範園第1 〇項之半導體裝置,其中,保護膜 為氮化矽。 _______—__二 2 - 本紙張尺度適用中國國家揉準(CISiS_) A4規格(2ι〇Χ297^·7
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JP2003297947A (ja) * 2002-04-01 2003-10-17 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004087691A (ja) * 2002-08-26 2004-03-18 Fujitsu Ltd ゲート絶縁膜を除去する方法
JP2005268730A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 半導体装置
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
JP4918229B2 (ja) * 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
KR100731055B1 (ko) * 2005-11-08 2007-06-22 동부일렉트로닉스 주식회사 반도체소자의 제조방법
US20080280146A1 (en) * 2007-05-11 2008-11-13 Atomic Energy Council - Institute Of Nuclear Energy Research Pre-cut wafer structure with heat stress effect suppressed
JP2009059903A (ja) * 2007-08-31 2009-03-19 Sharp Corp 半導体装置の製造方法
JP5417748B2 (ja) 2008-06-23 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04129267A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体基板およびその製造方法
JP3173106B2 (ja) 1992-02-20 2001-06-04 ソニー株式会社 エピタキシャルウエハの形成方法
US5876819A (en) * 1995-02-17 1999-03-02 Mitsubishi Denki Kabushiki Kaisha Crystal orientation detectable semiconductor substrate, and methods of manufacturing and using the same
US5831283A (en) 1995-11-30 1998-11-03 International Business Machines Corporation Passivation of copper with ammonia-free silicon nitride and application to TFT/LCD
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6194310B1 (en) * 2000-06-01 2001-02-27 Sharp Laboratories Of America, Inc. Method of forming amorphous conducting diffusion barriers

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