TW459288B - Impurity doping method - Google Patents

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TW459288B
TW459288B TW085109643A TW85109643A TW459288B TW 459288 B TW459288 B TW 459288B TW 085109643 A TW085109643 A TW 085109643A TW 85109643 A TW85109643 A TW 85109643A TW 459288 B TW459288 B TW 459288B
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solid sample
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Bunji Mizuno
Hiroaki Nakaoka
Michihiko Takase
Ichiro Nakayama
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Matsushita Electric Ind Co Ltd
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Description

45928 8 a? B7 五、發明説明（丨） 發明領域 (請先閲讀背面之注意事項再填寫本頁) 本發明係有關於一種半導體之製法，尤有關於在低溫下 (尤指在室溫至超低溫之間）將原子或分子粘著或沈澱在一 固體表面上並於固體表面附近植入原子或分子之雜質摻雜 方法。 發明背普 迄今’關於在作爲固體表面之矽樹脂基底表面的雜質摻 雜’已知例如有印製在"1993年VLSI技術論集.，第97-98 頁之技術文件文摘’’之技術。 更特別的是，首先，將放在真空氣室內之矽晶圓保持在 高溫下（例如’約800t)，並將含氫氣體導入真空氣室內， 並淸潔矽晶圓表面。 其次’在含淸潔矽晶圓之真空氣室中，導入含指定元素 (如乙硼烷B2H6)之氣體，且只是將其暴露在氣體中，預期 之硼原子或硼分子就被沈澱或吸收在矽晶圓表面上而加以 摻雜。此時，爲了藉由促進被導入真空氣室內用來摻雜雜 質之氣體分解，將雜質均勻地慘雜入矽晶圓表面，以及真 空氣室內雜質之擴散，導入摻雜氣體之溫度約900°C。 經濟部智慧財產局員工消費合作社印製 然後，藉由連接電線至指定氧化氣體中所形成摻雜層和 形成薄氧化膜之矽晶圓，以CVD裝置或類此者形成一閘極 電極，因而形成一 MOS電晶體。 發明槪沭 於是1在傳統雜質之摻雜方法中_，因暴露作爲固體表 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐.) ^ 4592B 8 a7 B7 _ 五、發明説明（1 ) (請先閲绩背面之注意事頃再填寫本頁) 面之矽基底表面至800°C至900°C之高溫下，無法使用抗阻 (所謂之酚醛固形物（NOVOLAK)型樹脂等）來作選擇性的 摻雜。因爲一般抗阻之耐熱極限約爲250°C，且抗阻在較 高之溫度下即融化成液體1而無法形成本身之型態。 另言之，至少在高出抗阻耐熱溫度下完成淸潔程序或 摻雜程序則無法完成選擇性摻雜β同時，在淸潔程序中， 如果只因無法在高溫下使用抗阻而降低溫度*氣體（明確 地說，即氫氣）即不會和矽基底表面起反應，因此無法加 以淸潔。 更特別的是，當導入要摻雜入真空氣室之含雜質氣體 時，如嘗試在不加熱至9 0 0°C之低溫下饋入氣體加以摻雜， 則不僅要淸潔且要觸發欲摻雜雜質之基底表面。當在80 0 °C下完成淸潔程序時，由於耐熱限制而無法在淸潔程序中 使用抗阻 因此，在淸潔後形成抗阻型態，且當形成抗阻 型態時，茌淸潔程序中已被觸發之矽基底表面就不再具有 活性。 經濟部智慧財產局員工消費合作社印製 因此，本發明之主要目的在於提供一種雜質摻雜方法， 因爲此雜質可在允許使用抗阻之低溫下作選擇性摻雜|故 能在允許使用抗阻之低溫下進行淸潔程序和摻雜程序。 抗阻之使用在超LSI製程中很平常，且如不能使用的 話，就必須形成摻雜防護膜。此摻雜防護膜（例如，氮化 矽膜）本身也以抗阻型態選擇性地形成。這種選擇性形成 摻雜防護程序很複雜，且不能避免成本之增加。再者 本紙張尺度適用中國國家揉準（CNS ) A4规格（210XZ97公釐） 4592 8 8 A7 B7 五、發明説明（3) (請先間讀背面之注意事項再填寫本頁) ，當溫度變高時，藉摻雜形成之雜質分佈也會將雜質擴散 .在深度方向β因此，當在高溫下完成摻雜程序時’不可能 準確地分布雜質β 本發明之目的復在於提供一種雜質摻雜方法’在不破壞 抗阻功能之低溫下，於形成C-MOS結構或類此者時’能進 行雜質摻雜程序，而不需形成摻雜防護膜β 本發明之申請專利範圍第1項係有關於一種在固體樣 本表面附近摻雜雜質之雜質摻雜方法，所含步驟爲’饋入 情性氣體或含還原氣體之情性氣體進入一含固體樣本之真 空氣室中，將氣體加以激勵，並在固體樣本表面上產生電 漿並照射電漿將活性樣本表面暴露在固體樣本表面上，並 且接觸含雜質之氣體或蒸氣來摻雜雜質，而不活性照射具 有活性樣本表面之固體樣本之電漿。 在此構.造中，可於低溫下執行形成CMOS結構或類此者 時之雜質摻雜程序，從表面淸潔至雜質摻雜程序都不破壞 抗阻之功能。 經濟部智慧財產局員工消費合作社印製 復且，可完全避免雜質之熱擴散，如設計時完美地保 持雜質結構，使能形成高精確之雜質擴散層。 本發明之申請專利範圍第2項係有關於一種在固體樣 本表面附近摻雜雜質之雜質摻雜方法*所含步驟爲覆蓋固 體樣本表面而不覆蓋雜質摻雜區域，饋入情性氣體或含還 原氣體之情性氣體進入一含固體樣本之真空氣室中，將氣 體加以激勵，並在固體樣本表面上產生電漿，並照射電漿 本紙張尺度適用中國國家標隼（CNS > A4規格（2〖0X297公釐） A7 B7 ^4 592 8 8 五、發明説明（4 將活性樣本表面暴露在固體樣本表面上，並且接觸含雜質 之氣體或蒸氣，在沒有被抗阻所覆蓋之固體樣本之暴露活 性樣本表面上來摻雜雜質，而不活性照射具有活性樣本表 面之固體樣本之電漿。 本.發明之甲諝專利範圍第3項係有關於一種在固體樣 本表面附近，以摻雜雜質來形成N型MOS和/或其它裝 庫區域，以及P型MOS和/或其它裝置區域之雜質撞雜 方法，所含步驟爲，覆蓋固體樣本表面而不覆蓋第一雜質 摻雜區域，饋入情性氣體或含還原氣體之情性氣體進入一 含固體樣本之真空氣室中，將氣體加以激勵，並在固體樣 本表面上產生電漿，並照射電漿，將活性樣本表面暴露在 固體樣本表面上，並且接觸含第一雜質之氣體或蒸氣，在 沒有被抗阻所覆蓋之固體樣本之暴露活性樣本表面上來摻 雜第一雜質，而不活性照射具有活性樣本表面之固體樣本 之電漿，覆蓋固體樣本表面而不覆蓋第二雜質摻雜區域， 饋入情性氣體或含還原氣體之情性氣體進入一含固體樣本 之真空氣室中，將氣體加以激勵，並在固體樣本表面上產 生電漿，並照射電漿，將活性樣本表面暴露在固體樣本表 面上，並且接觸含第二雜質之氣體或蒸氣，在沒有抗阻所 覆蓋之固體樣本之暴露活性樣本表面上來摻雜第二雜質， 而不活性照射具有活性樣本表面之固體樣本之電漿。 圖式之簡n m明 第1圖爲一頂部裝置之方塊圖，用在實施例1之雜質 本紙張尺度適用中國國家標準（CNS > A4規格（210X2.97公釐） (請先閱讀背面之注意事項再填寫本頁) -、π ο... 經濟部智慧財產局員工消費合作社印製 459288 - 五、發明説明（5) 摻雜上： 第2圖爲同一實施例雜質摻雜之結構圖： 第3圖爲同一實施例雜質摻雜之結構圇： 第4圖爲實施例2雜質摻雜之程序圓；以及 第5圖爲實施例2雜質摻雜之程序圖。 實施例說明· 參考第1圖至第5圖，以下說明本發明雜質摻雜之實 施例。 (實施例1 ) _ 第1圖至第3圖表示實施例1" 在第1圖中，待摻雜雜質之矽基底8被安置在真空氣 室2之支撐台4中。支撐台4設置有冷卻裝置’且保持 矽基底8在低溫下* 真空氣室2含一微波產生源1及一高頻電源3’用以 產生電漿。作爲饋入真空氣室2之氣體饋入系統’在真空 氣室2中即安裝一氣體饋入器10及排氣幫浦6° 第2圖和第3圖表示使用第1圖所示裝置之二極體製 程。 首先，如第2(a)圖所示，在矽基底8元件區域之基底 表面8a上（其中，矽基底8具元件區域，由一絕緣隔離 膜11所隔離），於形成一預期雜質層前，從氣體績入器10 先導入情性氣體（例如，氦、氖，氬）或含還原氣體（如氣） 之情性氣體，而電漿25就產生在矽基底8 上。 -7 - __ - ------- 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 2?7公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 4 5 9 2 8 8 A7 B7 五、發明説明（6) (請先閲讀背面之注意事項再填寫本頁) 電漿25之產生是使用產生自微波產生源1之2.45GHz 微波以及產生自高頻電源3之13. 56MHz高頻。在導入氣 體時，真空度約爲3X10- 4托，微波產生源1之輸出功 率約500瓦，而高頻電源3之輸出功率約300瓦。 藉著射出如此形成之電漿，去除矽基底8基底表面8a 上之自然氧化膜，而暴露出一淸潔和活性之矽表面。 當暴露出淸潔和活性之矽表面時，在下一程序中，電 漿射出就停住了，使得不能在基底表面8a上作電漿射出。 結果，在淸潔和活性基底表面8a上停止電漿射出之環 境中，從氣體饋入器10導入含預期摻雜雜質之氣體進入 真空氣室2,並帶進含雜質之氣體，與基底表面8a接觸。 藉導入此氣體，雜質直接沈澱在淸潔和活性之基底表面 8a上，且如第2(b)圖所示，形成一雜質層12(具一反傳導 型之矽基底8)。更明確地說，藉著停止電漿射出，可在以 下裝置中形成一淺薄之雜質層。 經濟部智慧財產局員工消費合作社印製 首先，不使用電漿氣體，雜質粒子能量不會變得尤大， 且能避免深摻雜。第二，因無雜質粒子之電漿擴散，也就 避免了深摻雜。 暴露淸潔和活性基底表面8a並導入雜質之溫度皆低至 40。。。 接著，如第3(a)圖所示，在摻雜雜質之矽基底8上， 例如一 CVD氧化矽膜之絕緣體層14沈積至500nm深。稍 後，可以適當之熱處理控制雜質之分布，且在此實施例中， 本纸張尺度適用中國國家標準（CNS ) A4規格（210x297公釐) 4 5 9 2 8 8 五、發明説明（π ) (請先閱讀背面之注意事項再填寫本頁) 在lOOCTC下作熱處理達10秒鐘。因在此熱處理前並無作 高溫之熱處理，故可能形成與習知技術比較薄之一層雜質 層。 最後，如第3(b)圖中所示，藉照相微影技術及蝕刻技術’ 在絕綠體層14中形成一開口 16，並且形成一金屬單層膜 或多層膜，用以形成金屬配線》以照相微影技術和蝕刻技 術將此金屬膜形成組態，就形成一金靥配線18並完整形 成一二極體11 依此方式，暴露基底表面8a於真空中含情性氣體和氫 氣之電漿，且因此塗在基底表面上之雜質就更可能吸收，且 因此甚至在接近平常溫度之低溫下也能將矽基底摻雜雜質* 更明確地說，懸空的鍵（dangling bond)暴露赛基底表 面8a上，且其變得非常具化學活性，而當含雜質之氣體 與基底表面8a接觸時，即促進氣體之分解。 經濟部智慧財產局員工消費合作社印製 順便提一下，在非電漿環境中常溫下之反應，一點也 不發生雜質之移動或擴散，而且可能形成一特別薄之接 面。意即可形成在形成特別是小於O.l^ra之薄裝置時所 需之深度約40nra之接面。 (實施例2) 第4圖和第5圖指的是實施例2。 本實施例表示以雜質摻雜方法做成CMOS半導體裝置之 製程，此摻雜方法以酚醛固形物樹脂或類此者之抗阻（如， 光阻），在摻雜雜質時加以利用形成型態。 本紙張尺度適用中國國家標隼（CNS > A4规格（210X297公釐） A7 B7 45928 8 五、發明説明（？） (請先閲讀背面之注項再填窝本頁) 基本製程與實施例1中相同，且藉打開一想要擴散雜質 之區域，於此形成一抗阻型態°於是，藉覆蓋非具抗阻摻 雜擴散之區域導入雜質，可輕易完成選擇性摻雜。 第4(a)圖表示MOS半導體裝置製程之一中間步驟’在 此形成一絕緣隔離膜11和一閘極電極20，且在此階段’ 相鄰兩M0S膜可被製成P型M0S和N型M0S»首先’做N型 M0S之區域被抗阻22a覆蓋，且在此狀態下之矽基底8 ’ 如第1圖所示，被安置在真空氣室2中，並進行下列程序》 從氣體饋入器10導入情性氣體或含還原氣體之情性氣 體，並形成電漿。此時，利用2 . 45GHz之微波和13· 56MHz 之高頻産生電漿，且在導入氣體時，真空度約爲3X10_4 托，微波產生源1之輸出功率約500瓦，而高頻電源3之 輸出功率約爲300瓦。 藉此電漿射出，去除矽基底8 P型MOS區中之自然氧 化膜，且暴露出一淸潔和活性表面8a» * 經濟部智慈財產局員工消費合作社印製 結果，從氣體饋入器10導入含，例如硼之氣體作爲雜 質》藉此氣體導入。雜質直接沈積在淸潔和活性基底表面 8a上，因此形成一雜質餍24a，其稍後變成一 P型M0S 之閘極電極，而雜質層24b則變成一汲極電極。 如第4(b)圖所示，去除抗阻22a後，第4(a)圖中載入 硼之P- MOS區域被抗阻22b所覆蓋。雜質摻雜步驟相同 ，且在此情況下，例如，以含砷氣體來摻雜砷，形成一稍 後變成N型MOS之閛極電極之雜質層26a以及變成汲極電 -10 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） A7 B7 五、發明説明（<ϊ ) 極之雜質層26b。 去除抗阻22b後，進行下列程序6 (請先閲讀背面之注意事項再填寫本頁) 在摻雜硼和砷雜質之矽基底8上，例如，CVC氧化膜之 絕緣體沈積，比方說5 0 Οηπι »往後，可以適當之熱處理來 控制雜質分布，而在此實施例中，在l〇〇〇°c下進行熱處理 達10秒鐘。如第5(a)圖所示，以照相微影技術蝕刻技術 在此絕緣體中形成一開口 16。 結果，爲形成金羼配線，就形成金屬單層膜或多層膜， 並以照相微影技術和蝕刻技術將此金屬膜型態形成，且如 第5(b)圖所示形成一金屬配線18。 爲在絕緣膜開口之雜質擴散層和金屬層之間保持有利之 電氣接觸，可以所請的離子植入技術在接觸區之雜質層中 形成一適當之雜質分佈。此時，在p型mos區域中，例如， 可以15keV之能量乘以5X10i5/cm2之劑量將硼植入，而| 在N型M0S區域中，例如，可以30keV之能量乘以3 X 1015 / cid2之劑量將砷植入。當然，這些數値依要設計之半導 體裝置之設計而顯著變化，雖然在此省略細節，然而適當 之設定是需要的。 經濟部智慧財產局員工消費合作社印製 在先前實施例中，如電漿產生裝匱，使用電子迴旋共振 器，但本發明不單侷限於此，亦可使用感應耦合電漿，螺 旋，複螺旋裝置，磁控管，雙頻器，三極管或LEP(LiSsajous 電子電髌）及其它的。而且，M0S可爲其它裝置，如雙極裝 在這些實施例中，與淸潔和活性基底表面8a接觸之標的 雜質被以氣體形式導入真空氣室2,但靠著在真空氣室2 中安裝標的雜質之蒸鍍源，以及將由此蒸鍍源蒸發之蒸氣 攜至和淸潔與活性基底表面8 a接觸可類似地達成摻雜b -11 - 本紙張尺度適用中國國家標率（CNS ) A4規格（210x297公釐） m 592 8 8 五、發明説明（ιρ ) 符號之簡早說明 A7 B7 經濟部智慧財產局員工消費合作社印製 1 微波產生源 2 真空氣室 3 高頻電源 4 支撐台 6 幫浦 8 矽基底 8a 基底表面 10 氣體饋入器 11 絕緣隔離膜 12 雜質層 14 絕緣體層 16 開口 18 金屬配線 20 閘極電極 22a 抗阻 22b 抗阻 24a 雜質層胃 24b 雜質層 25 電漿 2 6a 雜質層 26b 雜質層 -12- (請先閲讀背面之注意事項再填寫本頁) -訂 -"> 本紙張A度逍用中國國家摞準（CNS ) A4規格（2I0X297公釐）

Claims (1)

  1. 六、申請專利範圍 燦請委員邨禾，太 ft. ί...···,?·-:否變更原f質肉客 經濟部中央標準局員工消費合作社印裝 459288 第85 1 09643號「雜質摻雜方法j專利案 (88年7月14日修正） A申請專利範圍： L —種在固體樣本表面附近摻雜雜質之雜質摻雜方法， 所含步驟爲： 饋入情性氣體或含還原氣體之情性氣體進入一含固 體樣本之真空氣室中，將氣體加以激勵’並在固體樣 本表面上產生電漿； 藉電漿照射將活性樣本'表面暴露在固體樣本表面 上；以及 停止電漿照射而接著接觸含雜質之氣體或蒸氣來摻 雜雜質 > 而不活性照射具有活性樣本表面之固體樣本 之電漿。 2. —種在固體樣本表面附近摻雜雜質之雜質摻雜方法’ 所含步驟爲： .以一抗阻覆蓋固體樣本表面而不覆蓋雜質摻雜區 域； . 饋入情性氣體或含還原氣體之情性氣體進入一含固 體樣本之真空氣室中，將氣體加以激勵，並在固體樣 本表面上產生電漿； 藉電漿照射將活性樣本表面暴曬在固體表面上：以 及 停止電娥照射而接著接觸含雜質之氣體或蒸氣’在 沒有抗阻所覆蓋之固體樣本之暴露活性樣本表面上來 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 .先 閲 之 注 項 再 寫、 本 頁 i
    459288 A8 B8 C8 D8 _ ’_ 六、申請專利範圍 摻雜雜質，而不活性照射具有活性樣本表面之固體樣 本之電漿， 其中淸洗及摻雜步驟乃在固體樣本之表面溫度不會 破壞抗阻功能之低溫下執行。 3, —種在固體樣本表面附近，以摻雜雜質來形成N型MO S 和/或其它裝置區域，以及P型MOS和/或其它裝置 區域之雜質摻雜方法，所含步驟爲： 以一抗阻覆蓋固體樣本表面而不覆蓋第一雜質摻雜 區域； 饋入情性氣體或含還原氣體之情性氣體進入一含固 體樣本之真空氣室中，將氣體加以激勵，並在固體樣 本表面上產生電漿，藉電漿照射將活性樣本表面暴露 在固體樣本表面上，及停止電漿照射而接著接觸含第 一雜質之氣體或蒸氣，在沒有被抗阻所覆蓋之固體樣 本之暴露活性樣本表面上來摻雜第一雜質，而不活性 照射具有活性樣本表面之固體樣本之電漿； 以一抗阻覆蓋固體樣本表面而不覆蓋第二雜質摻雜 區域：以及 經濟部中央標牟局員工消黄合作社印製 饋入情性氣體或含還原氣體之情性氣體進入一含固 體樣本之真空氣室中，將氣體加以激勵，並在固體樣 本表面上產生電漿1藉電漿照射將活性樣本表面暴露 在固體樣本表面上，及停止電漿照射而接著接觸含第 二雜質之氣體或蒸氣，在沒有抗阻所覆蓋之固體樣本 之暴露活性樣本表面上來摻雜第二雜質，而不活性照 -2-本紙張尺度適用中國國家標準（匸抓）八4规格（；2丨0><297公藿） A8 B8 CS D8 d592B 8 六、申請專利範圍 射具有活性樣本表面之固體樣本之電漿， 請 先 閲 其中淸洗及摻雜步驟乃在固體樣本之表面溫度不會 破壞抗阻功能之低溫下執行。 之 注 項 再 % 本 頁 裝 1 丁
    經濟部中央標準局員工消費合作社印製 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）
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* Cited by examiner, † Cited by third party
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US6921708B1 (en) 2000-04-13 2005-07-26 Micron Technology, Inc. Integrated circuits having low resistivity contacts and the formation thereof using an in situ plasma doping and clean
JP4090225B2 (ja) * 2001-08-29 2008-05-28 東京エレクトロン株式会社 半導体装置の製造方法、及び、基板処理方法
KR100429387B1 (ko) * 2002-01-22 2004-04-29 국방과학연구소 적외선 감지소자 제조방법
JP2004111776A (ja) * 2002-09-20 2004-04-08 Matsushita Electric Ind Co Ltd 不純物導入方法、装置および素子
US20040149219A1 (en) * 2002-10-02 2004-08-05 Tomohiro Okumura Plasma doping method and plasma doping apparatus
WO2006064772A1 (ja) * 2004-12-13 2006-06-22 Matsushita Electric Industrial Co., Ltd. プラズマドーピング方法
EP1881523B1 (en) * 2005-05-12 2013-01-02 Panasonic Corporation Plasma doping method and plasma doping apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3221180A1 (de) * 1981-06-05 1983-01-05 Mitsubishi Denki K.K., Tokyo Verfahren und vorrichtung zur herstellung einer halbleitervorrichtung
US4912065A (en) * 1987-05-28 1990-03-27 Matsushita Electric Industrial Co., Ltd. Plasma doping method
KR930003857B1 (ko) * 1987-08-05 1993-05-14 마쯔시다덴기산교 가부시기가이샤 플라즈마 도우핑방법

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