TW455881B - Semiconductor memory device for reducing sensing noise and sensing current - Google Patents

Semiconductor memory device for reducing sensing noise and sensing current Download PDF

Info

Publication number
TW455881B
TW455881B TW088120982A TW88120982A TW455881B TW 455881 B TW455881 B TW 455881B TW 088120982 A TW088120982 A TW 088120982A TW 88120982 A TW88120982 A TW 88120982A TW 455881 B TW455881 B TW 455881B
Authority
TW
Taiwan
Prior art keywords
memory
memory cell
group
array
sub
Prior art date
Application number
TW088120982A
Other languages
English (en)
Inventor
Sang-Joon Hwang
Ho-Cheol Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW455881B publication Critical patent/TW455881B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

五、發明說明（1) 發明背景 1 ·發明領域 乃係關係 感剛雜訊 本發明乃關係到一半導體裝置，而更為特別地 到用於藉著減少一字元線所起動之格子數來減少 及感測電流之一裝置。 2-先前記憶說明 圖1顯示了 一種習知半導體裝置之一記憶格陣列的一 配置，參照圖1，於一記憶格陣列〗〇之記憶格係以—種矩 陣的方式加以配置，而用於欲被存取記憶格選擇之副字一 線1 2及位元線U係分別地以行與列方向加以配置。 凡 一副字元線驅動器1 6係被配置在記憶格陣列I 〇下用於回 於從一前字元解碼器（未顯示）所提供之一前字元線信號^ 起動副字元線1 2之一 ’被連接至該位元線1 4之感測敌大^ (S / A s ) 1 8 a與1 8 b係分別地被配置在記憶格陣列1 〇的兩側 該副字元線驅動器1 6回應於已由前字元解碼器所解蜗之 刖子元線彳5號PW及從一列位址所作成之一信號ρχ驅動S|!— 元線12之一 ’被連接至受驅動副字元線12的位元線14 L : 係由一行位址信號加以選擇。 對於圖1中所顯示的半導體記憶裝置’當—記憶体的容 量增加時’該記憶格陣列1 〇將在列或行方向上延伸，圖2 顯示了一習知的半導體記憶裝置内在一行方向所延伸之— 記憶格陣列之一配置，參照圖2具備ηχη之一尺寸的記情才夂 群2 0a與2Ob係在一列方向上（於圖2中肩並肩）加以配置' ° 副字元線驅動器26a與26b係分別地被配置在記憶格群2〇a
/15 5 8 8 1 五、發明說明（2) 與20b下’S/As 28a ’28b與28c係分別地被配置在記憶格 群間。 “ 回應於一前字元線信號PW，一ρχ信號及藉由解碼一部份 的列位址所獲得之R A i / R A i B，該副字元線驅動器2 6 a與2 6 b 之一驅動副字元線22之一’被連接至一受驅動副字元線22 的位元線24之一係由一行位址所選擇。 相較於圖1的記憶格陣列，該圖2的記憶格陣列有一個缺 點，其中解碼該列位址所需之一區域增加，為了克服以上 的問題，如圖3之一記憶格陣列係被運用。 圖3係顯示了在一個習知半導體記憶裝置内於一列方向 所延伸之一記憶格陣列之一配置，參照圖3具備ηχί1之一尺 寸的§己憶格群3 0 a與3 0 b係在一列方向上（於圖3中的上與 下）加以配置，一副字元線驅動器36a係被配置在記憶格群 30a下，S/As 38a與38b係分別地被配置在記憶格群3〇&與 3 0 b的兩側，一副字元線3 2係共同地在記憶格群3 〇 a與3 〇 b 中加以使用，參考數字39係為用於控制S/A 38a之一S/A控 制電路。 該副字元線驅動器3 6回應於一前字元線信號ρ ψ與一 p X信 號驅動副字元線3 2之一，被連接至受驅動副字元線3 2的位 元線34之一係由一行位址信號RAi與RAiB加以選擇，也就 是說RAi與RaiB係被用於選擇位元線34而非副字元線32。 相較於圓2的^置圖3的裝置不增加解碼列位址所需之 區域但有一個缺點即欲被感測之記憶格數目增加，於圖3 中所顯示的記憶格陣列中，當該副字元線3 2之一係由前字
O:\61\61587.PTD 第6頁 、發明說明（3) 元線信號PW與ρχ信號加以選擇時，被連接至受選擇副字元 線3 2之2 η個位元線3 4係被起動，R A i與R A i B在此時係被施 用至一行解碼器（未顯示）以致於該上記憶格群3〇b之一位 元線34或係被起動下記憶格群3〇a之一位元線34兩者之一 係被選擇。 一旦s亥副字元線3 2被起動，當一記憶格中的資料藉由一 予元線34加以傳送時，2n個S/A 38a與38b回應於用來驅動 S/A 38a與38b之一信號執行感測作業，因此在一上記憶格 群3Ob中一位元線34係為RAiB所選擇之一案例内，雖然讀 取或寫入作業不在下記憶格群3〇a中的記憶格内加以執 行，該記憶格内的資料因副字元線3 2已被選擇遂藉由下記 憶格群30a中的S/A 38a與38b加以恢復，換言之不必要的 感測作業係在下記憶格群30a中加以執行，此舉造成感測 雜訊及感測電流的增加，此舉亦發生在下記憶格群3〇a係 為R A i所選擇之一案例内。 發明概要 為了解決以上的問題，所以本發明之一目的在於提供一 種用於藉著防止不需要的感測作業在一未被選擇的記憶格 群内發生以減少感測雜訊及感測電流的半導體裝置。 為了達到本發明之該目的，此處提供了 一半導體記情 置，其包括在-列方向上將一個記憶格陣列加以分割^ 由：：，信號各別加以選擇之副字元線的數個記 ^ f 田11字元線驅動器僅用於起動回應群選擇信號 所起動之記憶格群的副字元線，以及用於控制一感：放：
O:\61\61587.PTD 第7頁 五、發明說明（4) 器之一信號產生器。 簡單圖示說明 本發明的以上目的與優點藉由更為詳細地敘述較佳具體 實例及參照此處之附圖將變得更為顯而易見，其中： 圊1係為一概要圖顯示了一習知的半導體記憶裝置内之 一記憶格陣列之一配置； 圖2係為一概要圖顯示了一習知的半導體記憶裝置内在 一行方向所延伸之一記憶格陣列之一配置； 圖3係為一概要圖顯示了一習知的半導體記憶裝置内在 一列方向所延伸之一記憶袼陣列之一配置； 圖4係為一概要圖顯示了根據本發明在一半導體記憶裝 置内之一記憶格陣列之一配置； 圖5A及5B係為方塊圖顯示了圖4中所敘述的一個字元線 驅動器之一構成； 圖6係為一電路圖顯示了一感測放大器控制電路之一構 成，用於控制圖4中所敘述的一個感測放大器； 圖7根據本發明之一半導體記憶裝置的另一個具體實例 之一概要圖。 元件對照表 memory cell array 記憶格陣歹丨J 10 sub-word line 副字元線 12，22，32，42a，42b，72a， 72b bit line 位元線 14，24，34，44a，44b，74a，74b sub-word line driver 副字元線驅動器16，26a，26b，
455881 五'發明說明¢5) 36 ， 46a ， 46b ， 76a ， 76b sense amplifier 感測放大器18a ， 18b ， 28a ， 28b ， 28c ， 38a ， 38b ， 48a ’ 48b ， 78a ， 78b ， 78c ， 78d memory cel 1 group 記憶格群 20a，20b，30a，30b， 40a ， 40b ， 70a ， 70b reference numeral 參考數字 62 pull-up PMOS transistor 提升式正通道金屬氧化物半導 體電晶體64 pull-down NMOS transistor 下拉式正通道金屬氧化物半 導體電晶體6 6 感測放大器控制電路80a，80b，80c，80d 詳細圖示說明 本發明現參照附圖更完整地加以救述，其中該發明之較 佳具體實例係被顯示。 如圖4中所顯示具備ηχη之一尺寸的記憶格群4〇a與40b係 在一列方向上（於圖4中的上與下）加以配置，副字元線驅 動器4 6 a與4 6 b係分別地被配置在記憶格群4 〇 a與4 0 b下用於 起動各別記憶格群4 0 a與4 0 b之副字元線4 2 a與4 2 b ,感測放 大器S / A s 4 8 a ’ 4 8 b，4 8 c與4 8 d係分別地被配置在記憶格 群40a與40b的兩侧，該副字元線42a與42b以及位元線44a 與44b係分別地被配置在記憶格群4〇 a與4 Ob内。 該副字元線驅動器46a與46b之一回應於一前字元線信號 Ptf ’ 一 PX信號及RAi/RAiB驅動該對應記憶格群4〇a與40b之 對應副字元線42a與42b之一，此處之RAi與RAiB係為群選
4 5 5 8 8 1 五、發明說明（6) —---- 擇彳§號且各由解碼一部份列位址信號所獲得以便選擇性地 驅動配置在行方向上的副字元線驅動器46a與46b之一。 因該記憶格群40a與40b之副字元線42a與42b係藉由在圖 4中所敘述之裝置内的各別副字元線驅動器46&與46b選擇 性地加以起動’僅η個S/a在一記憶格被存取時加以操 作’此舉隨後將更為詳細地加以敘述d 該第一副字元線驅動器46a回應於前字元線信號pw，一 PX信號及RAi作業’而該第二副字元線驅動器46b回應於前 字元線信號PW，該PX信號及RAiB作業，具備不 同相，因此當RAi變成一11高11位準時（此後表示為"Hh ) ’ R A 1B變成一"低11位準（此後表示為"L ”）。 該第一副字元線驅動器46a僅在RAi係"H"時起動由前字 元線信號PW及PX信號所選擇之副字元線42a ,在另一方面 該苐一副字元線驅動器4 6 b僅在R A i B係"Η"(即R A i係為"L ) 時起動由前字元線信號pw及ρχ信號所選擇之副字元線 42b。 因此當RAi與RAiB係被施用時，僅該上與下記憶格群40b 與40a之一係被起動，易言之僅有被連接至該副字元線42a 與42b之一的η個格子係根據RAi與RAiB起動，因相較於圖3 中所敘述之該裝置僅有一半數目的格子係被起動，所以感 測雜訊與感測電流係被降低。 圖5A與圖5B係為方塊圖顯示了圖4中所敘述的一個字元 線驅動器之一構成，參考圖5A，一副字元線SWL0直到前字 元線信號PW及PX_RAi/PX_RAiB皆被致能後才加以起動。例
O:\61\61587.PTD 第10頁 五、發明說明（7) 如在該前字元線信號PW及PX_RAO被致能時，對應於那些信 號的副字元線SWLO係被致能，如圖5B中所顯示者般， PX_Rai與PX_RAiB可由執行關於PX信號與RAiB信號或PX信 號與RAi信號的一種邏輯運算之一AND(及）閘而獲得。 圖6係為一電路圖顯示了一感測放大器控制電路之一構 成’用於控制圖4中所敛述的一個感測放大器，參照圖6， 參考數子62係為一提升式正通道金屬氧化物半導體電 晶體64 ’下拉式正通道金屬氧化物半導體隨〇s電晶體66以 及一均勻器’ SVcc與SVss指明了用於對一個S/A 78供應驅 動電壓Vcc與Vss之節點。 C0N1與C0N2具有相反的相位，於放大具備S/A几之一記 ，格資料的案例中，C0N1變成一"低"位準而c〇N2變成一,， 高"位準以致於Vcc係被傳送至SVcc節點而Vss係被傳送至 SVss節點，因而對該S/A 78供應了Vcc與Vss位準，一均勻 化信號EQ在此時變成一"低位準因而打開了 一迴圈，其 在一副字元線被致能前均勻化該SVcc與”55節點至一vbl 電壓位準，在另一方面於放大不具備S/A 78之一記憶格資 料的案例中，C0N1變成一"高"位準而⑶N2變成一M低”位準 以致於Vcc與Vss未被傳送至SVss節點而EQ變成一”高位 準，因而均勻化該SVcc與SVss節點至該vbl電壓位準。 圖7係為一概要圖顯示了根據本發明之一半導體記憶裝 置的另具體實例，圖7顯示了 —實施例，纟中該副字 兀線驅動器&S/A控制電路係為群選擇信號RAi及^…所控 五、發明說明C8) 於圖4之該裝置中，即令對應於副字元線之一記憶格群 未被致能’ VCC與Vss係藉由圖6中所顯示的S/A控制電路加 以供應至SVcc與SVss，易言之若RAiB於圖4中被致能，控 制連接至圮憶格群4 〇 b之各S / A 4 8 c與4 8 d的各個S / A控制電 路（未顯示）中的C0N1，COM2與EQ分別地變成"低，，，"高與 "低"位準，以致於Vcc與vss位準係經由SVcc與”55節點加 以傳送至各S / A s 4 8 c與4 8 d，因此正常的感測作業係被執 行’同時控制連接至記憶格群4〇a之各s/A 48a與48b的各 個S / A控制電路中雖然r a i未被致能，但是⑶n 1，c 〇 N 2與e Q 亦分別地變成"高"，"低"與"高"位準，以致於該s / A 4 8 a 與48b執行不需要的感測作業，易言之該S/A 48a與48b即 使在該副字元線4 2 a未被致能時亦能作業。 圖7顯示了使用RAi與RAiB控制一S/A控制電路時之一裝 置，4 S / A控制電路控制一 s / A以防止對應於一未被選擇的 記憶格群之S/A的作業，參照圖7若RAiB係被致能則一記憶 格群7 0 b之次位元線7 2 b係被致能，在各s / A控制電路8 〇 c及 80d 中 ’ C〇Nl_RAiB 變成一"低"位準，CON2_RAiB 變成一”高 ”位準而EQ_RAiB變成一11低M位準，以致於vCc與Vss係被供 應至被連接到記憶格群7〇b的各個S/A 78c與78d，因此正 常的感測作業係被執行。 在另一方面，因RAi係為失效所以一記憶格群7〇a之一副 字元線7 2a亦失效，於各S/A控制電路80a與80b中， CONl_RAi變成一_'高位準，C0N2_RAiB變成一"低"位準而 EQ_RA i變成一”高"位準’以致於用在驅動一感測放大器之
O:\61\61587.PTD 第12頁 4 5 5 8 8 1 五、發明說明（9) Vcc與Vss在其 78a與78b前係 V b 1電壓位準 此處之C0N1 EQ_RAi/EQ_RA R a i / R A i B 所獲 76a與76b係為 因此本發明 業在一未被選 訊及感測電流 此發明已參 敘述，對於那 申請專利範圍 與詳細上作成 被供應至被連接到記憶格群7〇b的各個S/As 被均勻化至一個等於一起始位元線電壓之一 ’因此感測作業未被執行。 _RAi/C〇Nl_RAiB ’ C0N2—RAi/C0N2_RAiB與 =係藉由執行各別的C0N1，⑶…及印信號與 得 > 考數子74a係為一字元線而參考數字 一位元線。 艘記憶裝置防止了不需要的感綱作 。、’“各群内發生，因此減少了該感踯雜 實例已特別地加以顯示與 無數改發明的精神與料下可在型=
O:\61\61587.PTD 第13頁

Claims (1)

  1. 455831 六、申請專利範圍 1 ‘ 一種半導體記憶裝置，包括一記憶格陣列，其中記憶 格陣列係在列與行方向上加以配置，該半導體裝置包括： ^ 數個藉由在一列方向上將該記憶格陣列加以分割所獲 计之記愫格群，各記憶格群藉由一群選擇信號加以選擇； 以及 ’ 數個副字元線驅動器，僅用於起動回應一群選擇信號 之~欲加以起動的對應記憶格群之/副字元線。 2·如申請範圍第1項之該裝置，更包括： 數個均勻器，用於均勻位於回應記憶格群之選擇信號 之 6己憶格群内的位元線；以及； η μ 測來自位 號所起動 3.-種 格陣列係 數個 得之記憶 數個 起動之一 一信 來自位元 所起動的 元線之資料 的記憶格群 半導體記憶 在列與行方 藉由在—列 格群，各記 均勻器用於 記憶格群内 號用於控制 線之資料， 吾己憶格群之^ 制數個 ，該位 之内。 裝置， 向上加 方向上 憶格群 均勻位 的位元 數個感 該位元 内。 感測放大 元線位在 包括一記 以配置， 將該記憶 藉由一群 於回應記 線；以及； 測放大器 線位在回 回應s己憶格群選擇_ 憶袼陣列，其中記憶 該半導體裝置包括： 格陣列加以分割所獲 選擇信號加以選擇； 憶袼群之選擇信號所 ’該感測放大器感測 應記憶格群選擇信
    苐14頁
TW088120982A 1999-08-09 1999-12-01 Semiconductor memory device for reducing sensing noise and sensing current TW455881B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990032583A KR20010017198A (ko) 1999-08-09 1999-08-09 센싱 잡음 및 센싱 전류를 감소시키는 반도체 메모리장치

Publications (1)

Publication Number Publication Date
TW455881B true TW455881B (en) 2001-09-21

Family

ID=19606590

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088120982A TW455881B (en) 1999-08-09 1999-12-01 Semiconductor memory device for reducing sensing noise and sensing current

Country Status (3)

Country Link
US (1) US6259642B1 (zh)
KR (1) KR20010017198A (zh)
TW (1) TW455881B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414203B1 (ko) * 2001-11-19 2004-01-13 삼성전자주식회사 상이한 열들의 인접한 비트 라인들 간의 커플링 노이즈를방지할 수 있는 반도체 메모리 장치
TWI466128B (zh) * 2011-08-12 2014-12-21 Winbond Electronics Corp 記憶體系統及其讀出裝置
US9111591B2 (en) * 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102493814B1 (ko) * 2016-06-29 2023-02-02 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812099B2 (ja) * 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
JPH1166882A (ja) * 1997-08-19 1999-03-09 Nec Corp 半導体記憶装置
US6111808A (en) * 1998-03-02 2000-08-29 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置

Also Published As

Publication number Publication date
KR20010017198A (ko) 2001-03-05
US6259642B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
US6480438B1 (en) Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US3582908A (en) Writing a read-only memory while protecting nonselected elements
KR100724815B1 (ko) 저항성 메모리 장치, 기록 방법, 판독 방법, 소거 방법 및메모리 장치 동작 방법
US20090316474A1 (en) Phase change memory
US9928899B2 (en) Flying and twisted bit line architecture for dual-port static random-access memory (DP SRAM)
TWI778279B (zh) 靜態隨機存取記憶體電路及其操作方法
JPH01144294A (ja) キャッシュメモリ
EP0432509B1 (en) Semiconductor memory device
DE102008008067A1 (de) Integrierte Schaltung und Chip mit integrierter Schaltung
JPH11317093A (ja) 修復可能半導体メモリ・デバイスでの冗長ワ―ド線置換のための方法および装置
US20220122660A1 (en) Configuration and method of operation of a one-transistor two-resistors (1t2r) resistive memory (reram) cell and an array thereof
EP0472209B1 (en) Semiconductor memory device having redundant circuit
JPH07201193A (ja) ２行アドレス復号兼選択回路
TW455881B (en) Semiconductor memory device for reducing sensing noise and sensing current
US20070201262A1 (en) Logic SRAM cell with improved stability
JPH10334699A (ja) ワード線多重選択可能な半導体記憶装置
US7505317B2 (en) Method, apparatus, and system for providing initial state random access memory
EP1568045B1 (en) Method and system for defining a redundancy window around a particular column in a memory array
KR100485405B1 (ko) 메모리 매트릭스의 워드라인용 전자 드라이버 회로 및메모리 장치
EP0343068B1 (en) Sram with flash clear for selectable I/Os
JPS59117798A (ja) 半導体メモリ装置
DE10357862B3 (de) Verfahren zur Herstellung eines integrierten Speicherbausteins
JP3198584B2 (ja) スタティック型半導体記憶装置
JP2000149579A (ja) フラッシュメモリのアレイを有する半導体デバイス
JPS59117799A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees