TW449887B - Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates - Google Patents

Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates Download PDF

Info

Publication number
TW449887B
TW449887B TW088117582A TW88117582A TW449887B TW 449887 B TW449887 B TW 449887B TW 088117582 A TW088117582 A TW 088117582A TW 88117582 A TW88117582 A TW 88117582A TW 449887 B TW449887 B TW 449887B
Authority
TW
Taiwan
Prior art keywords
layer
thin film
conductive layer
dielectric layer
substrate
Prior art date
Application number
TW088117582A
Other languages
English (en)
Inventor
Jan I Strandberg
James L Ii Lykins
Original Assignee
Kulicke & Amp Soffa Holdings I
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kulicke & Amp Soffa Holdings I filed Critical Kulicke & Amp Soffa Holdings I
Application granted granted Critical
Publication of TW449887B publication Critical patent/TW449887B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0756—Uses of liquids, e.g. rinsing, coating, dissolving
    • H05K2203/0759—Forming a polymer layer by liquid coating, e.g. a non-metallic protective coating or an organic bonding layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

4498BT A7 B7 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 五、發明說明（ 發明背景 本發明係關於使用薄膜沉積技術以在傳統印刷接線板基 材上產生高密度互連，特別而言，本發明係屬於—種改良 方法，以盡量減少在印刷接線板基材與其之上沉積薄膜層 間累積應力的效應。本發明的方法可與傳統的堆積層以及 (或）初始傳統的堆積層併用或不併用，並且對於高密度積 體電路單晶片、多晶片封裝亦有助益，並支援像電阻器與 電容器之類的元件a本發明的方法對於在攜帶封裝裝置的 南密度子板上建立互連亦有用。 半導體產業繼續產生複雜度與密度漸增的積體電路，某 些這種積體電路複雜度的增加依次造成在電路晶片上輸入 輸出板數目的增加，同時該晶片密度的増加使輸入輸出板 間距往下降，此兩趨勢的相乘作用已造成連接器封裝脚接 線密度顯著的增加，該針需將晶片連接至與外部世界相交 界的封裝’以及互連晶片至其他積體電路裝置。 對於互連一或複數個積體電路與相關元件，已經開發了 很多不同的.技術，纟中—個這種的技術是基於傳統印刷接 線板（PWB)技術，而在積體電路被封裝於表面黏著裝置如 四邊扁平封裝（QFPs)中的時期該技術有著廣泛的用途。當 使用再多積體電路互連時，該PWB技術通稱爲]^(：1^1^或層 板多晶片模组（MCM)技術，典型的PWB技術使用銅與絕緣 電介質材料作爲構件以產生所需的互連結構，在典型的 B技術中，在子層板上形成銅導電圖型化的過程包括在 銅層之上形成抗光蚀乾薄膜，加圖型化與開發抗光蚀以形 I -----------"裝--------訂----- I--線 1 (請先閱讀背面之注意事項再填寫本頁) 449887 A7 B7 五、發明說明（2 ) 成一適當的遮罩並淘汰地蝕掉不要的銅而留下想要有形樣 的導電層。 使用於PWB技術中的基板可能在大面積面板中製造，因 爲有效率而降低製造成本。一般使用此技術的互連解決方 案有相當優良的性能特徵，此乃因使用銅與低介電常數之 故（例如，小於或等於4.0 )，然而此印刷接線板產業從焊盤 密度與數量的半導體製造角度看已經落後，結果，在半導 體製造與互連印刷接線板製造之間形成能力落差。 在某些應用上’兩或多片層板製成有精細結構的積層板 ’在層板各層之間的互連可能透過機械式鑽孔，接著電鍍 而冗成。鑽孔過程相當緩慢而昂貴，且可能需要大量的隔 板更間，當互連板數增加時’随之增加的訊號層數目通常 作爲形成互連結構之用’因爲這些限制，傳統印刷接線板 技術在某些應用於高密度積體電路封裝與子板裝配中必需 含有很多的金屬層（例如大於8層），一般在利用大量金屬 層會增加成本與降低電氣效能，而且，板尺寸限制在任何 給定層上的接線密度’因此，：PWB雖然可用於某些應用中 ’但其無法提供在其他應用中所需的連接密度。欲改良 PWB技術的互連密度，已經開發—種稱爲堆積多層方法的 先進印刷接線板技術。在此技術中，由傳統的印刷接線板 核心出發，使用標準的鑽孔與電鍍以形成核心中的電鍍孔 ，由此基礎核心，該堆積法有很多的變化，典型上，在傳 統製造的印刷接線板基材的上下主表面形成大約5〇公分厚 的電介質層薄板’在堆積層中利用雷射削磨、光罩/電衆 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (锖先閲讀背面之沒意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 449887 A7 B7 五、發明說明（3 ) 蚀刻，或其他已知的方法進行造孔，然後再實施面板電鍍 步驟以將上下兩面金屬化，随後接著進行無電種晶技術步 驟，稍後的遮軍與濕法蚀刻步驟在層板狀電介質層上界定 想要的導電圖型化。 此技術對標準無堆積的PWB技術提供很多的密度改良， 然而’這樣的堆積板需要很多層以便符合開發高密度封裝 與子板的需求，因此此技術仍有其極限。 另一種用於封裝高密度互連應用的傳統方法利用同火式 陶竟基板且在多晶片模组中一般稱爲多層陶瓷或MLC技術 或MCM- C，同火陶瓷MCM與厚膜MCM技術。基本上， MLC技術包括將陶瓷混合物滚輾成薄片、薄片乾燥化、罐 孔、以代表在陶瓷表面上軌跡圖型化的金屬膠將滾輾成的 薄片予以屏蔽、將所有層一起堆積並切成薄片，然後在高 溫上共火（例如850eC以上）以達到預期的互連。 MLC建構已擴充其在高密度與高可靠度產品中的用途， 在此中高密度互連封裝的健全比成本的考量更有價値，在 陶瓷中產生密封的能力改進傳統印刷接線板技術無法抵抗 環境的能力，然而此技術能夠使用於高密度封裝時（例如 大於1000個隔板），它亦非常昂貴。此外，性能特徵諸如訊 號傳播時間亦因陶瓷材料相當高的介電常數（介於5〇與9.〇 之間）而受到影響a MLC技術提供的連接密度高於Pwb技術，但無法提供某 些現今高密度互連應用所需的連接密度。 向密度互連與封裝產業已將這些高密度互連應用集中於 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） {請先閱讀背面之注意事項再填寫本!) 裝i I -----訂·--------線. 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 4 49887 A7 ______B7__ 五、發明說明（4) 第三種方法’即是薄膜沉積技術且有時稱為層板沉積或以 板觀點的DONL技術或在多晶片模组觀點的mcm_d或mcm 沉積技術，在某些應用中’ DONL技術包括在大基材上諸 如上述的成層印刷接線板形成薄膜導電層並加上導電軌跡 圖型化，這樣大的基材可能的表面積達4〇公分見方或以上 ，因而可有效地降低產品成.本。 DONL技術利用一種低成本印刷接線板結構以及在印刷 接線板上使用或不使用堆積多層的組合作為出發點，以符 合高密度與低成本互連的需求，比較先前討論的PWB技術 與MLC技術’該現用的傳統大容量印刷接線板技術與先進 的薄膜沉積技術的組合代表一種重要的經濟優勢與密度改 良。 DONL技術的其中一個重要的特徵為在僅有一面印刷接 線板上利用薄膜程序產生高互連密度基材，此高密度互連 是利用沉積交錯的導電輿絕緣薄膜層而形成的，這數個沉 積層的總厚度小於單一傳統堆積層的厚度，如此消除上下 堆積層之間的平衡以防止基材板翹的需要。 DONL製程包括首先在印刷接線板基材的頂表面上鋪下 一層絕緣電介質’在電介質層上沉積一層導電材料，在導 電層上產生一電路圖型化，然後沉積下一層絕緣與導電層 。這產生的各層之間是透過利用各種已知技術諸如濕化學 蝕刻’光曝置與開發或雷射削磨等產生的孔進行連接。在 此方法中’達成三維沉積的層板結構使得在小實體區域中 可製成高密度互連圖型化。不論DONL技術確定的優勢如 -7- 本紙張尺度適用中國國家標準（CNS)A.·!規格 (21〇 X 297公jg ) .1 I I I I I Iag-i.·^. n I -i-r-6JI I n 1 n n 1 I (請先閱讀背面之注意事項再填寫本頁) 44988 7 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) 何’若其上的沉積的薄膜層施行不當，其潛在的問題可能 造成故障的模組與性能的限制，在印刷接線板基材表面上 施行薄膜層沉積的一個重要狀況是藉由程序與操作所產生 的機械應力控制，這些應力控制的重點在了解其來源並提 供方法與構造以使其盡量降低。 在円金度互連結構中來自數種來源的應力包括在電介質 與金屬材料之間熱膨脹係數的差異，實體處理與在印刷接 線板基材及沉積的薄膜堆積層中電介質材料聚合物的水汽 吸收，這每一種應力都可能是故障的來源如電介質材料破 裂與（或）導電層的瓦解β在此中的每一個情況，開口與短 路可能破壞整個高密度互連結構的功能，該伴隨實體處理 的應力實際上可能透過適當的程序設計、操作員訓練與適 當的夾具設計而予以消除，然而有關熱變化的應力必須透 過適當的高密度互連結構設計而降至最低。 與熱變化有關應力的發生有數種原因，但其結果是在高 密度互連結構的金屬導電特徵與其周園的電介質將累積應 力，若累積足夠的應力將會導致破裂，若是連續性，則會 向其上的沉積薄膜層傳播而產生故障。當藉由適當的薄膜 結構設計而無法消除全部的應力時，重要的是在控制此應 力以消除或至少盡量降低任何可能由此應力所產生的不利 效應。 發明概述 本發明提供在高密度互連印刷接線基材中金屬與電介質 介面間應力控制問題的解決方案，該發明使得因這些應力 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐 ------------'裝--------訂---------線. <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 449887 A7 ----------B7______ 五、發明說明（6 ) 而導致的破裂能夠盡量降低，在經濟上是一種謗人的方法 並符合現今高密度互連應用的需求。 依照本發明的方法，使用某種設計程序以在印刷接線板 基材相當稀疏的上方金屬特徵與易脆的下方沉積薄膜層之 間提供應力緩衝層，該應力緩衝層是20- 35微米厚的電介質 層’其作用有如是在基材與其上薄膜層之間的物體障礙， 可增強整個結構’增加抗裂力與阻止起源於層間任何破裂 的傳播。 在具體實施例中，本發明的方法減少在高密度互連印刷 接線板基材中機械式應力，該基材形成第一有圖型化導電 層在其上表面，圖型化導電層包括複數個導電線路，每個 都有界線以訂定導電線路的範圍。本發明的具體實施例在 第一圖型化導電層之上與導電層之間形成一合成電介質層 ’並作爲應力緩衝層之用，此合成電介質層包括懸浮於層 中的粒子以便減少破裂的可能性並防止任何破裂傳到整個 層面中，在較佳具體實施例中，合成電介質層是從幕狀塗 層程序沉積的Ciba Probimer™層。 在本發明方法的另一具體實施例中，是利用一均勾的電 介質層當作應力緩衝層，該層緩衝並擴散其下PWB基材與 其上薄膜互連層之間所產生的應力，以致該應力不會產生 斷裂或裂縫°對於均勻電介質層而言，爲適當地將在典型 的熱變化期間基板所受到而產生的應力予以擴散，該層至 少必須延長10%且最好至少達13 %左右，在此具體實施例 中，應力緩衝均勻電介質層形成在圖型化導電層之上，而 -9 - ^紙張尺度適用十國國家標準<CNS)A4規格（210 X 297公* ) ------------裝- ------訂---------線. (請先閱讀背面之ίί-t事項再填寫本頁) 449887 經濟部智慧財產局員工消費合作社印製 A7 ______B7^__ 五、發明說明（7 ) 且是位於印刷接線板基材之上並佔有該基材的上表面。該 圖型化導電層包括複數個導電線路，每個都有界線以訂定 導電線路的範圍。然後薄膜導電層與電介質層之間形成在 合成電介質層之上，該均勻電介質層相當高的延長比例讓 此層能夠吸收與擴散在導電線路邊緣上所產生的應力，因 此防止在孩層中形成裂縫與或裂口而破壞其上的薄膜互連 結構。在較佳具體實施例中，此合成電介質層爲—在pwB 基板中形成薄板的保護膠材料。 本發明以上與其他的具體實施例與其優點和特徵將在以 下與附圖中詳細討論。 圖示之簡要説明 圖1A爲傳統單層印刷接線板基材的剖面簡圖。 圖1B爲引腳插入型的傳統四層印刷接線板基材剖面簡 圖。 圖2爲有單金屬堆積層的傳統四層印刷接線板基材剖面 簡圖。 圖3爲薄膜互連結構形成在接線板上之前，四層印刷接 線板基材上表面的剖面詳圖。 圖4爲圖3基材在薄膜互連製造初期階段，其上表面的剖 面詳圖。 圖5依照本發明方法的具體實施例，圖*基材在薄膜互連 製造稍後階段，其上表面的剖面詳圖。 圖6A爲高密度印刷接線板基材的剖面圖，該基材在其上 表面有傳統堆積層而在堆積層上方有薄膜互連層。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） -----mil —--( > --I I 1^-^111111 I I I (請先閲讀背面之注意事項再填寫本頁) 44988 7 A7 B7 五、發明說明（8) 圖6B爲爲高密度印刷接線板基材的剖面圖，該基材在其 上表面有傳統堆積層而在堆積層上方有薄膜互連層，而在 该%下表面形成第二堆積層 流程圖’説明本發明方法的具體實施例。 較佳具體實施例之詳細説明 爲高密度單層板印刷接線板基材10的剖面簡圖，該 層板基材由單層絕緣材料14諸如NEMA FR44打^銀膠樹脂 形成且有銅片12與16將其下與上表面分別切成薄板，例如 利用光刻將要求的導體圖型化18轉至銅片上，然後將該基 材置於濕化學蝕刻中以去除不想要的銅片，留下想要的電 路圖樣。數個具有電路圖樣的這些予層板可以一起切成層 板以形成一多層印刷接線基板如圖1B所示。 圖1B爲能夠利用本發明的四層印刷接線板基材〗5的剖面 簡圖’基材15包括三層子層板基材14a、14b與14c，層]^有 下與上導電層7與7_，而層14a則包括一上導電層6以及層 14c包括一下導電層6，，内導電層7與7，用於供電與接地平 面並提供勁度。透孔電鍍（典型填充材料26，例如絕緣性 或導電性銀膠）連接基材15的上下表面之間，而透孔埋藏（ 典圖示）則連接内層7與7’ ’四層基材如恰與導電層7、7_ 、6與y—起説明的基材15可從基材製造商如國際事務機 器公司（IBM)與Micro Via公司處買到。 圖2顯示一典型的鬲密度互連結構20，其利用d〇NL技術 形成在四層印刷接線基材上，而此基材類似於圖中的基 材15，此高密度互連結構包括一電介質平面化層2，一薄 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂---------線 經濟部智慧財產局員工消费合作社印製
d4988T 經濟部智慧財產局貝工消費合作社印製 A7 五、發明說明（9 膜金屬化層（例如鉻/銅堆疊層）4血— J抖潯膜電介質鈍化層5 ，重要的是要注意顯示在圖2中各層的厚度是以不同比例 所畫的。在典型的範例應用中，金屬畫層7與7_大约有^ 微米厚且金屬化層6與6,大約有2〇微米厚，對昭在同一範 例應用中，薄膜沉積金屬化層4大約爲5微米厚，而薄㈣ 積鈍化層5是10- 12微米厚，且有—般皆 ^ 奴是景技術的人應該可 理解到上述各層的實際厚度可能會有所變動。 在金屬特性6與4之間形成互連或孔12，，其所利用的方 法是所使用的電介質而定，如光曝置與開發循環，雷射削 磨或電聚姓刻或其他類似的方法。在純化層5頂端的接觸 板12提供高密度焊料連接板，以便積體電路裝置能約藉由 例如打線接合或覆晶接合技術進行電子連接至基材2〇，就 像具有背景技術的人所理解的一般。電子連接透過塡充電 鍍孔3而達成，其可能是或不是金屬覆蓋且其連接至下表 面板（無圖示），以提供與四層基材2〇下表面上次—層交界 面低密度焊料連接板。 如上所述之發明背景，在層板接線板基材上的薄膜層受 到機械式應力，該應力來源有很多種，包括物理處理、或 在操作期間或在製造時期所產生的熱變化，與除去該印刷 接線板基材絕緣電介質聚合物己經吸收的水汽，與本發明 特別有關的是來自熱變化所累積的應力。 回想在高密度互連結構絕緣與導電材料之間熱膨脹係數 的差異是累積應力的主要來源，圖3顯示一印刷接線板基 材40的上表面詳圖，在圖3中，基材表面有半盎司（大約17 _ -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------ 裝------——訂--------線 (請先閱讀背面之注意事項再填寫本頁) 449887 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1〇) 微米）金屬薄片在鑽電鍍孔3之前切成薄板如層6a所示，層 6a的厚度大小爲A，在電鍍孔鑽孔完畢後，該基材進行電 鍍以將透孔3連接至内平面7與7,並至適當的基材底面。電 鐘程序額外增加大約半I司（約17微米）的金屬導體，如層 6b所π，層6b必須進行拋光，此爲一般具有背景技術的人 所能夠了解的，在此之前其厚度大約爲ββ 然後電鍍透孔3填充材料26並進行抛光以產生平坦表面 ，填充的目的有數個，首先，爲了能夠利用眞空以處理需 被填塞的基材孔，第二，將孔填滿協助盡量減少表面地勢 以利隨後而來各層的平面化，而第三，藉由孔洞的填充， 使隨後而來的電介質塗層避免在孔的開口處造成凹陷，材 料26或可能是導電性的例如導電銀膠或不導電的。 在抛光堆疊層6a與6b後，例如利用光刻法在基材表面製 成具有導體特徵的圖型化，然後該基材進行蝕刻以產生最 後的電路圖樣，電鍍薄片、抛光與蝕刻過程的結果是一個 表面垂直大小約20土 6微米的導體。 圖4爲依照本發明的方法’在圖3所示階段之後的製造時 期上’印刷接線板基材的剖面圖，在圖4中，在基材4〇的 表面上有一電介質層2的塗層，塗層2使基材40的上表面平 面化，以作爲其上沉積薄膜金屬化層之用並在相當稀疏的 下方金屬層6a與稍後的易脆沉積薄膜金屬與電介質層之間 提供應力緩衝層’因此，電介質層2稍後將稱爲"應力缓衝 層 2，，。 依照本發明，應力緩衝層2不是合成電介質材料就是均 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） — — — — — — — — — —— — ' I i 1 I I I I ^ · I I I - ---- <請先閱讀背面之注意事項再填寫本頁) 44988 7 A7 B7 五、發明說明（11) 勻％ J負材料，其大約延長10 _ 15%，最好達到爲佳。 應力緩衝層2沉積至其下稀疏金屬層上方的厚度至少2〇微 米且最^ 35微米，並以距離z表示，層2比較理想的厚度是 大，.9 25- 30微米。在厚度小於2〇爲米時，應力緩衝層2無法 對在基材與其下薄膜層之間所產生的應力提供適當的緩衝 ，且不能將圖樣線路18a與上金屬化層隔絕。在厚度超過35 微米時’則因不符成本效益而難以製成輿^眞充層2中的孔 。在20- 35微米的範園内，較厚的應力緩衝層2有另外的益 處，亦即増強整個高密度互連結構並減少任何破裂傳進整 層的機會。在此尺寸上，層2步驟的涵蓋面應該提供小於3 :1方向比（在圖型化特性183之間缝隙的高寬比）。 經過對照，稍後的沉積薄膜電介質層（例如在圖从與6B 中的層5 )與稍後的沉積薄膜金屬化層（例如在圖从與6B中 的層4與4，）都較薄得多，例如，在較佳具體實施例中，在 薄膜金屬化區域上稍後沉積薄膜金屬化層厚度介於2 _ 5微 米且稍後的沉積薄膜電介質層介於1〇_ 16微米之間。 在本發明具體實施例中，其應力緩衝層2是一合成電介 質層並有粒子懸浮在合成材料中，防止或減少任何形成在 層間的破裂傳進整層中，因爲粒子的性質與層2所需的架 構，比較理想的是層2内粒子的直徑需小於z微米，在一較 佳具體實施例中，應力緩衝層2是一由幕狀塗層法所沉積 的 Ciba Probimer™合成電介質材料，Clba Pr〇bimei^ ^“公 司的產品，除了其合成物性質之外，Ciba Pr〇bimer合成電 介質材料典型的熱膨脹係數爲〇.000〇6_ 〇 〇〇〇〇7，這與典型 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝--------訂---------線. 經濟部智慧財產局員工消費合作社印製 44988 7 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 的銅導體與印刷接線基材的絕緣電介質14的熱膨脹係數 〇.〇〇0015-0‘〇00017互相比較得知’其非常接近曰產鋼鐵化學 薄膜電介質材料14典型的熱膨脹係數〇 〇〇〇〇5_ 〇 〇〇〇〇〇6，因 此’在應力緩衝層之間的邊界上所產生應力小很多且稍後 能夠順利沉積薄膜電介質層^因爲應力有集中於印刷接線 板表面上大型導體角落的傾向，而應力緩衡層2的加入可 擴散孩應力’因此傳進上述平面化電介質層的應力減少。 理想上’應力緩衝層2的CTE應該儘可能接近其下基材 材料的CTE。 在本發明具體實施例中，其中該應力緩衝層2是均勻的 電介質材料’該材料至少必須延長1〇%，並以丨3%更加。 如此的延長特徵讓層2能夠吸收某些由累積應力所產生的 機械式應力。在其他具體實施例中，應力緩衝層2是均句 保瘦膠層，其將PWB基材切成四層層板，經過對照，適用 於稍後的沉積薄膜電介質層中的一均勻光可限定電介質材 料，即日產鋼鐵化學物品V-259PA(在下文中稱爲日產鋼鐵 )用在層2中並不妥當，因爲依照本發明具體實施例其延長 比例僅約2.3 %。 不論電介質層2是否爲合成層或均勻層，用以製造該層 的材料所需的介電常數要介於3.5與5.0之間，此乃爲了將 該粗糙金屬線路與在該20- 35微米厚層上的薄膜金屬線路適 當地予以隔絕，而且該層2是光可限定或雷射可減弱的材 料比較理想，以便可以在其他阻抗料層不需沉積以形成開 口 12·下進行圖樣鑲嵌。 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） C請先閱讀背面之注意事項再填寫本頁} · 1------訂·----1---. 449887 經濟部智慧財產局員工消费合作社印製 A7 ----------- B7___ 五、發明說明（η) 在某些具體實施例中，應力缓衝層2可能由四層印刷接 線板製造者沉積’這些具體實施例的好處在於買得該印刷 接線板基材’其表面已處理好而可立即進行薄膜微影步驟 以便镶嵌金屬化層圖樣。因此該基材取得平面化表面並完 成種晶金屬化準備，此減少内薄膜程序步驟的次數且導致 製造成本的改進。 依照本發明使用適當大小的應力緩衝層2可獲得很多益 處’首先應力緩衝層的作用有如一個物體隔離障礙物，將 印刷接線板與其上的沉積薄膜層隔絕，厚應力缓衝層可擴 散應力以及應力緩衝層本身的強度特徵，防止某些將形成 在較脆弱電介質層的裂缝轉而形成在現有的層中，此外， 與印刷接線基材的熱膨脹係數比較，應力緩衝層與其上的 此積薄膜層之熱膨服係數彼此相當接近，故此兩層式隔絕 能有效地減少裂缝，因爲應力都已消散於層中並因電介質 屬性而擴散掉。 第二，如同前述若應力緩衝層2是一合成層’則該層可 減少形成在層中的任何裂縫傳進整層厚度中的機會，裂縫 的傳播因懸浮於層2中的粒子（例如矽酸鹽粒子）的存在而 終止’基本上，若裂缝形成在其中一個下方稀疏層之上的 應力缓衝層2中並開始向上傳，該裂缝可能在遭遇其中一 層懸浮粒子時而停止。 應力緩衝層2也提供非常平坦的表面，在其上可製造薄 膜互連結構’因爲有平而吸收應力的緩衝層較薄，較均勻 的沉積薄膜電介質層可作爲沉積薄膜層之用。在者，因爲 16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐) -------------t.-------訂---------線 ' C請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 49887 Α7 五、發明說明（14) 應粒因緩衝層而被擴散與吸收，有其他優點的較脆弱電介 質可選做薄膜層t用，這些稍後的電介質與金屬化薄膜層 有較小的地勢，而能夠有高密度互連結構，其減少所需的 總層數以達到完整連至先進積體電路輸入/輸出组態。 圖5爲圖4階段之後，在製造時印刷接線板基材4〇的剖面 圖，如圖5中所示，第一沉積薄膜金屬化層4已經形成在電 介質塗層2的上面，金屬化層4包括孔12，與導體圖樣4，在 其中的一個具體實施例中它是—個沉積的接地平面，此是 依照在共同指定的美國專利應用序號〇9/ 127579，其標題爲 "控制沉積在高密度互連共通電路基礎上薄膜層應力的方 法"中所指示的方法，其上列有共同發明人Sc〇tt m
Westbrook and Jan I.Strandberg及日期 1998 年 7 月 31 日，藉此 〇9/ 12乃79應用由在其整體中的參考文獻所合併。 其中一個在高密度互連結構且使用沉積薄膜層如層2與4 的應力來源，是在其下的印刷接線板基材與沉積薄膜層上 重大的導電性差異，由於印刷接線板基材的表面特性，例 如圖4中數量級2 0 - 3 5微米的導電特性！ 8 a、與數量級2 〇 _ 5 〇 微米沉積薄膜層的特性，這樣的差異幾乎總是大於3比i且 典型上直到5比1或更大。累積應力集中在印刷接線板基材 相當大的表面金屬特型角落上，若裂縫由此位置開始，則 它將向上傳播至其上的沉積薄膜層中。 利用應力緩衝可盡量減少印刷接線基材與基材上沉積薄 膜層之間的應力問題，金屬層4作爲接地平面之用，以將 高密度互連層其上易脆的特性施予機械式絕緣，有關互連 ____-17-___ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------1 -------裝--------訂---------線 1 f請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作杜印製 b ( A7 --------B7______ 五、發明說明（15) 層的説明在09/ 127579應用中有詳細説明並分別討論於下述 的圖6A與6B中。 圖6A與6B説明該緩衝層的形成，如圖6A中所示，基材5〇 在平面化層電介質2上面形成兩層沉積薄膜金屬化層4與^ ，該沉積薄膜金屬化層被另一電介質層5所隔開，内孔12' 將各金屬化層連接而焊接塊型板12提供黏著機制給積體電 路裝置’在範例應用中，焊接板12作爲覆晶接合裝置之用 ，確定機械式應力緩衝形成的方法是沉積薄膜金屬化層4 與印刷接線基材50表面上粗糙金屬特性的邊緣起碼要重疊 10-100微米，且最好在25微米以上。 再參考圖5 ’由G所定義的區域是重疊區的詳細檢視圖 ’電鍍透孔3稀疏特性的角落已經重疊，或被沉積薄膜接 地平面金屬化層4所遮蔽。在内孔丨2，的情況中，沉積薄膜 層相當微細的特徵已隱藏於電鍍透孔3的角落内，如同具 有技術背景之人所能了解的一般，同一型遮蔽排列可能作 爲印刷接線基材表面上電路圖樣與電鍍透孔之用。 圖7A與7B爲流程圖’顯示與本發明有關而用以形成高密 度互連四層基材的各種處理步驟，由步驟1〇〇開始，印刷 接線基材接受三種情況之一（由製造者買得）： 準備好進一步程序（例如電鍍與圖型化），電鍍與預備屏 遮，或決不電鍍。此三種情況提供選擇的連續性，視當時 的高密度互連應用而使用之，第—種設定是最經濟的因爲 在沉積薄膜製造場上所需的處理步驟較少，然而，某些特 性控制遗漏掉。在另一方面，第三種設定使用非常嚴密的 18 - 本紙張尺度適用帽國家標iT(CNS)A4^規格（210 X 297公釐) " ·-- -----I---- I H.裝------訂 --------- 線 — (請先閱讀背面之注意事項再填窝本頁) 449887 A7 ---------------B7__________ 五、發明說明（16) . 特性控制在薄膜沉積技術上。 (請先閱讀背面之注意事項再填寫本頁) 若印刷接線板基材接受第一種設定，則其直接進行薄膜 沉積程序，如步驟200所示，若不是，則流程跳至3〇〇，在 步驟3〇〇中，若印刷接線板基材接到第一金屬層就定位， 則送至步驟500以進行屏蔽並準備蝕刻，印刷接線板基材 沒有接到第一金屬層，該流程進行步驟4〇〇。 圖7B包含在步驟4〇〇程序盒内所採取的步驟，有三種可 能產生第金屬層的程序，在步驟41〇中，要決定是否拍打 整個第一金屬層，若結果爲是，則拍打第一金屬層製適當 的厚度η步驟415且流程回到圖7八中的步驟5〇〇 ,若回答不 ’步驟420決定是否僅拍打種晶然後電鍍至適當厚度。若 回答是，步驟425加入一播種金屬且步驟427電鍍第一金屬 層至適當厚度’由此流程再度回到圖7Α中的步驟5〇〇。若 對步驟420決策的回答爲不’然後拍打播種金屬進入步驟 430中的位置，然後步驟440利用矯正光阻鑲嵌種金屬的圖 樣’以使在步驟450中的導體僅電鍍至適當的厚度，然後 流程回到在圖7Α中的步驟600。 經濟部智慧財產局員工消費合作社印制衣 步驟500將電路導體圖樣放置在基材表面，在範例應用 中，這些無導電性的區域予以屏蔽，讓想要的電路圖樣種 金屬曝置。在步騍600中，利用導電性材料如銅將已曝置 的區域予以電艘至適當的厚度。 然後基材有屏蔽阻片並浸於步驟600的濕化學蚀刻劑中 ，蝕刻劑侵蝕所有表面，種金屬與電鍍的電路導體圖樣， 但是因爲該區代表電路圖樣已經電鍍至較大的厚度，則當 -19- 本紙張尺度適用中國國家標準（CNS)A4規格C297公^ _ 4 49 88 7 A7 B7 五、發明說明（17) 電路圖樣保留時，種金屬完全成片狀。然後步驟7〇〇利用 電漿蚀刻方法以清洗基材表面剩餘的種晶殘留物。 圖6A與6B顯示兩個本發明的具體實施例，在圖中，印 刷接線基材30已加入—單層平面化ciba Pr〇bimer電介質2， 其表層使得電介質填充印刷接線基材上金屬特性之間的缝 隙且掩蓋金屬特性表面如電鍍透孔3至厚度約2〇_ 35微米。 在較佳具體實施例中，沉積薄膜金屬化層4與4,爲銅，或 某些銅冶金術如鉻/銅化合物。這些金屬化層被日產鋼鐵 化學物品V - 259PA電介質5予以隔開。 在第一較佳具體實施例中如圖6B所示，印刷接線基材3 5 已有Ciba Probimer電介質層2加在上表面且—映射aba Probimer電介質層2’加在底面上，此底層2ι提供焊接屏蔽以 使焊球連至傳統印刷接線板如母板並協助印刷接線基材上 應力的平衡，在某些傳統高密度互連結構中，該平衡層必 須避免板翹作用。 有为景技術的人均能了解，以上所述之具體實施例不是 本發明唯一可能的應用，具有一般技術的人閱讀上述本發 明的各種具體實施例的説明後，顯然可得到其他利用本發 明的相當或引人的方法，例如了解關於印刷接線基材所説 明的本發明細節’可發現本發明可用以減少應力的不平衡 ’以及當薄膜電介質層與薄膜金屬化互連結構沉積在任何 共同電路基礎上時，這種不平衡衍生的潛在不利效應。如 使用於此應用中一樣，共同電路基礎是任何基材、子板或 ^卯片杈組而在其上形成晶片級與（或）元件級互連。共同 ___ -20- 本紙5ft尺度I®用肀國國豕標準（CNS)A4規格（210 X 297公复） (請先閲讀背面之注意事項再填寫本頁) 裝--------訂---------線' 經濟部智慈財產眉員工消費合作社印製 A7 449887 五、發明說明（18) 電路基礎的粒子包括印刷接線板基材、石夕基材、陶党基材 與鋁基材的其中之一，一積體電路晶粒本身不是一共同電 路基礎，反而，晶粒的黏接板典型由第—層互連設計（例 如打線接合、捲帶式自動接合、覆晶接合等等）連接至包 括電力與接地導體及訊號互連線路的共同電路基礎，以将 w粒連接至其他晶粒與(或）支援像電容器或電阻器的元件。 此外，在本發明的其他具體實施例中在印刷接線板基材 中的電介質是Mitsubishi BT HL 810樹脂且金屬是半盎司（大 約17微米）的銅箔，在另外的較佳具體實施例中，pwB電介 質爲NEMA FR5而金屬亦是半盎司的銅箔。在其他具體實 施例中，利用光可限定的card0丙烯酸材料而非用於較佳1 體實施例中的日產鋼鐵化學物品V _ 259PA電介質來製成、‘〃 積薄膜電介質層。技術人員將會知曉，其他材料比成功利 用本發明方法所使用的還要好，因此，其他方法與構造將 可能從本發明獲益而其唯一限制因素則定在所附的專利 請範園中》 ' ^ -----I -------裝--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -21 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐）

Claims (1)

  1. 經濟部中央標準局負工消費合作社印製 449887 A8 B8 C8 D8 _ 六、申請專利範圍 ^' 1. 一種用以形成一具有一第一圖型化導電層之高密度互 連印刷線路板基材的方法，包括複數個導電線路，其 邊緣界定該等導電線路的範圍，而該等導電路線是来 成於該基材的一個上表面上，該方法包括： (a) 在該第一圖型化導電層以及該導電層邊緣之間形 成一應力缓衝層’其中該第一圖型化層正上方區域的 應力緩衝層厚度介於20與35微米之間，且其中該應力缓 衝層是具有微粒懸浮於該層的合成電介質層或是一具 有一至少10%延長比例的均勻電介質層； (b) 在該合成電介質層上方形成一薄膜導電層；以及 (c) 在該薄膜導電層上方形成一薄膜電介質層； 其中該薄膜導電層厚度介於2到5微米之間，以及其 中該第一圖型化導電層厚度介於14到26微米之間。 2. 如申請專利範圍第1項的方法’其中該應力緩衝層包括 Ciba Probimer。 3 .如申請專利範圍第2項的方法，其中該Ciba pr〇bimer層 是以幕狀塗層程序沉積而得。 4 ·如申efl專利範圍第1項的方法，其中該應力緩衝層是— 光可限定或雷射可減弱的材料。 5 ·如申請專利範圍第4項的方法，其中於該合成電介質層 形成後，穿過該電介質層的孔是以光刻程序_形成。 6 如申請專利範園第1項的方法，其中該應力缓衡層包括 Ciba Probimer，且其中該薄膜電介質層包括日產 ______-22- __ 本紙張Μ適用中國8家樣準（CNS )八4胁（210X297公釐) '一 IK---------裝------訂------涞 (請先閲讀背面之注$項再填寫本頁) Ag B8 C8 D8 其中該應力缓衝層包括 其中該應力缓衝層包括 449887 六、申請專利範圍 (Nippon)鋼鐵。 7 .如申請專利範圍第1項的方法，其中該應力缓衝層沉積至 該圖型化導電層線路之上的厚度介於25-30微米之間。 8 .如申請專利範圍第7項的方法，其中該薄膜電介質層沉 積的厚度介於10與16微米之間。 9 .如申請專利範圍第1項的方法 一均勻保護膠電介質層。 10. 如申請專利範圍第1項的方法 —均勻電介質層，而其延長比例至少約13%。 11. 一種用以製成一高密度互連基材的方法，該方法包括： (a) 提供一具有一第一圖型化導電層的高密度印刷接 線板基材，包括複數個具有邊緣可界定導電線路範圍 的導電線路’其形成於該基材的上表面之上且在該第 一圖型化導電層與該導電層邊緣之間形成—合成電介 質層； (b) 在該合成電介質層上方形成一薄膜導電層；及 (c) 在該薄膜導電層上方形成一薄膜電介質層； ^中該薄膜導電層厚度介於2到5微米之間而該第一 化導電層厚度介於14到26微米之間。 12. 密度互連印刷接線板基材，包括： If第一圖型化導電層，其包括複數個導電線路，其邊 緣界定該導電線路的範圍，而該導電路形成於該基材 上表面之上，其中該第—圖型化導電層厚度介於⑷⑺ 中國國家標x 297公簸 !lii ~| ,ϋ^i tr—----ίΑ- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央襟率局貞工消費合作社印製 -23- 449887 A8 B8 C8 D8 六、+請專利範圍 微米之間； 一形成於該第一圖型化導電層以及該等導電層邊緣之 間的電介質層，其中該電介質層厚度介於20與35微米 之間，且是一合成電介質材料或是一具有一延長比至 少爲10 %之均勻電介質層； 一位於該合成電介質層上方之2-5微米薄膜導電層； 及 一位於該薄膜導電層上方之10-16微米薄膜電介質層。 " 裝 訂 . 康 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 -24- 本紙張尺度適用中國國家標準（CNS ) ( 210X：297公釐）
TW088117582A 1998-10-13 1999-12-21 Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates TW449887B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/172,178 US6440641B1 (en) 1998-07-31 1998-10-13 Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates

Publications (1)

Publication Number Publication Date
TW449887B true TW449887B (en) 2001-08-11

Family

ID=22626669

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088117582A TW449887B (en) 1998-10-13 1999-12-21 Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates

Country Status (7)

Country Link
US (1) US6440641B1 (zh)
EP (1) EP1133904A1 (zh)
JP (1) JP2002527915A (zh)
KR (1) KR20010088866A (zh)
AU (1) AU1099700A (zh)
TW (1) TW449887B (zh)
WO (1) WO2000022899A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101155468B (zh) * 2006-09-29 2010-06-16 富士通株式会社 可靠地实现与电子部件的电连接的印刷配线板
TWI419275B (zh) * 2009-03-25 2013-12-11 Unimicron Technology Corp 封裝基板結構及其製法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465084B1 (en) * 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
US7224040B2 (en) 2003-11-28 2007-05-29 Gennum Corporation Multi-level thin film capacitor on a ceramic substrate
US8569142B2 (en) 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
KR20120104641A (ko) 2004-02-04 2012-09-21 이비덴 가부시키가이샤 다층프린트배선판
US7727806B2 (en) * 2006-05-01 2010-06-01 Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
US8017451B2 (en) * 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US8273603B2 (en) 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
TWI347809B (en) * 2008-04-10 2011-08-21 Ase Electronics Inc Method of forming measuring target for measuring dimensions of substrate in the substrate process
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
CN111508893B (zh) * 2019-01-31 2023-12-15 奥特斯(中国)有限公司 部件承载件及制造部件承载件的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695868A (en) 1985-12-13 1987-09-22 Rca Corporation Patterned metallization for integrated circuits
JPH0716094B2 (ja) 1986-03-31 1995-02-22 日立化成工業株式会社 配線板の製造法
US4761303A (en) * 1986-11-10 1988-08-02 Macdermid, Incorporated Process for preparing multilayer printed circuit boards
US4847146A (en) 1988-03-21 1989-07-11 Hughes Aircraft Company Process for fabricating compliant layer board with selectively isolated solder pads
JP2548602B2 (ja) 1988-04-12 1996-10-30 株式会社日立製作所 半導体実装モジュール
US4871316A (en) 1988-10-17 1989-10-03 Microelectronics And Computer Technology Corporation Printed wire connector
US5108825A (en) 1989-12-21 1992-04-28 General Electric Company Epoxy/polyimide copolymer blend dielectric and layered circuits incorporating it
US5126192A (en) 1990-01-26 1992-06-30 International Business Machines Corporation Flame retardant, low dielectric constant microsphere filled laminate
JP3128811B2 (ja) 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
US5514624A (en) 1990-08-07 1996-05-07 Seiko Epson Corporation Method of manufacturing a microelectronic interlayer dielectric structure
JP2739726B2 (ja) 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
US5274270A (en) 1990-12-17 1993-12-28 Nchip, Inc. Multichip module having SiO2 insulating layer
US5135556A (en) 1991-04-08 1992-08-04 Grumman Aerospace Corporation Method for making fused high density multi-layer integrated circuit module
US5473120A (en) 1992-04-27 1995-12-05 Tokuyama Corporation Multilayer board and fabrication method thereof
EP0602258B1 (de) 1992-12-14 1997-04-09 International Business Machines Corporation Leiterplatten mit lokal erhöhter Verdrahtungsdichte und konischen Bohrungen sowie Herstellungsverfahren für solche Leiterplatten
JPH06188568A (ja) 1992-12-18 1994-07-08 Toshiba Corp 薄膜多層配線基板
US5393864A (en) * 1993-04-26 1995-02-28 E. I. Du Pont De Nemours And Company Wet-etchable random polyimide copolymer for multichip module applications
JP3325351B2 (ja) 1993-08-18 2002-09-17 株式会社東芝 半導体装置
JP3431247B2 (ja) 1993-12-28 2003-07-28 株式会社日立製作所 薄膜製造方法および薄膜多層基板製造方法
EP0746022B1 (en) 1995-05-30 1999-08-11 Motorola, Inc. Hybrid multi-chip module and method of fabricating
US5945203A (en) * 1997-10-14 1999-08-31 Zms Llc Stratified composite dielectric and method of fabrication
US6203967B1 (en) * 1998-07-31 2001-03-20 Kulicke & Soffa Holdings, Inc. Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101155468B (zh) * 2006-09-29 2010-06-16 富士通株式会社 可靠地实现与电子部件的电连接的印刷配线板
TWI419275B (zh) * 2009-03-25 2013-12-11 Unimicron Technology Corp 封裝基板結構及其製法

Also Published As

Publication number Publication date
EP1133904A1 (en) 2001-09-19
JP2002527915A (ja) 2002-08-27
KR20010088866A (ko) 2001-09-28
AU1099700A (en) 2000-05-01
WO2000022899A1 (en) 2000-04-20
US6440641B1 (en) 2002-08-27

Similar Documents

Publication Publication Date Title
JP3297879B2 (ja) 連続して形成した集積回路パッケージ
TWI277372B (en) Printed wiring board with controlled line impedance
EP3220417B1 (en) Wiring circuit board, semiconductor device, wiring circuit board manufacturing method, and semiconductor device manufacturing method
TW444305B (en) An improved method of a planarizing thin film layers deposited over a common circuit base
CN102646628B (zh) 用于制造半导体装置的方法
TW449887B (en) Deposited thin film build-up layer dimensions as a method of relieving stress in high density interconnect printed wiring board substrates
CN101013686B (zh) 互连衬底、半导体器件及其制造方法
TWI283152B (en) Structure of circuit board and method for fabricating the same
TWI304719B (en) Circuit board structure having embedded compacitor and fabrication method thereof
US6203967B1 (en) Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base
TW201121015A (en) Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
TW200807588A (en) Semiconductor device, built-up type semiconductor device using the same, base substrate, and manufacturing method of semiconductor device
TW522774B (en) Printed wiring board structure with z-axis interconnections and method of making the same
CN102548254A (zh) 芯片载体的无核制作方法
TW200950038A (en) Method of fabricating package substrate
WO2008133369A1 (en) The manufacturing method of the thin film ceramic multi layer substrate
TW200838385A (en) Circuit board structure having fine circuits and fabrication method thereof
US11640934B2 (en) Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
TW592007B (en) Build-up circuit board with conductive barrier structure and method for fabricating the same
TW592010B (en) Method for fabricating patterned fine pitch circuit layer of semiconductor package substrate
TWI291239B (en) Manufacturing method for chip package structure
TW423034B (en) Method for forming low-impedance high-density deposited-on-laminate structures having reduced stress
TWI227100B (en) Un-symmetric printed circuit board and method for fabricating the same
TWI226808B (en) Circuit board structure and method fabricating the same
JPH04133394A (ja) 多層プリント配線板

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees