TW378328B - Wordline voltage generation circuit capable of storing multibit data in semiconductor memory device - Google Patents

Wordline voltage generation circuit capable of storing multibit data in semiconductor memory device Download PDF

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Description

3 9 3 3 PIF . DOC / 0 0 2 A7 . ‘ . _B7_^__ 五、發明説明（1 ) 本發明是有關於一種半導體記憶體元件，且特別是有 關於一種字元線電壓產生電路，用以在半導體記憶體元件 中儲存多個彳AI兀數據。 記憶體記憶胞陣列例如一唯讀記憶體（在此之後以 * . ROM表示）包括複數個記憶體記憶胞排列在複數個列和複 數個行。複數個字元線延伸在記憶體記憶胞的列，和複數 個位元線延伸在記憶體記憶胞的行。每一個記憶體記憶胞 具有自己閘極，其閘極連接到對應隻字元線，其源極接地 和其汲極連接到對應之位元線。選擇連接位址記憶體記憶 胞之位元線，和設定連接位址記憶體記憶胞之位元線在一 字元線電壓，以從位址(或選擇）記憶體記憶胞讀取數據。 一般而言，儲存一位元數據之記憶體記憶胞具有一電 晶體。設定電晶體啓始電壓在一高或低準位，使得記憶體 記憶胞儲存數據。但是，記憶體記憶胞在一時間能夠儲存 一位元之數據。爲儲存大量數據，記憶體記憶胞陣列需要 更多記憶體記憶胞在儲存數據的數量比列上，造成它的晶 片尺寸必然變大。 經濟、郅中夬矂赛*3髮c 、L: ---------1 裝-- η /Μ'·. (諳先閱«背面之注意事項再填寫本頁) _ό.
爲製造記憶體元件能夠儲存大量數據’而不用增加它 的晶片尺寸，近來建議在一記憶體記憶胞上儲存兩位元數 據。例如一記憶體記憶胞稱作”多準位記憶體”或”多位元 記憶體”。多準位記憶體之各種類型具有改善作用。一種 典型，即去改變每一記憶體記憶胞之電晶體的閘極長度或 閘極寬度，使得當選擇記憶體記憶胞時，電流流量可以設 定不同値。另一種類型，即改變在每一記憶體記憶胞之M0S 本G張尺國國家標準（CMS ) A4規格（210X29^^1 ~ 3 9 3 3 PIF. DOC/002 3 9 3 3 PIF. DOC/002 經濟部中央標準局員工消費合作社印製 A7 _______'__B7 五、發明説明（之） ~ 電晶體注入雜質離子之成分，使得設定MOS電晶體之啓 始電壓在不同的値。因此，多準位記憶體元件之每一記憶 體記憶胞能夠儲存兩個或更多位元，當設定在兩個或更多 狀態。因此多準位記憶體元件具有增加儲存容量。 第丨圖繪示根據多準位數據狀態之一記億體記憶ΐ包能 夠儲存兩位元數據之字元線電壓和啓始電壓分佈。多位元 ROM之每一記憶體記憶胞具有四個不同啓始電壓Vthl到 Vth4 之一。啓始電壓 Vthl 到 Vth4 具有 Vthl<Vth2<Vth3<Vth4 之關係。確定任一記憶體記憶胞具有一啓始電壓Vthl作 一記憶體記憶胞M00,任一記憶體記憶胞具有一啓始電壓 Vth2作一記憶體記憶胞M01，任一記憶體記憶胞具有一啓 始電壓Vth3作一記憶體記憶胞M10,以及任一記憶體記 憶胞具有一啓始電壓Vth4作一記憶體記憶胞Mil。記憶 體記憶胞 M00，M〇1，M10，M11分別承擔儲存數 據Γ，” 10”和”11”。 第2圖繪示在一數據讀取運作期間，使用一字元線之 電壓變化。參考第1圖與第2圖，儲存兩位元數據之一記 憶體記憶胞的數據讀取運作將在下面描述。 第一，驅動連接在一儲存兩位元數據之選擇（位址）記 憶體記億胞的一字元線在一第一字元線電壓WL0,和此時 藉由一感應放大器電路（17，參考第3圖）檢測是否電流（或 記憶胞電流）流經選擇記憶體記憶胞。同時，在〜第二字 元線電壓WL1高於第一字元線電壓WL0後，使用連結選 擇記憶體記憶胞之字元線，檢查是否二電流（再此之後指 5 氏張尺度中( CNS ) A4規格（210X297公嫠^ -- I.--------{^哀---)---~訂------~ - -- - (請先閲讀背面之注意事項再填寫本頁) 3933PIF.D〇C/O02 3933PIF.D〇C/O02 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（$ ) 爲”一記憶胞電流”)在此經過。最後，第三字元線電壓WL2 高於第一和第二字元線電壓WLO或WL1，使用在字元線， 同時在此也檢查是否一記憶胞電流通過。如上所述，因此 記憶體記憶胞儲存兩位元數據(即”〇〇”，”〇Γ,” 10”和” 1 Γ之 一），使用不同字元線電壓WL0,WL1和WL2實現在三種感. 應運作轉換，同時導致此時感測邏輯形成，如此數據讀取 運作完成。 用以儲存多位元數據的記憶體元件，在數據讀取運作 期間，具有如第2圖繪示之不同準位之字元線電壓，實際 被控制在一想要準位是非常重要。如第3圖繪示在傳統儲 存多位元數據之半導體記憶體元件1中，設計來控制一字 元線電壓的電路。 再參考第3圖，半導體記憶體裝置1具有一記憶體記 憶胞陣列10，雖然未顯示在第3圖，包括複數個字元線、 複數個位元線以及複數個記憶體記憶胞分別排列在字元線 和位元線之交錯處，上述兩者並分別儲存兩個或更多位元 數據。根據一位址Ai，預先列解碼電路11和一區塊解碼 電路12選擇字元線之一，和一字元線電壓產生器13在數 據讀取運作期間，產生一電壓VP和經由電路11和12供 應電壓VP給被選擇之字元線。電壓VP具有不同電壓準 位，例如WL0,WL1，以及WL2顯示在第2圖。當元件1運 作在一低電源供應電壓，字元線電壓產生器13從產生高 電壓產生器之一字元線電壓源14，接收如一電源供應電 壓之電壓VCC或高於電壓VCC之一電壓VPP，同時產生 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' I裝 ； *~ 訂 ---- (請先閱讀背面之注意事項再填寫本頁) 3 P工F-DOCV Ο 02 3 P工F-DOCV Ο 02 經濟部中央標準局員工消費合作社印製 A7 _B7 五、發明说明（f )_ 不同電壓如字元線電壓vp。經由一行解碼電路15和一 行通過獲得電路16，選擇連接在選擇記憶體記憶胞之一 位元線，同時一感應放大器電路17檢測是否一記憶胞電 流，流經連接選擇位元線之選擇記憶體記憶胞。 在第3圖之半導體記憶體元件所使用之字元線_壓 產生電路13，根據習知技術於第4圖詳細描述，和在第 5圖繪示它的時序圖。 參考第4圖與第5圖，字元線電壓產生器π之運作將 在下面描述。 如第5圖所示，當信號STG在高準位(當沒有數據讀 取運作時）’和信號N0-ACT1，N0-ACT2和N0-ACT3在低 準位時，節點ND1經由NM0S電晶體48接地，和第一到 第三字元線電壓產生器50,51和52失效，因爲在產生器 50,51和52之NM0S電晶體46與47截止，和在產生器50,51 和52之PM0S電晶體41導通。 如果數據讀取運作開始，第一，信號N0-ACT1從低準 位到高準位，和其他信號N0-ACT2與N0-ACT3連續保持 在低準位，如第5圖所示。這使得在第一字元線電壓產生 器50之PM0S電晶體41截止，和NM0S電晶體46和47 在此導通。因此節點ND1經由PM0S電晶體43增加拉升。 接著，當節點ND1增加，PM0S電晶體之閘極電壓也 上升。當PM0S電晶體45之閘極電壓變成高於參考電壓 VREF ’ PM0S電晶體43截止，使得設定節點ND1電壓VP 在一電壓，如下所示： 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁}
3933PIF.DOC/002 五、發明説明（ί) VP=VREF:
RO (RO + Rl) A7 B7 信號N0-ACT1變成低準位，此時信號N0-ACT2變成 高準位，使得第一字元線電壓產生器50失效，和第二字 元線電壓產生器51致能。第二字元線電壓產生器51 ,之運 作相當於第一字元線電壓產生器50,在此省略描述。相同， 當信號N0-ACT3致能，第三字元線電壓產生器52以相同 方式運作如同第一與第二字元線電壓產生器50和51。因 此第二與第三字元線電壓產生器51和52產生電壓VP具 有電壓準位如下： (請先閲讀背面之注意事項再填寫本頁) VP=VREF*
RQ (R0 + R2)
VP=VREP
RO (R0 + R3) 經濟部中央標準局員工消費合作社印製 在此電此R1,R2和R3具有R1<R2<R3關係。 根據在第4圖之字元線電壓產生電路13，如N〇-ACT1,N0-ACT2和N0-ACT3輪流啓動，電路13產生如電 壓VP，亦即如第2圖繪示之字元.線電壓。 字元線電壓產生電路13用以使用在第3圖之半導體記 憶體元件，根據在第6圖之第二習知技術所述’和在第7 圖繪示它的時序圖。 參考第6圖與第7圖，字元線電壓產生電路Π之運作 將在下面描述。
當信號STB在高準位和N0-ACT信號在低準位’即是 當沒有數據讀取運作實現時，節點ND2經由一 NM0S電 晶體58接地，和字元線電壓產生器13失效，這是因爲PM0S 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3933PIF.DOC/002 A7 B7 五、發明説明（P) 電晶體51導通和NM0S電晶體56和57截止。 此時，當信號STB從高準位到低準位，和信號N0-ACT 從低準位到高準位（即是數據讀取運作開始），因爲NM0S 電晶體54之閘極電壓VREF-V1高於NM0S電晶體55之閘 極電壓，所以節點ND2經由PM0S電晶體53拉升。在一 時間過去後，NM0S電晶體55之閘極電壓變成高於電壓 VREF-V1，使得PM0S電晶體53截止。此時，設定節點ND2 在一電壓，即WL0，表示如下： VP= VREF 一 (RO + R4) 如第7圖所繪示，電壓VREF-V從VREF-V1電壓變化 到VREF-V2電壓，使得NM0S電晶體55截止’和PM0S 電晶體53導通。節點ND2電壓VP將上升超過先前電壓 準位，例如WL1，根據如上述之相同方式’節點ND2電 壓計算如下： VP= VREF-V2: R0 (請先閲讀背面之注意事項再填k本頁) 訂 經濟部中央標準局員工消費合作社印製 (R0 + R4) 相同的，當VREF-V從VREF-V2電壓變化到VREF-V3 電壓，節點ND2如上述之相同方式上升，節點ND2電壓 表示如下： VP= VREF-V3::<
RO (R0 + R4) 根據在第4圖之字元線電壓產生電路丨3，如輪流改變 參考電壓，電路13產生如電壓VP ’即是第2圖繪示之字 元線電壓。 本紙張尺度適用中國國家榡準（CNS ) M規格（2丨〇'〆297公釐） 3933PIF.DOC/002 3933PIF.DOC/002 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（q ) 字元線電壓產生電路13使用在第3圖之半導體記憶元 件，根據第8圖之第三習知技術所述，和在第9圖繪示它 的時序圖。 參考第8圖與第9圖，字元線電壓產生電路13之運作 將在下面描述。 ' 如第9圖繪示，當信號STB,STG2和STG4在高準位和 ί目號NO-ACT在低準位，節點ND3經由一 NMOS電晶體68 接地’PMOS電晶體61導通和NM0S電晶體66和67截止。 即是子兀線電壓產生器13失效。 此時，當信號STB從高準位到低準位，和信號NO-ACT 從低準位到高準位，使得數據讀取運作開始，同時信號 STG2和STG3連續保持在高準位。在這種情況下，PMOS 電晶體63導通，使得節點ND3電壓拉升。如果NMOS電 晶體65之閘極電壓相同於NMOS電晶體64之閘極電壓， 即是參考電壓VREF，PMOS電晶體63截止，因此，設定 節點ND3在一電壓，即第2圖之WLO，表示如下： VP= VREF* — (R0 + R7) 相同的，信號STG2變成低準位，直到信號STG3連 續保持在高準位。這使得NMOS電晶體65之閘極電壓， 變成低於參考電壓VREF。因此，PMOS電晶體63導通， 使的節點ND3電壓VP變成高於先前電壓準位，例如 WL1，根據如上述之相同方式，同時，節點ND3電壓計 算如下： 10 (請先閱讀背面之注意事項再填寫本頁) *-· Γ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3933PIF .DOC/002 五、發明説明（《 VP= VREF*
RO A7 B7 經濟部中央標準局員工消費合作社印製 (R0 + R5 + R7) 相同的，當VREF-V從VREF-V2電壓變化到VREF-V3 電壓，節點ND3如上述之相同方式上升，節點ND3電壓 VP表示如下： , VP二 VREF*-—- (RO + R5 + R6 + R7) 根據在第8圖之字元線電壓產生電路13，如輪流改變 信號STG2和STG3，電路13產生如電壓VP，即是第2圖 繪示之字元線電壓。 根據第4、第6以及第8圖上述電路，下面問題將會 造成，因爲製程變化，使得儲存多位元數據記憶胞之啓始 電壓變化，字元線電壓需要變化符合如啓始電壓變化，因 爲記憶體記憶胞之閘源極電壓改變。記憶體記憶胞之啓始 電壓變化導致流經記憶體記憶胞之記憶胞電流變化。這意 味數據讀取運作不能可靠實行。 爲解決此問題，在每一電路13之參考電壓準位或電阻 之電阻値必須調整，在一晶片準位期間。如此運作下也會 造成成本損失或製造時間延遲。因此要求字元線電壓產生 電路用以在一半導體記憶體元件，使得在每一記憶體記憶 胞之閘源極保持固定。 因此本發明的一目的就是在提供一種半導體記憶體元 件，用以改善可靠度，其中半導體記憶體元件在一記憶體 記憶胞儲存多位元數據。 本發明之另一目的在提供一多位元.半導體記憶體元 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） 3933PIF.DOC/002 3933PIF.DOC/002 經濟部中央標準局員工消費合作社印製 Μ Β7 五、發明説明（了） 件，其在一記憶體記憶胞具有多位元數據，以一字元線電 壓產生電路能夠維持記憶體記憶胞之閘源極電壓爲固定， 而不在乎製程變化。 爲到達上述目的，根據根據本發明的觀點，提出一種 半導體記憶體元件，包括：一記憶體記憶胞，用以儲存多 位元數據，該記憶體記憶胞具有一啓始電壓，其中該啓始 電壓爲複數個啓始電壓之一；至少一字元線，連接該記憶 體記憶胞，裝置更包括一字元線建接該記憶體記憶胞和一 字元線電壓產生電路。該電路在一數據讀取運作期間中， 當有該數據從該記憶體記憶胞讀取時，用以連續產生複數 個不同字元線電壓來使用在該字元線。根據該裝置，當該 記憶體記憶胞之該啓始電壓或不同字元線電壓任一改變 時，不同字元線電壓經由該裝置自身調整，使得記憶體記 憶胞之閘源極電壓保持固定。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： ' 圖式之簡單說明： 第1圖繪示根據多準位數據狀態之一記憶體記憶胞能 夠儲存兩位元數據之字元線電壓和啓始電壓分佈圖形； 第2圖繪示在一數據讀取運作期間，使用一字元線之 電壓變化圖形； 第3圖繪示具有字元線電壓產生電路之傳統半導體記 憶體元件； 本紙張尺度適用中國國家標準（CNS )八4規格（210X 297公釐） I,-------"C袈---.——訂------0, < ' „ * (請先閱讀背面之注意事項再填寫本頁) 3933PIF.DOC/〇〇2 3933PIF.DOC/〇〇2 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（丨0 ) 第4圖繪示根據第一習知技術，在第3圖之半導體記 憶體元件的字元線電壓產生器使用圖形； 第5圖繪示第4圖字元線電壓產生器之運作時序圖形； 第6圖繪示根據第二習知技術，在第3圖之半導體記 億體元件的字元線電壓產生器使用圖形； ‘ 第7圖繪示第6圖字元線電壓產生器之運作時序圖形； 第8圖繪示根據第三習知技術，在第3圖之半導體記 億體元件的字元線電壓產生器使用屬形； 第9圖繪示第8圖字元線電壓產生器之運作時序圖形； 第10圖繪示根據本發明之較佳實施例，在第3圖之半 導體記憶體元件的字元線電壓產生器使用圖形；以及 第11圖繪示第10圖字元線電壓產生器電路之運作時 序圖形。 實施例 參考所附圖形，本發明之實施例將在下面描述。 參考第10圖，一新記憶體半導體元件包括一字元線電 壓產生電路13,，其具有複數個虛擬記憶胞，並設定每一 記憶體記憶胞分別具有啓始電壓。更進一步說，字元線電 壓產生電路包括一裝置，用以增加啓始電壓到一特定 電壓’即是每一記憶體記憶胞之閘源極電壓，根據電路圖 形顯示’雖然因爲製程改變，改變每一記憶體記憶胞之啓 始電壓需你記憶胞之啓始電壓也會相同的改變。特別是， 我們應注意到字元線電壓保持在” Vth+V〇ffset”事實。這意 味在每一感應運作期間，記憶體記憶|包之閘源極電壓固定 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 、-° 3 9 3 3 PIF. DOC/〇 〇 2 3 9 3 3 PIF. DOC/〇 〇 2 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（G) 在Voffset電壓（意味記憶胞在此電流流量固定），.因此數據 讀取運作能夠可靠運作。 第10圖繪示根據本發明之較佳實施例，在儲存多位元 數據之半導體記憶體元件的字元線電壓產生器電路丨3，使 用圖形。在此實施例顯示第3圖之半導體記憶體元件‘構成 電路13'之技術，所以生略其他結構要件之描述。如第1〇 圖繪示’字元線電壓產生器電路13'使用三個虛擬記憶胞 ΜΟΟ,ΜΟΙ和M10具有啓始電壓Vthl,Vth2和Vth3，產生用 以讀取數據之最佳字元線電壓’即使電源供應電壓改變或 即使記憶體記憶胞具有不同設計特性。 參照第10圖，電路13'包括一參考電壓產生器89和第 一到第二子兀；線電壓產生器100,101和102。參考電壓產生 器89產生一固定準位之參考電壓Vref，例如約2V，忽略 電壓供應電壓變化，和供應參考電壓Vref到第一到第三字 元線電壓產生器100,101和102。第一到第三字元線電壓產 生器100,101和102連接到節點3，用以輸出電壓VP，即 是字元線電壓到預先列解碼器電路11。每一產生器1〇〇，1〇1 和102接收如，從第3圖之字元線電壓源的一電源供應電 壓VCC/VPP。更進一步說，節點3充電經由NMOS90控制 開關導通/截止，根據之前信號STG和數據讀取運作之後。 第一字元線電壓產生器100產生第2圖之WL0的VP電壓， 當第一感應運作實現時(即是信號N0-ACT1致能），第二字 元線電壓產生器101在此產生WL1的VP電壓，當第二感 應運作實現時（即是信號NO-ACT2致能)，第三字元線電 1 4 本紙張尺度適用中國國( CNS〉( 210X297公釐） I;-------0裝— - -- - (請先閱讀背面之注意事項再填寫本頁) 訂- 3933PIF.DOC/002 3933PIF.DOC/002 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（P) 壓產生器丨〇3在此產生WL2的VP電壓，當第三感應運作 實現時(即是信號NO-ACT3致能）。 第一字元線電壓產生器100包括一檢測電路11〇、虛 擬記億胞M00、一 PMOS電晶體83、NMOS電晶體88和 一電阻87。檢測電路110包括三個PMOS電晶體80,81以 及82和兩個NMOS電晶體84和85。兩個PMOS電晶體80 和81當作一電流鏡電路。閘極接收信號NO-ACT1之PMOS 電晶體，具有一電流電極接收從第3圖之電源14的電壓 VCC/VPP，和另一電流電極連接節點8A，即是它的汲極閘 極。連接到節點8A之PMOS電晶體82，具有一電流通道 形成在電壓VCC/VPP和節點3。NM0S電晶體84和85之 電流通道連續的形成節點8A和接第電壓，它們閘極分別 連接到節點8B和接收信號N0-ACT1。設定虛擬記憶胞M00 具有一起使電壓Vthl，和具有它的閘極連接到節點3。記 憶胞M00之一電流電極連接於電晶體87之另一端’和記 憶胞M00之另一電流電極，經由一閘極接地之PMOS電晶 體83連接到參考電壓產生器89,電阻87之另一端經由NM0 電晶體88接地，其NM0電晶體88開關控制導通/截止根 據信號N0-ACT1。 . 在此實施例，PMOS電晶體83之電流驅動能力小於虛 擬記憶胞M00之電流驅動能力。即是PM0電晶體83當作 一電晶體，用以預先充電於節點8B。信號STG啓動在高 準位之前，和數據讀取運作實現後（參考第11圖）和信號 N0-ACT1象徵第一感應時期。 - (請先聞讀背面之注意事項再填寫本頁) ----r—·-------CD^---,—.IIT------Q--------^ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 9 3 3 PIF. DOC/0 0 2 3 9 3 3 PIF. DOC/0 0 2 經濟部中央標準局員工消費合作社印製 hi B7 五、發明説明（丨〉） 在第二和第三字兀線電壓產生器101和102，結_契 件與第一字兀線電壓產生器100結構要件，使用相同參考 符號標示。爲達到簡化目的，這個部分不再解釋。第二字 兀線電壓產生器101不同於第一字兀線電壓產生器1〇〇, 只有在虛擬記tf、胞M01具有啓始電壓Vth2高於虛擬記，障 胞M00之啓始電壓。因此，當信號N0-ACT2啓動時，即 是再第二感應期間，電壓VP變成高於第一感應期間。而 第三字元線電壓產生器102不同於第一與第二字元線電壓 產生器100和101，只有在虛擬記憶胞M10具有啓始電壓 Vth3高於虛擬記憶胞M00或M01之啓始電壓。因此，當 信號N0-ACT3啓動時，即是再第三感應期間，電壓VP變 成高於第二感應期間。 第11圖繪示根據本發明較佳實施例之字元線電壓產生 器電路13'之運作時序圖形。參考第10與第11圖，字元 線電壓產生器電路13'之運作將在下面描述。 當沒有電壓VP，即是選擇記憶體記憶胞供應字元線電 壓，從字元線電壓產生器電路Π1產生，如第11圖所示。 信號STG在高準位和信號N〇-ACT1，N0-ACT2和NO-ACT3 在低準位這使得電晶體80和90變成導通，電晶體85和88 變成不導通，使得節點8A經由PMOS導通電晶體80，充 電到約VCC/VPP準位。因此造成沒有PMOS電晶體之電流 通道。此時虛擬記憶胞之閘極重設在低準位，即是0V， 其閘極藉由信號STG控制經由NMOS電晶體90控制開關 導通。在實施例中，字元線電壓產生器_丄00,101和102沒 本纸張尺度適用中國_家標準（CNS ) A4規格（210X297公釐） J — ^---：---C 裝---r----、玎------Q f請先聞讀背面之注意事項再填寫本頁} 3933PIF.DOC/002 3933PIF.DOC/002 經濟部中央標準局員工消費合作社印製 A7 __B7_—_ 五、發明説明（K) 有電流消耗，當沒有數據讀取運作實現時，因爲電晶體85 和8 8變成截止。 如果數據讀取運作開始，如第11圖所示，信號STG 從高準位到低準位，和信號N0-ACT1變成高準位。同時 信號N0-ACT2和信號N0-ACV3連續保持在低準位。it使 得第一字元線電壓產生器100啓動，第二和第三字元線電 壓產生器101和102未啓動。第一字元線電壓產生器100 之PMOS電晶體80未啓動，和NMOS電晶體85和88在 此啓動，根據啓動信號N0-ACT1，使得節點8A經由NM0S 電晶體84和85開始充電。 當PM0S電晶體82之閘極能量變成一邏輯低準位，節 點3之能量VP增加到高於一預先決定電壓，例如虛擬記 憶胞M00之啓始電壓。當節點3之能量上升時，虛擬記憶 胞M00之閘極能量也相同拉升到電壓VP，啓始電壓Vthl。 我們必須注意到虛擬記憶胞M00並沒有轉變到導通之事 實。這是因爲在此藉由電晶體87，虛擬記憶胞M00之閘 源極電壓小於啓始電壓Vthl。即是，虛擬記憶胞M00之 源極電壓透過一電阻87增加到一電壓。因此，雖然虛擬 記憶胞M00之閘極電壓變成啓始電壓Vthl，虛擬記憶胞 M00在接近於不導通狀態’因爲”VgscVthl”。
因爲這個理由，節點8B電壓高於NM0S電晶體84之 啓始電壓，使得節點3經由PM0S電晶體82連續充電。 當節點3電壓VP增加時’虛擬記憶胞M00之閘源極電壓 電成高於虛擬記憶胞M00之啓始電壓Vthl。因此節點8B 本紙張尺度適用中國國家橾準（CNS)A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) •-C等 -6 3933PIF.DOC/002 3933PIF.DOC/002 經濟部中央標準局員工消費合作社印製 A7 __B7___ 五、發明説明（〇 變成低於NMOS電晶體84之啓始電壓，造成節點8Α變成 (VCC/VPP-Vtp)電壓（Vtp爲電晶體81之啓始電壓）和PM〇S 電晶體53變成截止。即檢測電路110檢測是否一電流流 經虛擬記憶胞M00，和此時停止供應電流於節點1，根據 檢測結果。此實在節點3電壓VP，即是第2圖之字元線 電壓WL0設定在”Vthl+Voffset”電壓。在此處Voffset電壓 爲一電壓通過電阻87，和意味一感應效應當作一記憶體記 憶胞之閘源極電壓。Voffset電壓'準位由電阻87値決定， 並保持固定。 此時，信號N0-ACT1失效在低準位，直到信號N0-ACT12和N0-ACT3連續啓動在高準位，如第11圖所示。 第二和第三字元線電壓產生器101和102運作如同第一字 元線電壓產生器100，並分別產生”Vth2+Voffset” 和”Vth3+Voffset”之電壓VP。爲避免重複描述，在此省略 '它們運作描述。在三感應運作完成後，信號STG從低準位 到高準位。這使得節點1變成接地電位(0V)，使得字元線 電壓產生器電路13'失效。即是，數據讀取運作完成。 在這實施例，每一字元線電壓產生器100,101和102， 分別設定虛擬記憶胞M00，M01和M10提供啓始電壓 Vthl,Vth2和Vth3。爲這理由，雖然每一記憶體記憶胞之 啓始電壓改變，因爲製程改變，虛擬記憶胞ΜΟΟ,ΜΟΙ和M10 之啓始電壓也相等的改變。因此在每一產生器之檢測電路 感應電壓變化量和控制一電流供應。特別是，我們應該注 意到電壓 VP之事實，即字元__線電壓，.維持 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
3933PIF.DOC/002 A7 B7 五、發明説明（A ) 在1化1/2/3+¥〇〖^1”。這意味記憶體記憶胞之閘源極電壓 Vgs固定在Voffset電壓（意味一記憶胞電流流經此處固 定），在每一數據讀取運作之感應運作期間。因此，數據 讀取運作能夠可靠的實現。 更進一步說，在實施例中，設定第一到第三字元線電 壓產生器100,101和102之電阻87値’使得彼此感應效應 相當，在每一感應運作期間。然而，顯然設定感應效應之 技術上彼此不同，在每一感應運作中，藉由設定不同之電 阻87値。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 請_ it 閲 讀· 背 Λ 事 寫·' 本 頁 訂
經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家檩準（CNS ) Α4規格（210Χ297公釐）

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  1. ABCD ?t 1 6 5 9S 3933PIF.D〇C/002 六、申請專利範圍 1. 一種半導體記憶體元件，包括： 至少一記憶體記憶胞，用以儲存多位元數據，該記憶 體記憶胞具有一啓始電壓，其中該啓始電壓爲複數個啓始 電壓之一； ， 至少一字元線，連接該記憶體記憶胞；以及 一裝置，在一數據讀取運作期間中，當該數據從該記 憶體記憶胞讀取時，用以連續產生複數個不同字元線電壓 來使用在該字元線； 其中，當該記憶體記憶胞之該啓始電壓或不同字元線 電壓任一改變時，不同字元線電壓經由該裝置自身調整， 使得記憶體記憶胞之閘源極電壓保持固定。 2. 如申請專利範圍第1項所述之半導體記憶體元件， 其中該裝置包括一輸出端，用以輸出複數個不同字元線電 壓；以及複數個字元線電壓產生器，共同連接到該輸出端， 用以產生複數個不同字元線電壓，以維持固定一電流流經 該記憶體記憶胞，當該記憶體記憶胞在一導通狀態。 3. 如申請專利範圍第2項所述之半導體記憶體元件， 其中該裝置更包括一重設電晶體，連接該輸出端和一接地 電壓，其中該重設電晶體控制開關在導通前和該數據讀取 運作後。 4. 如申請專利範圍第2項所述之半導體記憶體元件， 其中每一該字元線電壓產生器包括： 一虛擬記憶胞，具有一閘極連接該輸出端，一電流電 極接地和另一電流電極接收一參考電壓>，設定該虛擬記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X292公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 OI. 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 B8 3933PIF.DOC/002 諮 六、申請專利範園 胞在該記憶體記憶胞之該些啓始電壓之一； 一電阻，連接在另一電流電極和一接地電壓；以及 一檢測電路，連接該虛擬記憶胞之該電流電極，用以 檢測是否該虛擬記憶胞導通，供應一電流到該輸出端·，根 據檢測結果。 5. 如申請專利範圍第4項所述之半導體記憶體元件， 其中每一該字元線電壓產生器更包括:一 NMOS電晶體， 連接在該另一電流電極和該，並控制開關導通，只有幫對 應字元線電壓產生器啓動時。 6. 如申請專利範圍第4項所述之半導體記憶體元件， 其中每一該字元線電壓產生器更包括:一 PMOS電晶體具有 一閘極接地，一電流電極接收該參考電壓和另一電流電極 連接該虛擬記憶胞之一電流電極與該檢測電路。 7. 如申請專利範圍第6項所述之半導體記憶體元件， 其中該PMOS電晶體之一驅動能力小於該虛擬記憶胞之驅 動能力。 8. 如申請專利範圍第4項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値相同，使得該 記憶體記憶胞之一記憶胞電流量彼此相同，在數據讀取運 作之每一感應期間。 9. 如申請專利範圍第4項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値不同，使得該 記憶體記憶胞之一記憶胞電流量彼此不同，在數據讀取運 作之每一感應期間。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?舍釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -01. 經濟部中央標準局員工消費合作社印製 3933PIF.DOC/002 A, C8 D8 六、申請專利範圍 10.如申請專利範圍第4項所述之半導體記憶體元件， 其中該檢測電路包括： 一第一 PMOS電晶體，具有一源極連接一電源供應電 壓，一閘極和一汲極彼此連接； 一第二PMOS電晶體，具有一源極連接該電源供應電 壓，一閘極連接該第一 PMOS電晶體之該閘極，以及一汲 極連接該輸出δ而， 一第三PMOS電晶體，具有一源極連接該電源供應電 壓，一汲極連接該第一 PMOS電晶體之該汲極，一閘極接 收一選擇信號； 一第一 NM0S電晶體，具有一汲極連接該第一 PMOS 電晶體之該汲極，一閘極連接該參考電壓與該虛擬記憶胞 . * 之另一個電流電極兩者，以及一源極；以及 一第二NM0S電晶體，具有一汲極連接該第一 NM〇S 電晶體之該源極，一源極接地，以及一閘極接收一選擇信 號； 其中，第一與第二PMOS電晶體構成一電流鏡電路。 U.—種半導體記憶體元件，包括： 複數個記憶體記憶胞，排列在行與列，每一該記憶體 記億胞儲存多位元數據，代表至少兩位元訊息和具有一閘 極與一電流通道； 複數個字元線，分別連接該些記憶體記憶胞之閘極； 一列解碼器電路，連接該些字元線，用以選擇該些字 兀線之一，根據一位址信號；以及 《 22 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閱讀背面之注意事項再填寫本頁) ¥ 訂 經濟部中央標準局員工消費合作社印製 3933PIF.DOC/002 A8 B8 C8 D8 _ 六、申請專利範圍 一字元線電壓產生電路，連接該列解碼器電路，在一 數據讀取運作期間中，當有該數據從該記憶體記憶胞讀取 時’用以連續產生複數個不同字元線電壓來使用在該選擇 字元線； 其中，當該記憶體記憶胞之該啓始電壓或不同字元線 電壓任一改變時，不同字元線電壓經由該字元線電壓產生 電路自身調整，使得記憶體記憶胞之閘源極電壓保持固 定；以及 其中，該字元線電壓產生電路包括一輸出端，用以輸 出複數個不同字元線電壓；複數個字元線電壓產生電路用 以分別產生複數個不同電壓；一參考電壓供應電路，分別 連接該些字元線電壓產生器：以及一第一重設電晶體’連 接該輸出端與一接地電壓，該第一重設電晶體控制開關導 通前和數據讀取運作後。 12.如申請專利範圍第11項所述之半導體記憶體元件’ 其中每一該字元線電壓產生器包括： 一虛擬記憶胞，具有一閘極連接該輸出端’一電流電 極接收一參考電壓和另一電流電極，設定該虛擬記憶胞在 該記憶體記憶胞之該些啓始電壓之一； 一電阻，連接在該另一電流電極與一接地電壓； 一 NMOS電晶體，連接在該另一電流電極與該接地電 壓，和控制開關導通只有當對應字元線電壓產生器啓動 時；以及 一檢測電路，連接該虛擬記憶胞之：-電流電極’用以 I;—_—；---Ό袈— ,* (請先閲讀背面之注意事項再填寫本頁) 訂 23 3933PIF.DOC/002 Bo C8 D8 六、申請專利範圍 檢測是否該虛擬記憶胞導通，以供應一電流到該輸出端， 根據檢測結果。 13. 如申請專利範圍第12項所述之半導體記憶體元件， 其中每一該字元線電壓產生器更包括：一 PMOS電晶體， 具有一鬧極接地，一電流電極接收該參考電壓，和另一電 流電極連接該虛擬記憶胞之該檢測電路，其中該PMOS電 晶體之一驅動能力小於該虛擬記憶胞之一驅動能力。 14. 如申請專利範圍第12項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値相同，使得該 記憶體記憶胞之一記憶胞電流量彼此相同，在數據讀取運 作之每一感應期間。 15. 如申請專利範圍第12項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値不同，使得該 記憶體記憶胞之一記憶胞電流量彼此不同，在數據讀取運 作之每一感應期間。 16. —種半導體記憶體元件，包括： 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 複數個記憶體記憶胞，排列在行與列，每一該記憶體 記憶胞儲存多位元數據，代表至少兩位元訊息和每一記憶 體記憶胞具有一閘極與一電流通道； 複數個字元線，分別連接該些記憶體記憶胞之閘極； 一列解碼器電路，連接該些字元線，用以選擇該些字 兀線之一，根據一位址信號；以及 一字元線電壓產生電路，連接該列解碼器電路，在一 數據讀取運作期間中，當有該數據從該記憶體記憶胞讀取 .2 4 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公董1 經濟部中央標準局員工消費合作社印11 3933PIF.DOC/002 ___S__ 六、申請專利範圍 時，用以連續產生複數個不同字元線電壓來使用在該選擇 字元線； 其中，該字元線電壓產生電路包括複數個字元線電壓 產生器，用以分別產生複數個不同字元線電壓；以及一第 一重設電晶體，連接到該輸出端，用以輸出該些複數個不 同字元線電壓和一接地電壓，該第一重設電晶體控制開關 在導通前和數據讀取運作之後；以及 其中，每一該字元線電壓產生電路共同連接在該輸出 端，並包括:一虛擬記憶胞，具有一閘極連接到該輸出端， 一電流電極，接收一參考電壓和另一電流電極，設定該虛 擬記憶胞在該記憶體記憶胞之該些啓始電壓之一；一電 阻，連接在該另一電流電極和一接地電壓；一 NMOS電晶 體’連接在該另一電極和該接地電壓，和控制開關導通只 有當對應字元線電壓產生器啓動時；以及一檢測電路，連 接該虛擬記憶胞之一電流電極，用以檢測是否該虛擬記憶 胞導通’以供應一電流到該輸出端，根據檢測結果。 Π.如申請專利範圍第16項所述之半導體記憶體元件， 其中每一該字元線電壓產生器更包括：一 PMOS電晶體， 具有一閘極接地，一電流電極連接該參考電壓，和另一電 流電極連接該虛擬記憶胞之該另一電流電極與該檢測電 路’其中該PMOS電晶體之一驅動能力小於該虛擬記憶胞 之一驅動能力。 18.如申請專利範圍第16項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値相同，使得該 ；_____.25 ____ 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) -、tT A8 3933PIF.DOC/002 B8 C8 D8 六、申請專利範圍 記憶體記憶胞之一記憶胞電流量彼此相同，在數據讀取運 作之每一感應期間。 19. 如申請專利範圍第16項所述之半導體記憶體元件， 其中設定該字元線電壓產生器之該電阻之値不同，使得該 記憶體記憶胞之一記憶胞電流量彼此不同，在數據讀取運 作之每一感應期間。 20. 如申請專利範圍第16項所述之半導體記憶體元件， 其中該檢測電路包括:一第一 PMOS電晶體，具有一源極連 接一電源供應電壓，一閘極和一汲極彼此連接；一第二 PMOS電晶體，具有一源極連接該電源供應電壓，一閘極 連接該第一 PMOS電晶體之該閘極，以及一汲極連接該輸 出端；一第三PMOS電晶體，具有一源極連接該電源供應 電壓，一汲極連接該第一 PMOS電晶體之該汲極，一閘極 接收一選擇信號；一第一 NM0S電晶體，具有一汲極連接 該第一 PMOS電晶體之該汲極，、一閘極連接該參考電壓與 該虛擬記憶胞之另一個電流電極兩者，以及一源極；以及 一第二NM0S電晶體，具有一汲極連接該第一 NM0S電晶 體之該源極，一源極接地，以及一閘極接收一選擇信號； 其中，第一與第二PMOS電晶體構成一電流鏡電路。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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