TW322637B - - Google Patents

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32S637 五、發明説明（1 ) 技術領域 本發明概言之係有關於半導體裝置，而詳言之，則係有 關改良場效電晶體裝置之次臨限洩漏特性的方法。 背景技術 場效電晶體（FETs)對許多電子運用而言是相當有用的裝 置，例如可用於類比開關、超高輸入阻抗放大器以及蜃控 電阻器等。場效電晶體對大型積體電路（LSI)及超乂型積 體數位電路（VLSI)而言特別有用，例如用於記憶晶片及微 處理器。 使用於高性能互補式金屬氧化物半導體（CMOS)電路内 的FET需利用進一步之隔離技術以填充凹下之場氧化區。 最通常的隔離技術莫如LOCOS (矽之局部氧化），此種技 術例如揭示於美國專利第4,965,221號。雖然LOCOS逋合 某些CMOS應用，但卻有某些缺點。舉例而言，LOCOS程 序通常不適用於密度驅動式記憶體應用中的深層次微米尺 寸，因爲此程序會使主動裝置區產生不必要的隔離侵蝕， 在本行中一般稱之爲「鳥嘴型」（bird's beak)侵蝕。另外 ，也會產生場摻雜侵蝕的問題。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 以目前的技術看來，淺槽溝隔離（STI)在LOCOS程序之 某些方面呈現出重大的改良，尤其是高密度CMOS電路方 面。例如，STI可完全實現裝置之隔離寬度的最小光石版 印刷尺寸。因而也可能達成較高密度的電路佈線》此外， 使用STI會有較佳的「閂销J隔離度（latch-up immunity) 。STI已廣泛描述於B. Davari等人1988年IEDM 88之技術 -4 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210'〆297公釐） 第84108327號專利申請案 中文説明書修正頁(86年6月） A7· B7 修正 如 五、發明说明（2 ) 文摘’分類弟88 CH2528-8 ’第92至95頁中β 雖然使用S ΤΙ會實現許多必要的電路裝置特性，但此種 技術仍有若干缺點^ S ΤI最常見的重大缺點爲「邊緣導 電J ，即填充有氧化物之槽溝頂端與相鄰之矽平台之間的 上方區域（下文所述之圖丨會顯示出此區域）會存在過量之漏 電流。具有高邊緣導電的F Ε τ裝置皆含有明顯的寄生漏電 成，這疋相當不好的，尤其對無法容許超過〇」ηΑ/微米之 漏電流的低功率應用而言，更是無法接受。 想降低邊緣導電性的一種顯明方式是對整個裝置，即邊 緣區域與平面區域，做均勻之摻雜。然而此—方式也不是 完全令人滿意，因爲平面臨限與邊緣臨限皆會增加。平面 電流驅動量的損失要比已抑制漏電流中的獲益還大。另 外，以此方式摻雜的裝置容易受到由摻雜感應場梯度所產 生之洩漏感應臨限漂移的影響。 另種想降低邊緣導電性之方式爲使用主動式邊緣軍 幕。此種技術舉例而言係首先於包固該裝置之槽溝的表面 上沉積一層硼矽酸鹽玻璃，再施以圖型化使其保留於漏電 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 流必須予以抑制之處。然後再實施摻雜，使摻雜劑向整個 槽溝擴散開來。 雖然使用主動式邊緣罩幕可實際降低邊緣導電性及寄生 漏電流，但卻會產生其他之問題。例如，因爲槽溝之垂直 側壁受到摻雜，所以裝置之源_吸極擴散區的電容會不當增 大。另外，當裝置寬度變窄，侧壁上的摻雜劑會提高^ 片靈敏度j ，亦即提高源極對基片電壓每單位變動時 -5- 表纸張尺度⑺〇χ297公瘦） 經濟部中央標準局員工消费合作社印製 322637 at B7 五、發明説明（3 ) 對廣限電惠之改變》基片重敏度增加通常會使裝置 之特性曲線產生偏移。此外，自蝕刻之槽溝的最底部角落 中移除該玻璃層是件相當困難（但又必要）的工作。 另一種降低邊緣導電性之技術爲於隔離槽溝側壁中使用 斜角之離子植入。此項技術例如已描述於G. Fuse等人於 1987年2月發表於IEEE電子裝置類論文第ED-34卷第2期 ，第356-360頁，標題爲「以硼植入側壁來控制窄·'寬故應 的新式隔離方法J中》然而使用此項技術會導致使用前文 所述之技術時所產生之缺點，例如會增加基片靈敏度及電 容0 因此很明顯地仍需要有一種方法可控制槽溝隔離式 FETs，特別是STI FETs中的過量逢緣導電。此種方法可 降低寄生之漏電流，但不會影響裝置之電輸出特性曲線。 此外’此裝置之基片靈敏度於邊緣導電性受到抑制時將不 致於大量增加》最後，此種方法必須不含使裝置製造變得 複雜’或使成本增加之其他步壤程序。 發明内容 本發明供改良槽溝隔雜式FET裝置之次臨限洩漏特性曲 線的方法可滿足上述之需要。此方法包括於基片之表面上 相部於基片中之一槽溝處形成一水平突枱，然後垂直植入 摻雜劑於此突枱中，其摻雄量需足以抑制該裝置的邊緣導 電性。 此方法之一特殊實施例中包括如下之步驟： a)於位在一以氧化物覆蓋之矽基片上的堆疊結構内形成 -6 - 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公鳘） (請先閱讀背面之注意事項再填寫太頁} -5. 1

經濟部中央標準局員工消費合作社印製 一垂直切口，該切口终結於該氧化物之表面； »)>於切口之側壁上形成間隔物； 〇於基片中姓刻一槽溝，該槽構實質上與切口自行校準 ’且具有一槽溝底部輿實質上垂直之槽溝侧壁，其中槽溝 之寬度约等於該等間隔物之基底部分之間的距離； d) 移除該等間隔物以露出一郝接該槽溝且位於該復直以 氧化物之基片的露出表面上的水平突枱；以及 ' e) 於突.枱中垂直植入一摻雜劑。 如下文所述，此方法之使用可生成一 FET裝置，其中之 邊緣導電性已實質上消除，因而大幅改善了裝置之性能。 雖然本發明在此僅強調淺槽溝的應用，但本發明事實上可 用於所有的槽溝隔離式FETs。 本發明亦揭示一種由此方法所備製之防護結構，以及含 有此一防護結構之FET裝置。 圈式簡述 圏1所示爲一淺槽溝隔離式FET裝置的剖面圖； 圖2A至2G所示爲使用於生成一 FET裝置之例示性防護 結構的步驟，此FET裝置係以本發明之一實施例而備製； 圈3所示爲未依據本發明來製備之FET裝置的一般輸出 特性曲線圖；以及 - 圖4所示爲依據本發明所揭示而備製之FET裝置的一般 輸出特性曲線圖。 實現本發明之最佳方式 圖1爲一般淺槽溝隔離式FET裝置之剖面圈。與本發明 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐） -- —^1 - - 11 - - . - - - !Lnil HI 1 TJ • .¾ 、-口 (請先閲讀背面之洼意事項再填寫本頁} A7 B7 第84108327號專利申請案 中文説明書修正頁(85年5月） 五、發明説明（5 ) 相關之主要特徵皆圖示於圖丨中。本行人士可瞭解此裝置 中亦含有其他之特徵（圖中未示），例如各種p/n接面，空乏 區等等。在此簡化之圖式中，矽平台2係由隔離槽溝4所包 圍，隔離槽溝内填充以適當之填充材料，如二氧化矽。閘 導體6通常以聚矽材料來形成。

槽溝隔離4及矽平台2之間的邊界區上方角落的圓形區8A 及8B爲電場加強區，如此之結構會產生前文所述之問題， 即過量1邊緣導電。當隔離區之頂端陷於矽平台之下時， 如圖所示，由於閘導體包覆該角落，而使邊緣導電之問題 更加嚴重。 圖2=所示爲基片1〇之上方部分，基片1〇_般以矽做成 ，覆蓋有氧化層12(有時亦稱爲「氧化物襯層」），接著再 覆以堆疊結構14。氧化物襯層12通常相當薄，例如爲5〇 至約500A ’且可利用基片之熱氧化來形成。氧化物襯層 12亦可由其他方法備製，例如將二氧化梦或钱類之前驅 反應物以化學蒸汔沉積（CVD)方式予以沉積。 堆疊，構可包含一層。此單一層直接施加於氧化物槪 層12上~’通常爲-氮化物’例如氮化♦。氮化碎層（有時 也稱爲「氮化物襯層」）可於不同之處理期間保護氧化物襯 層及下方之基片，其厚度約爲100至6000A，而以1500至 30_佳。可使用習知之方法，例如化學蒸;乞沉積法 (CVD)，來施加此氮化物層。 在某些實施例中，堆疊結構14含有至少兩層。例如，一 聚合物層可施加於一氮化物層上。可使用半導體製作 (請先閱讀背面之注意事項再填寫本頁) %, 訂 經濟部中央標準局員工消費合作社印製 -8 - 第84108327號4剁+請案 中文説明書修正頁(85年5月）

經濟部中央標準局員工消費合作社印製 式相同的各種聚合物，例如一般用爲光阻材料之聚合物。 如果某一光阻材料用爲此堆疊結構之上層，則其需與可能 於後來步驟中使用以形成堆疊結構中之切口的光阻材料$ 所區隔（詳述於下文中）。可利用中介薄膜，例如係以低溫 CVD氧化物或氮化物形成者，來達成此兩種光阻材料之= 隔。此薄膜之厚度約爲100至500A。 如果在後續的處理中有使用包含熱產生之較嚴密的處理 步驟，則沉積於堆疊中第一層（例如氮化物層）上的聚合物 層便須以具有抗熱性質之材料來形成，例如聚醯乙酸材料 。聚合物層之厚度（須爲常溫或高溫材料）部分須視處理情 況及所使用之其他材料的性質而定。一般而言，（在硬化 (curing)後）厚度在約1000至6〇〇〇A之間。聚合物層可利用 習知之方法來施加，例如旋轉法。當聚合物層施加於氮化 物層之頂端時，氮化物層之厚度通常會在5〇〇至1〇〇〇人之 間。 有時會在聚合物層上施加低溫CVD氧化物或氮化物薄膜 。此時，薄膜可改良透過該堆疊結構的影像傳遞品質。薄 膜之气鼻通常在100至500A之間。 另可選用電漿沉積層作爲堆疊14之一部分，例如電漿氧 化物或電漿氮化物層。此層亦有助於改良透過該堆疊結構 之影像的品質。電漿層之厚度通常約爲1〇〇至5〇〇入。備製 此層之方法已爲本行所知，電漿增強式CVD (pEcvD)即爲 其中之一。 ' 上述範例式之堆疊結構當然可有其他之變型。舉例而士 ，如果不用電漿沉積層與聚合物層的話，則可於氮化物; 9- 本紙張尺度適用中國國家標準（CNS j A4祕（2丨〇 X 29T^· (請先聞讀背面之注意事項再填寫本頁) 衮. -訂 322637 at B7 經濟部中央標準局負工消費合作社印裝 五、發明説明（7 ) 上施加單一之氧化物層。此層之氧化物材料最好爲低密度 者，以供快速蝕刻之用。電漿CVD亦可用來施加此層： 氧化物層之厚度通常爲1000至6000 A。 吾人應可瞭解其他不同之層或組合層可建構出堆疊結構 ，堆疊結構之特殊特性曲線對本發明而言通常不是那麼重 要。熟乎半導體處理技術之人士可依據不同之因素，例如 後續之蝕刻情況，所需之間隔材料型式（下文將述i)，此 等間隔物乏寬度，處理之溫度條件及蝕刻選擇性等，來決 定最合適之層。 如圈2B所示，於堆疊結構14中接著形成一切口 16。此 切口之側壁標爲17A及17B，而切口之底部則標爲18。 使用習知技術可形成此切口。例如可於該堆疊之頂端表面 上施加一合適之光阻層（圈中未示），然後再將之颺型化以 界定出切口之尺寸。所界定出之區域然後可例如利用反應 式離子蝕刻（RIE)技術予以直接蝕刻。切口 16之尺寸當然 須視最後將直接形成於其下方的槽溝之尺寸而定。通常， 切口之寬度約〇.l#m至2.0；wm»然而，視所製造之特殊 FET而定，切口也可以很大，例如超過1.〇公分。另外， 熟乎微電子技術者會瞭解到技術上不斷的進步會使所使用 的切口比0.1 # m更小。本發明亦很可能使用於切口比〇」 A m還小的情況。 如圈2C及2D所示，其後於所杜刻之層的側壁上（即切 口 16之側壁17A及17B)形成間隔物。此等間隔物例如可 藉由施加一層均勻的間隔材料（®2C中之層19)於氧化物 -10- 本纸倀尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 袈 訂 i 第84108327號專利申請案

請 閲 面 之 注 意 事 項 再 填 寫 本 頁 經濟部中央標準局員工消費合作社印製 Λ7 Β-7 五、發明説明（9 ) 行人士可瞭解所使用之特殊蝕刻技術是選用來移除間隔物 ，而不致影響此裝置中之基片或其他之層。 移除間隔物後會使一水平突枱（圈2F中之28Α及28Β)露 出’此水平突枱爲本發明之重要元件。在較佳實施例中， 突枱之頂部表面會是露出之氧化物裰層12。如果氧化物 襯層與間隔物一起移除，其可藉溫度而再生成至大约等於 原先氧化物層之厚度。 ， 在另一實施例中，氧化物襯層無須加以替換（或可故意 將其移除，如果在間隔物移除後此層還保留下來的話）。 易言之，突枱之頂端表面將爲基片表面，因而摻雜劑可直 接植入其中。此種形式之植入必須要留意，以使閘氧化物 之品質不致受到影響》 圖2F所示位於槽溝每一侧邊上之突枱28Α及28Β係由未 被堆疊結構所軍覆之基片的上表面所形成。此突枱自切口 側壁向槽溝之舌部延伸。因此，突枱之長度在此便界定爲 自切口側壁之下方角落（即離槽溝22最遠的角落）至槽溝 之舌部的距離。此長度自圖2F之剖面觀之標記爲"X"。此 長度通常在100至約2000Α之間。大於2〇〇〇Α之長度會偏 離出裝置之有效寬度，而小於100Α之長度則無法允許足 夠之摻雜劑植入以降低邊緣導電。較佳之長度範固約在 100至1500A之間，而就本發明之某些實施例而言，更佳 之長度範圍則在100至500A之間。 如上所述，突枱接著以一摻雜劑垂直植入，如圖2〇所 示°摻雜劑之選用當然須視所製造之特殊FET裝置而定。 -12 - 本纸張尺度適用中國國家標率（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填窍太頁) 訂- 第84108327號專利申請案 λ7 Δ / 中文説明書修正頁(85年5月） B7 五、發明説明（1〇) 舉例而言，如FET裝置爲η通道型，則通常用棚作爲換雜 劑。如果FET裝置爲ρ通道型’則通常以绅或鱗作爲摻雜 劑。圖2G中所使用之符號「I」是指摻雜離子之植入。 植入摻雜劑之技術在本行已廣爲人知，且舉例而言已揭 示於如下之論著中：j. Millman著，McGraw-Hill圖書公司 1979年的「微電子學j ; e_S. Yang所著，McGraw-Hill圖 書公司1978年出版的Γ半導體裝置原理」；以及s μ Sze (Ed.)所著，McGraw-Hill圖書公司1988年出版之Γ VLSI技 術」。一般用離子植入機來做實際之植入處理。例如氛等 惰性載子氣體通常用於雜質源中，例如硼化氫，磷化氫或 坤化氫。 如圖2G所示，植入之方向實質上與矽基片之上表面相垂 直。本行人士應瞭解以現有之裝備便可達成植入方向之極 精確控制。植入之方向因此對基片表面而言，應可達成垂 直。 植入突枱中之摻雜原子濃度通常在約5 x 1〇16至5 χ 1〇iS 原子每CC之間。摻雜量大於該範固之上限時會導致裝置破 裂的問Ί題，尤其是附近有高掺雜之源/擴散區時更嚴重。摻 經濟部中央標準局員工消費合作社印製 ml tn l^i n ^^^1 1)^1 -------- (請先閱讀背面之注意事項再填寫本頁) 雜量若小於該範圍之下限時則不足以使裝置之邊緣導電性 降低。 另一種表不植入突枱之合適之摻雜劑量的方式是參考裝 置内通道摻雜之位準，亦即裝置之寬度中央處（相對於裝置 之「邊緣」角落）。就本發明而言，植入突枱内之摻雜原子 濃度應約爲通道摻雜濃度峰値之2至4倍。因此，如 -13- 本紙張尺度適用中國國家標準（CNS ) Α4^Τ~21〇Χ2^ϋ A7 322637 B7 五、發明説明（”） --j.-------{麥-----τ -、1τ (请先閲讀背荀之注意事項存填\-本言〇 果通道摻雜濃度之峰値爲2 X 1〇1?原子每cc，則突枱中摻 雜原子濃度應爲4 X 101 7至約8 X 10〗7原子每cc ^藉由觀 察下文所述之裝置模擬電流輸出特性曲線，則可決定更特 定之摻離濃度。 於圖2G中，摻雜離子植入之一般區域係以打點表示。 由圖中可清楚看出掺雜劑之植入突括後也會使該捧雜劑之 某些部分植入於槽溝底部24中《植入槽溝底部是必要的 ’因爲如此會改善裝置之隔離特性曲線，尤其是STI下之 曲線。 經濟部中央標準局員工消費合作社印製 離子植入之深度有部分須視設定用於離子植入機之能量 而定。舉例而言，於植入單電荷硼離子（B + )以抑制邊緣 導電之能量位準一飯在約1〇 KeV至50 KeV之間。熟乎本 行人士不須多費功夫即可決定用於其他摻雜劑之適當能量 位準。至於突枱，其深度必須正妤足夠消除邊緣導電。離 子穿透若大於此深度，例如穿透至槽溝之側壁，則不僅無 法抑制邊緣導電，且有增加基片重敏度及接面電容之虞。 換雄劑穿透之一般深度範圍在約穿透基片達5〇至丨5〇〇 A之 間’而最妤是100至500A之間。如此之穿透範圍亦適用 於對槽溝24之掺雜劑穿透上。 如上所述，槽溝側壁26A、26B儘可能含有少量之摻雜 濃度是相當重要的。本發明之使用（即包括垂直植入於基 片突括）可使植入於槽溝侧壁之摻雜原子濃度小於植入於 突枱中之摻雜原子濃度峰値的3 〇 %。在較佳實施例中， 植入於侧壁中的摻雜原子濃度小於植入於突枱中的摻雜原 -14- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（12 ) 子濃度的10%。 在依據本發明植入掺雜劑後，可使用標準的€{^〇8槽溝 隔離程序（圖中未示）來完成裝置之製作。一般而言，槽溝 接著會填充以例如是CVD氧化物之絕緣物（例如以四乙氧 基矽烷（TEOS)所形成者），然後再圏型化。其次，將堆疊 結構與氧化物襯層（如果有的話）予以移除，生成（或沉積） 閘氧化物區，並予以界定。閘極導體便界定出，而源/吸 極區也施以植入。此時可定位線路背端（back_end_〇f_the_ line)接線。如果合逋的話，再實施本行所廣知之其他步碟 ’例如絕緣層之沉積，穿孔之形成等等。 槽溝隔離技術舉例而言在上文所述Davari等人之論作中 已有描述，而在以下之文獻中亦有討論：TMiura等人 1988 年的 VLSI技術論文集，lEEECt. No.88CH-2597-3 ，第19-20頁；IBM之技術内容佈告，年j !月第29 卷第6期，第2760-2761頁。另外，FETs之製造技術在很 多方面都有描述，例如前文所述之MiUman及s z e敎科書 。CMOS裝置在本行中也有揭示，例如上述chen之專利。 由上文之敘述可知本發明之另一方面係有關於可使用來 備製改良式槽溝隔離式FET裝置之防護結構，其包括： a) —以氧化物覆蓋之矽基片；該基片以一堆疊結構覆蓋 ’該堆疊結構含有一延伸至該基片之水平上表面之切口； b) 至少一延伸入該基片的隔離槽溝；該槽溝與切口實質 上自行校準，且具有一槽溝底部輿實質上垂直之槽溝侧壁 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁 袈- 、-? 第84108327號專利申請案 中文説明書修正頁(85年5月） A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（13) C)—由未受堆疊結構所覆蓋之氧化物覆蓋基片的上表面 所形成之水平突枱，該突枱自離槽溝最遠處之堆疊結構的 垂直邊緣延伸至該槽溝之上方舌部；以及 d)—以約爲5 X 1016至5 X 1018摻雜原子每cc之濃度植入 該突枱之摻雜劑； 在較佳實施例中，植入突枱内的摻雜原子濃度約爲通道 摻雜濃度峰値之2至4倍；而植入槽溝側壁之摻雜原子濃度 則小於突枱濃度之3 0 %。另外，堆疊結構可以上文所述之 方式來備製。 防護結構如上文所述，在備製改良式FETs時相當有用。 此等裝置可簡單提供以次最小（sub-minimum)隔離特徵，藉 而允許更佳之源·吸極互連區。因此，含有此種結構之槽溝 隔離式FETs也構成本發明之另一特點。 圖3所示爲未依據本發明之内容所備製之FET裝置的一般 輸出特性曲線。圖4所示則爲依據本發明之内容而備製之 同型裝置的一般輸出特性曲線。每一裝置之電流/閘極對源 極（G/S)電壓特性曲線皆利用一具有1000A之閘極「纏繞」 (wrap-Iround)的3-D FIELDAY模型予以模擬並取得。此一 模擬技術例如已描述於E. Buturla等人之「新式三維裝置模 擬規劃」論文，NASCODE VI :半導體裝置及積體電路之 數値分析，第6次國際會議，J.J. H. Miller編輯，都柏林 Boole印刷公司，1989年第291頁。 就每一模擬而言，多條曲線代表不同之裝置寬度，而以 下之參數則保持爲： -16- (請先閱讀背面之注意事項再填寫本頁) 羊 -' 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 322 ^ft108327號專利申請案 説明書修正頁(85年5月） 五、發明説明（14) (請先閲讀背面之注意事項再填寫本頁)

Leff(裝置之有效通道長度）= 0.25 # m V〇s(吸極至源極電壓）==3.6伏特 Vsx(源極至基片電壓）= 〇·〇伏特 T(矽基片溫度）= 85°C 請參閱圖3，在閘極對源極電壓約〇·6ν至1 v之範圍處曲 線中出現一 Γ扭折」（kink)，並表示在裝置寬度上之臨限 電壓（Vt)有約400 mV之變動。此項變動，有時以表示 ’係爲i緣導電嚴重與否之指標（在理想情況下，△ '應 儘量趨近於〇)。如先前所述，邊緣導電對此等低功率、低 洩漏之裝置而言爲一大問題，此等裝置只有在源極電流隨 G/S電恩之增加而很快速增加時才會正常運作。想移除此 一扭折，亦即以植入更多摻雜劑於整個裝置中之方式來降 低邊緣導電性，只會在某種程度上成功，但同時卻使裝置 速度更慢。 如上所述，圖4所示以本發明之方法備製之裝置的輸出特 性曲線。扭折之移除相當明顯，因爲邊緣導電性幾已完全 抑制。AVt之値已降低至25mV，同時基片靈敏度與接面 電容J：未增加。 經濟部中央橾準局員工消費合作衽印製 由本發明之方法所備製之裝置的斷電電流已大幅降低， 因爲邊緣導電性已受到抑制（一般受抑制之量爲2個等級）。 此舉可使通道摻雜降低，同時仍符合斷電電流之目標。就 由以本發明之方法所備製之裝置而言，其輸出特性曲線如 圖式所示，通道摻雜已降低，而使裝置寬度w爲處之 斷電電流等於顯現出高邊緣導電性之裝置（圖3)的斷— -17- A7 B7 五、發明説明（15 ) 電流。此舉可實現更好之啓動電流。由圏4可清楚得知， 源極電流與裝置寬度W相當呈比例，因爲逢緣導電對總源 極電流之影響已可忽略。 由上所揭示之内容可對本發明做出其他之修改及變化。 因此，須知對本文特殊實施例所作之改變皆涵蓋於如下之 申請專利範固中。 本文所述及之專利、文件及論著僅供參考^ ' (請先閱讀背面之注意事項再填寫本頁) 袈. -IT' 經濟部中央標準局員工消費合作社印製 -18 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 申請專利範圍 A8 B8 C8 D8 經濟部中央標车局男工消費合作社印製 漿CVD氧化物，或是聚合物材料。 5·根據申請專利範圍第1項之方法，其中 離子蚀刻來完成。 其中步裸⑷係以反應 6. 根據申請專利範圍第1項之方法，其中 _ 丹甲步驟（d)中該等間 隔物之移除係由同向性蝕刻來達成。 7. 根據申請專利範園第！項之方法，其中突枱之長度範固 在約1 0 0至約2000A之間。 8. 根據申請專利範園第7項之方法’其中突枱之長度範圍 在約1 0 0至約1500A之間。 9. 根據申請專利範園第丨項之方法，其中之堆叠結構含有 —氮化物層。 -10·根據申請專利範圍第卜貝之方法，其中之堆叠結構包含 連續/几積之（i)氮化物層；（ii)聚合物層；以及（iii)電漿沉 積之氧化物或氮化物層。 11. 根據申請專利範圍第1項之方法，其中之FET裝置爲n通 道型，且步驟（e)中所植入之摻雜劑爲硼。 12. 根據申請專利範圍第1項之方法，其中之ρ e τ裝置爲p通 道型’且步驟（e)中所植入之摻雜劑爲砷或磷。 13. 根據申請專利範園第i項之方法，其中植入於突枱内之 摻雜原子濃度範圍約爲5 X 1〇16至5 X 1〇丨8原子每cc。 14. 根據申請專利範固第1項之方法，其中植入於突枱内之 掺雜原子濃度約爲通道摻雜濃度峰値之2至4倍。 15. 根據申請專利範圍第i項之方法，其中植入於槽溝之侧 壁内的摻雜原子濃度約小於植入於突枱内之摻雜原子濃 -2- 本紙乐尺度適用中國國家標準（CNS ) A4说格（210X29*7公董） (請先聞讀背面之注意事項一^填寫本頁 .裝· -訂 ♦ 第84108327號專利申請案 中文申請專利範圍修正本(86年6月）申請專利範圍

   #緣要員.明示*^年6月& 9^2^. 經濟部中央標準局員工消費合作社印製 修正本有無變*實質§是：否准$* h -種抑制邊緣導電及兼顧基片電敏度之槽溝隔離式 裝置之次臨限洩漏特性曲線之方法，包括如下步驟 a) 於位在-以氧化物覆蓋切基片上的堆疊結構内形 成一垂直切口，孩切口終結於該氧化物之表面， b) 於切口之側壁上形成間隔物，每一該間隔物均有一 基極部份； 〇於基片中蝕刻一槽溝，該槽構實質上與切口自行校 準，且具有一槽溝底部與實質上垂直之槽溝側壁，其中 槽溝之寬度約等於該等間隔物之基底部分之間的距離 -d )移除該等間隔物以露出一位於該覆蓋以氧化物之基 片的一露出上表面上的水平突枱，該露出上表面係無堆 疊結構在其上面且該突枱係鄰接該槽溝；以及 e)於突枱中垂直植入一摻雜劑，該摻雜劑之劑量足以 抑制該裝置之邊緣導電性，其中植入於槽溝之侧壁内的 換雜原子濃度約小於植入於突抬内之掺雜原子濃度的 3 0〇/〇。 2.根據申請專利範園第1項之方法，其中步驟（b)係以於氧 化物覆蓋之基片與該堆疊結構之實質上所有露出表面上 施加一間隔材料層，然後將該間隔層之所有水平區域予 以蝕刻而達成。 3·根據申請專利範圍第2項之方法，其中蝕刻所有水平表 、面之步驟係藉由施加一導向之反應離子束向下達基片上 而完成。 4.根據申請專利範園第2項之方法，其中之間隔#料爲電 面 之 注 意 事 旁 裝 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消费合作社印褽 A8 B& C8 D8 六、申請專利範圍 度的1 〇 %。 16. 根據申請專利範圍第1項之方法，其中之槽溝爲一淺槽 溝。 17. —種改良槽溝隔離式F E T裝置之次臨限洩漏特性曲線的 方法，包括之步驟爲於一基片之表面上形成一水平突 枱，該突枱鄰接基片中之一槽溝，然後垂直植入摻雜劑 於突枱中，其掺雜量足以抑制該裝置的邊緣導電性，其 中植入於槽溝之側壁内的摻雜原子濃度約小於植入於突 枱内之摻雜原子濃度的30 %，且其中該掺雜劑之導電型 式係與基片之導電型式相同。 V 18. —種用於備製一改良之槽溝隔離式FET裝置的防護結 構》包括： a) —以氧化物覆蓋之矽基片，·該基片以一堆疊結構覆 蓋，該堆疊結構含有一延伸至該基片之水平上表面之切 口 ； b) 至少一延伸入該基片的隔離槽溝；該槽溝與切口實 質上自行校準，且具有一槽溝底部與實質上垂直之槽溝 侧壁； -c) 一由未受堆疊結構所覆蓋之氧化物覆蓋基片的上表 .面所形成之水平突枱，該突枱自離槽溝最遠處之堆疊結 構的垂直邊緣延伸至該槽溝之上方舌部；以及 d)—以約爲5 X 1〇16至5 X 1018摻雜原子每cc之濃度植 入該突枱之摻雜劑； 其中植入槽溝之側壁的摻雜原子濃度約小於植入突枱之 -3- 本紙張尺度適用中國國家標準（CNS ) A4*尤格（210X297公釐） (請先閱讀背面之注意事項-jf'填寫本頁) -裝. 訂 A8 B8 C8 ____ D8 六、申請專利範圍 #雜原子濃度的30%。 19. 根據申請專利範圍第i 8項之防護結構，其中之堆疊結構 含有一氮化物層。 σ 20. 根據申請專利範圍第丨8項之防護結構，其中之堆叠結構 含有連續沉積之一氮化物層及一氧化物層。 21. —種FET裝置，包括一防護結構，該防護結構本身包 含： a) —以氧化物覆蓋之矽基片；該基片以—堆疊結構覆 蓋，該堆疊結構含有一延伸至該基片之水平上表面之切 π ; b) 至少一延伸入該基片的隔離槽溝；該槽溝與切口實-質上自行校準，且具有一槽溝底部與實質上垂直之槽溝 側壁； c) 一由未受堆疊結構所覆蓋之氧化物覆蓋基片的上表 面所形成之水平突括，該突括自離槽溝最遠處之堆疊結 構的垂直邊緣延伸至該槽溝之上方舌部；以及 d) —以約爲5 X 1016至5 X 1〇18摻雜原子每cc之濃度植 入該突抬之摻雜劑； 經濟部中央標準局負工消費合作社印製 其中植入槽溝之侧壁的摻雜原子濃度約小於植入突抬之 摻雜原子濃度的3 0 %。 -4 - 本紙張尺度逋用中國國家標準（CNS ) A4規姑·（ 210X297公釐）