KR960030369A - 향상된 트렌치 절연형 fet 디바이스 및 그 제조 방법 - Google Patents

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Abstract

트렌치 절연형 FET 디바이스의 준임계치 누설 특성을 향상시키는 방법이 개시되어 있다. 이 방법은 산화물 피복의 실리콘 기판 상에 배치된 스택 구조 내에 수직 슬롯을 형성한 후 이 슬롯의 측변 상에 스페이서를 형성하는 단계를 포함한다. 그 후, 트렌치는 기판에서 에칭된다. 스페이서의 제거로 인해 산화물 피복기판의 노출면 상에 존재하며 트렌치에 인접한 수직 렛지가 벗겨진다. 그 후, 렛지는 적절한 도펀트로 수직 주입되므로써 디바이스에서 엣지 전도를 억제하게 된다. 이 방법에 의해 형성된 제조물도 개시되어 있다.

Description

향상된 트렌치 절연형 FET 디바이스 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A 내지 2G도는 본 발명의 일실시예에 따른 FET 디바이스용 보호 구조의 제조 단계의 예시도.

Claims (22)

  1. 트렌치 절연형 FET 디바이스의 준임계치 누설 특성(subthreshold leakage characteristics)을 향상시키는 누설 특성 향상 방법에 있어서, a) 산화물로 덮인 실리콘 기판 상에 배치된 스택 구조 내에 존재하며 상기 산화물의 표면에서 종료하는 수직 슬롯을 형성하는 단계; b) 스페이서를 상기 슬롯의 측벽 상에 형성하는 단계; c) 상기 슬롯과 자기 정합되며 트렌치 하부와 수직 트렌치 측벽들을 갖는 트렌치로서, 그 폭이 상기 스페이서의 기부 사이의 거리와 거의 동일한 트렌치를 기판에서 에칭하는 단계; d) 상기 산화물로 덮인 기판의 노출면 상에 있으며 상기 트렌치에 인접한 수평 렛지(horizontal ledge)를 덮지 않도록 스페이서를 제거하는 단계; 및 e) 도펀트를 상기 렛지로 수직 주입하는 단계를 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  2. 제1항에 있어서, 상기 단계(b)는 상기 산화물로 덮인 기판과 스택 구조의 전 노출 표면 상에 스페이서 재료로 된 층을 도포한 후 상기 스페이서 층의 전 수평-배치 영역을 에칭 하므로써 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  3. 제2항에 있어서, 전 수평-배치 표면을 에칭하는 상기 단계는 상기 기판 상에 하향으로 지향성 반응 이온빔을 가함으로써 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  4. 제2항에 있어서, 상기 스페이서 재료는 플라즈마 CVD 산화물 또는 플리머 재료인 것을 특징으로 하는 누설 특성 향상 방법.
  5. 제1항에 있어서, 상기 단계(c)는 반응 이온 에칭(RIE)에 의해 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  6. 제1항에 있어서, 상기 단계(d)에서는 스페이서의 제거 단계는 등방성 에칭에 의해 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  7. 제1항에 있어서, 상기 렛지의 길이는 약 100 옹스트롬 내지 약 2000 옹스트롬의 범위에 있는 것을 특징으로 하는 누설 특성 향상 방법.
  8. 제7항에 있어서, 상기 렛지의 길이는 약 100 옹스트롬 내지 약 1500 옹스트롬의 범위에 있는 것을 특징으로 하는 누설 특성 향상 방법.
  9. 제1항에 있어서, 상기 스택 구조는 질화물 층을 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  10. 제1항에 있어서, 상기 스택 구조는 연속해서 피착되는 층들인 (i) 질화물 층, (ii) 플리머 층, 및 (iii) 플라즈마-피착 산화물 층 또는 질화물 층을 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  11. 제1항에 있어서, 상기 FET 디바이스는 n-채널 타입에 속하며 상기 단계(e)에서 주입된 도펀트는 붕소인 것을 특징으로 하는 누설 특성 향상 방법.
  12. 제1항에 있어서, 상기 FET 디바이스는 p-채널 타입에 속하며 상기 단계 (e)에서 주입된 도펀트는 비소 또는 인인 것을 특징으로 하는 누설 특성 향상 방법.
  13. 제1항에 있어서, 상기 렛지 내로 주입된 도펀트 원자의 농도는 cc당 약 5×1016원자 내지 cc당 약 5×1018원자의 범위에 있는 것을 특징으로 하는 누설 특성 향상 방법.
  14. 제1항에 있어서, 상기 렛지 내로 주입된 도펀트 원자의 농도는 피크 채널 도우핑 농도의 약 2 내지 4배인 것을 특징으로 하는 누설 특성 향상 방법.
  15. 제1항에 있어서, 상기 트렌치의 측벽에 주입된 도펀트 원자의 농도는 상기 렛지에 주입된 도펀트 원자의 농도의 약 30% 미만인 것을 특징으로 하는 누설 특성 향상 방법.
  16. 제15항에 있어서, 상기 트렌치의 측벽에 주입된 도펀트 원자의 농도는 상기 렛지에 주입된 도펀트 원자의 농도는 약 10% 미만인 것을 특징으로 하는 누설 특성 향상 방법.
  17. 제1항에 있어서, 상기 트렌치는 얕은 트렌치인 것을 특징으로 하는 누설 특성 향상 방법.
  18. 트렌치 절연형 FET 디바이스의 준임계치 누설 특성을 향상시키는 누설 특성 향상 방법에 있어서, 기판의 표면 상에 존재하며 상기 기판의 트렌치에 인접한 수평 렛지를 형성한 후 상기 디바이스의 엣지 전도를 억제하기에 충분한 양만큼 도펀트를 상기 렛지에 수직 주입하는 단계를 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  19. 향상된 트렌치 절연형 FET 디바이스의 형성에 유용한 보호 구조(guard structure)에 있어서, a) 기판의 수평 상면으로 연장되는 슬롯을 구비하는 스택 구조에 의해 덮여 있는 산화물 피복의 실리콘 기판; b) 상기 기판으로 연장되고 상기 슬롯과 자기 정합되면 트렌치 하부 및 수직 트렌치 측벽을 구비하는 적어도 하나의 절연형 트렌치; c) 상기 스택 구조에 의해 덮이지 않은 산화물 피복의 기판의 상면에 의해 형성되며, 상기 트렌치로부터 가장 먼 스택 구조의 엣지로부터 상기 트렌치의 상부 립(upper lip)까지 연장되는 수평 렛지; 및 d) cc당 약 5×1016내지 약 5×1018도펀트 원자의 농도로 상기 렛지에 주입되는 도펀트를 포함하며, 상기 트렌치의 측벽에 주입된 도펀트 원자의 상기 농도는 상기 렛지에 주입된 도펀트 원자의 농도의 약 30% 미만인 것을 특징으로 하는 보호 구조.
  20. 제19항에 있어서, 상기 스택 구조는 질화물 층을 포함하는 것을 특징으로 하는 보호 구조.
  21. 제19항에 있어서, 상기 스택 구조는 연속해서 피착되는 층돌인 질화물 층과 산화물 층을 포함하는 것을 특징으로 하는 보호 구조.
  22. 보호 구조를 포함하는 FET 디바이스에 있어서, 상기 보호 구조는, a) 기판의 수평 상면으로 연장되는 슬롯을 구비하는 스택 구조에 의해 덮여 있는 산화물 피복의 실리콘 기판; b) 상기 기판으로 연장되고 상기 슬롯과 자기 정합되며 트렌치 하부 및 수직 트렌치 측벽을 구비하는 적어도 하나의 절연형 트렌치; c) 상기 스택 구조에 의해 덮이지 않은 산화물 피복의 기판의 상면에 의해 형성되며, 상기 트렌치로부터 가장 먼 스택 고주의 수직 엣지로부터 상기 트렌치의 상부 립까지 연장되는 수평 렛지; 및 d) cc당 약 5×1016내지 약 5×1018도펀트 원자의 농도로 상기 렛지에 주입되는 도펀트를 포함하며, 상기 트렌치의 측벽에 주입된 도펀트 원자의 상기 농도는 상기 렛지에 주입된 도펀트 원자의 농도의 약 30% 미만인 것을 특징으로 하는 FET 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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