TW306024B - The manufacturing method of LDDFET with ladder gate - Google Patents

Description

^<jQG24 B7 五、發明説明（） (發明領域 本發明是關於具有梯型閘極之淡摻雜汲極場效電晶體（LDDFET)的製造方 法，特別是關於具有『梯型閘極』之淡摻雑汲極場效電晶體的製造方法 (Manufacturing Method )。 (二).發明背景 微影技術與蝕刻技術的進步神速，使得場效電晶體元件不斷縮/j、，而場效電晶體 元件縮小所產生的通道熱電子_ (Channel Hot Carrier Effect)將劣化場效電晶體的 電性表現，而改善通道熱電子效應的方法是淡摻雜汲極結構（Lightly Doped Drain ; LDD)。趙芳慶君在美國專利第4818715號揭露了一種形成淡摻雜汲極的方法，所 述方法是對介電層進行垂直單向性的回蝕刻，以在閘極之二側形成介電層側壁物 (Dielectric Spacer)，以形成『梯型閘極』，再對『梯型閘極j進行離子佈植以形 成淡摻雜汲極。趙芳慶君在美國專利第4818715號也揭露了另外一種形成淡摻雜汲 極的方法，所述方法是對光阻進行側向蝕刻（Resist Erosion)，以形成梯型閘 極』，再對梯型閘極進行離子佈植以形成淡摻雜汲極。 本發明提出了一種形成梯型閘極的方法，藉此方法可形成淡接雜汲極場效電晶 體。本發明提出之方法比趙芳慶君在美國專利第4818715號所揭露者更爲簡易，並 降低製造成本。 ----·---- ί裝--1-----訂-----ί 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印1i 本纸张尺度適用中國國家標準（CNS ) Λ4规格（210Χ2(;7公釐） 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（） (三) .發明之簡要說明 本發明之主要目的是提供一種淡摻雜汲極場效電晶體（LDDFET)的製造方 法》 本發明之另一個目的是提供一種具有梯型閘極之淡摻雜汲極場效電晶體 (LDDFET)的製造方法。 本發明之另一個目的是提供一種具有低製造成本之淡摻雜汲極場效電晶體 (LDDFET)的製造方法。 茲說明本發明之主要方法如下。 首先，以傳統隔離技術（Isolation)在矽半導體晶圓上形成隔離金氧半場效電 晶體』所需要的場氧化層（FieldOxide)。然後，形成金氧半場效電晶體之调氧化 層，再形成一層複晶矽層，並在所述複晶矽層表面形成光阻圖案（Photoresist Pattern)。 接著，利用電槳蝕刻技術（PlasmaEtching)蝕去所述複晶矽層一部份的厚度， 然後，立刻在電漿蝕刻反應室內形成有機高分子側壁物（Organic Polymer Sidewall Spacer，再以複晶矽圖案側邊的『有機高分子側壁物』作爲蝕刻保護罩，蝕去所述複 晶矽的剩餘部份，去除所述『光阻圖案』和『有機高分子側壁物』後，梯型複晶矽 閘極於焉形成（Ladder Polysilicon Gate) ° 接著，在富含氧氣的高溫環境中熱氧化所述梯型複晶矽閘極以形成複晶矽氧化 矽（Polysilicon-Oxide)，接著，利用離子佈植技術形成濃摻雜源極/汲極，去除所 述複晶矽氧化砂後，利用離子佈植技術形成淡摻雜汲極，一種淡慘雜汲極金氧半場 效電晶體於焉完成。 (四) .圖示的簡要說明 。圖一到圖十一是本發明之實施例的製程剖面示意圖（Process Cross Section )。 圖一是形成隔離N通道金氧半場效電晶體之閘氧化層後的製程剖面示意圖； 圖二是形成一層複晶矽（Polysilicon)後的製程剖面示意圖： 圖三是形成光阻圖案後的製程剖面示意圖； 圖四是利用電漿蝕刻技術（PlasmaEtching)蝕去所述複晶矽層之一部份的厚度後的 製程剖面示意圖； 圖五是在電漿蝕刻反應室內改變蝕刻配方以形成有機高分子側壁物（Organic Polymer Sidewall Spacer)後的製程剖面示意圖： 本紙张尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公釐） — J---1——-----裝丨-----訂-----< •線 (請先閱讀背面之注意事項再填寫本頁) S06G24 A7 B7 經濟部中央標準局貝工消費合作杜印51 ί、發明説明X ) 圖六是以所述複矽圖案側邊的『有機高分子側壁物』作爲蝕刻保護罩，蝕去所述 複晶矽之剩餘部份後的製程剖面示意圖； 圖七去除所述『有機高分子側壁物』和所述『光阻圖案』，以形成『梯型複晶矽閘 極』後的製程剖面示意圖； 圖八是氧化所述梯型複晶矽閘極以形成複晶矽氧化矽後的製程剖面示意圖； 圖九是形成N+濃摻雜源極/汲極後的製程剖面示意圖； 圖十是去除所述『複晶矽氧化矽』後的製程剖面示意圖； 圖十一是形成N·淡摻雜源極/汲極後的製程剖面示意圖。 (五).發明之詳細說明 以下是利用N通道金氧半場效電晶體（NMOSFET)閫述本發明之方法，但本 發明之方法可以延伸應用到P通道金氧半場效電晶體（PMOSFET)與互補式金氧半 場效電晶體（Complementary Metal Oxide Semiconductor Field Effect Transistor ; CMOSFET)的製造。 首先，利用傳統局部矽氧化隔離技術（LOCal Oxidation of Silicon ; LOCOS) 在晶格方位（100)的P型砂半導體晶圓上1 (Silicon Semiconductor Wafer)形成 隔離N通道金氧半場效電晶體所需的場氧化層（FieldOxide)，所述場氧化層之厚 度介於3000埃到6000埃之間。（所述場氧化層未顯示於圖示） 茲簡述局部矽氧化隔離技術。E. Kooi等人在美國專利第3970486號便詳細的 描述了這種局部砂氧化隔離技術，其製程方法如下列。首先，在P型矽半導體晶圓 表面形成二氧化矽墊層與氮化矽層，接著，利用傳統的微影技術和蝕刻技術制定所 述二氧化矽墊層與氮化矽層的圖案，去除光阻後，將所述P型矽半導體晶圓置於高 溫之氧氣環境中，以所述氮化矽層圖案作爲氧化保護罩來保護電性活動區（Active Area)免於受到氧化，然後，利用熱氧化技術在所述P型矽半導體基板上成長場氧 化層。 現在參考圖一、圖二與圖三。接著，形成金氧半場效電晶體之閘氧化層3，如 圖一所示，翔^成一層複晶矽層5，如圖二所示，並在所述複晶矽層5表面形成光 阻圖案7，如圖三所示。所述閘氧化層3是在富含氧氣的高溫環境中熱氧化所述 『P型矽半導體晶圓1』之表面之矽原子而形成，其氧化溢度介於850到950 °C 之間，其厚度介於50到200埃之間》所述複晶矽層5則是利用磷原子之同步攙 雜技術形成（In-Situ Phosphorus Doped ),反應原理是低壓化學氣相沉積法，其反應 氣體是PH3、SiH4與N2的混合氣體，反應溫度介於520到580 °C之間，其厚度 介於1000到3000埃之間，其碟原子濃度介於1E20到1E21原子/立方公分之間。 (請先Μ讀背面之注意事項再填寫本頁) •裝· -訂 線 本纸张人:度通州中國國家標準（CNS > Λ4規格（2Ι0Χ 297公釐） B7 B7 經濟部中央標準局貝工消费合作社印¾ 五、發明説明（） 所述複晶矽層5之攙雜也可以利用離子佈植技術形成，其磷原子濃度介於1E20到 1E21原子/立方公分之間。 現在參考圖四、圖五、圖六與圖七。接著，利用電漿蝕刻技術（Plasma Etching)蝕去所述複晶矽層5—部份的厚度，使所述複晶矽層5成爲複晶矽層 5A，如圖四所示。然後，立刻在電漿蝕刻反應室內改變蝕刻配方以形成有機髙分子 側壁物9，如圖五所示，再以所述複晶矽圖案5A側邊的『有機高分子側壁物9』 作爲蝕刻保護罩，蝕去所述複晶矽5A的剩餘部份使成爲複晶矽5B，如圖六所示， 最後，利用氫氟酸去除所述『有機髙分子側壁物9』，利用氧氣電漿去除所述『光 阻圖案7』，梯型複晶砂閘極5B於焉形成（LadderPolysiliconGate)，如圖七所 示。通常，所述梯型的複晶矽層5B之下半部的厚度遠小於上半部的厚度。 對所述複晶矽層5之電漿触刻是利用磁場增強式活性離子式電獎蝕刻，其電漿 反應氣體通常是SF6、HBr和02氣體。所述梯型的複晶矽層5A之下半部的厚度是 作爲後續N+濃摻雜源極/汲極離子佈植在閘極邊緣的屛障。形成有機高分子側壁物 時，通常需增加HBr和02氣體的流量，美國汎林公司（LAM Research)所製造的 RAINBOW 4420磁場增強式活性離子式電漿蝕刻機可以作這樣的用途，美國應用材 料公司（AppliedMaterials)所製造的PR5000E磁場增強式活性離子式電漿蝕刻機也 可以作這樣的用途。 現在參考圖八'圖九與圖十。接著，在富含氧氣的高溫環境中熱氧化所述梯型 複晶矽閘極SR以形成複晶矽氧化矽11 (Polysilicon-Oxide)，如圖八所示。接著， 利用離子佈植12A形成N+濃摻雜源極/汲極13Λ，如圖九所示，然後，去除所述 複晶矽氧化矽11，如圖十所示。形成所述N通道金氧半場效電晶體之N+濃摻雜 源極/汲極13A之離子佈植之離子種類是砷原子，其離子佈値劑量介於1E15到 5E16原子/平方公分之間，離子佈値能量則介於30到100 Kev之間。 現在參考圖十一。最後，利用離子佈植12B以形成N-淡摻雜汲極13B , —種 淡摻雜汲極N通道金氧半場效電晶體於焉完成，如圖十所示。形成所述N通道金 氧半場效電晶體之N-淡摻雜源極/汲極13B之離子佈植之離子種類是磷原子，其 離子佈値劑量介於1E13到3E14原子/平方公分之間，離子佈値能量則介於20到 40 Kev之間。 本發明揭露之方法是在電漿触刻反應室內同步形成『有機高分子側壁物9』作 爲蝕刻保護罩，以形成具有梯型複晶矽閘極5B之淡摻雜汲極N通道金氧半場效電 晶體，能消弭因爲元件縮小所產生的通道熱電子效應，獲得具有卓越電性之次微米 本纸张尺嫂適川中阀國家標準（CNS ) Λ4说格（2丨0X 297公釐） ί---^--------裝τ-----訂-----*、線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（） 淡摻雜汲極場效電晶體。自然，本發明之方法可以延伸到p通道金氧半場效電晶體 (PMOSFET )與互補式金氧半場效電晶體（CMOS )的製造。

完成所述N通道金氧半場效電晶體的製造後，接著可以利用標準製程形成接觸 窗（Contact Hole)、第一層金屬連線（First Level Metal Interconnection)、介層孔 (Via Hole)和第二層金屬連線（Second Level Metal Interconnection)，以形成 N 通道金氧半場效電晶體積體電路。所述第一層金屬連線通常是以鈦、氮化鈦、鎢和 鋁合金爲材料，並且，所述『第一層金屬連線』跨過所述接觸窗跟所述金氧半場效 電晶體之源極/汲極（Source/Drain)作電性接觸。所述第二層金屬連線通常也是 以鈦、氮化鈦、鎢和鋁合金爲材料，並且，『第二層金屬連線』跨過所述介層孔跟 所述第一層金屬連線作電性接觸。 以上係利用最佳實施例來閬述本發明，而非限制本發明，並且，熟知半導體技 藝之人士皆能明瞭，適當而作些微的改變及調整，仍將不失本發明之要義所在，亦 不脫離本發明之精神和範圍。 -----„---^丨' .丨裝--I-----訂-----ί .線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 本紙乐尺度適州中阁阗家標帑（CNS ) Λ4規格（210X 297公釐）

Claims (1)

1. 經濟部中央揉率局只工消費合作社印製 ^06024 ?! D8 七、申請專利範圍 1. —種場效電晶體的製造方法，其製程步驟如下： 在矽半導體晶圓上形成閘氧化層： 在所述閘氧化層上形成一層複晶矽層； 在所述複晶矽層表面形成光阻圖案： 利用電漿蝕刻技術（PlasmaEtching)在電漿蝕刻反應室內蝕去所述複晶矽層一 部份的厚度； 在電漿蝕刻反應室內所述複晶矽層的側壁形成有機高分子（Organic Polymer); 以所述『有機高分子』作爲蝕刻保護罩，蝕去所述複晶矽的剩餘部份； 去除所述『有機高分子』； 去除所述『光阻圖案』，以形成梯型複晶砂閘極（LadderPolysiliconGate); 氧化所述梯型複晶矽閘極以形成複晶矽氧化矽（Polysilicon-Oxide); 形成濃摻雜源極/汲極； 去除所述複晶矽氧化矽； 形成淡摻雜源極/汲極。 2. 如申請專利範圍第1項之方法，其中所述『閘氧化層』之厚度介於50到200 埃之間。 3. 如申請專利範圍第1項之方法，其中所述『複晶矽層』之厚度介於1000到 3000埃之間。 4. 如申請專利範圍第1項之方法，其中對所述複晶砂層之触刻，是利用磁場增強式 活性離子式電紫蝕刻技術或是電子迴旋共振電漿蝕刻技術，或是傳統的活性離子 式電漿蝕刻技術。 5. —種N_金氧半場效電晶體（NM0SFET)的製造方法，其製程步驟如下： 在P型矽半導體晶圓上形成所述N通道金氧半場效電晶體之閘氧化層； 在所述閘氧化層上形成一層複晶矽層； 在所述複晶矽層表面形成光阻圖案； 利用電獎軸刻技術（PlasmaEtching)在電獎蝕刻反應室內飽去所述複晶砂層一 部份的厚度； 在電漿蝕刻反應室內所述複晶矽層的側壁形成有機高分子（Organic Polymer); 以所述『有機高分子』作爲_保護罩，蝕去所述複晶矽的剩餘部份； 去除所述『有機高分子』； · 去除所述『光阻圖案』，形成梯型複晶矽閘極（Ladder Polysilicon Gate): 氧化所述梯型複晶矽閘極以形成複晶矽氧化矽（Polysilicon-Oxide); 形成所述N通道金氧半場效電晶體之N+濃摻雜源極/汲極； 本纸張尺度逍用中國國家榡準（CNS ) A4«L格（210X297公釐） ---„---1--：---裝-- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央楳隼扃負工消费合作社印«. A8 B8 C8 D8 六、申請專利範圍 去除所述複晶矽氧化矽； 形成N通道金氧半場效電晶體之N-淡摻雜汲極。 6.如申請專利範圍第5項之方法，其中所述『閘氧化層』之厚度介於50到200 埃之間。 7·如申請專利範圍第5項之方法，其中所述r複晶矽層』之厚度介於1000到 3000埃之間。 8. 如申請專利範圍第5項之方法，其中對所述複晶矽層之蝕刻，是利用磁場增強式 活性離子式電漿蝕刻技術或是電子迴旋共振電漿蝕刻技術，或是傳統的活性離子 式電漿蝕刻技術》 9. 如申請專利範圍第5項之方法，其中對所述形成所述『N+濃摻雜源極/汲極』 之離子種類是砷原子，其離子佈値劑量介於1E15到5E16原子/平方公分之 間，離子佈値能量則介於30到100 Kev之間。 10. 如申請專利範圍第5項之方法，其中對所述形成所述fN-淡摻雜源極/汲極』 之離子種類是磷原子，其離子佈値劑量介於1E13到3E14原子/平方公分之 間，離子佈値能量則介於20到40 Kev之間。 11. 一種P通道金氧半場效電晶體（PMOSFET)的製造方法，其製程步驟如下： 在N型麥半導體晶圓上形成所述P通道金氧半場效電晶體之閘氧化層； 在所述嘯匕層上形成一層複晶矽層； 在所述複晶矽層表面形成光阻圖案； 利用電漿蝕刻技術（PlasmaEtching)在電漿蝕刻反應室內蝕去所述複晶矽層一 部份的厚度； 在電漿蝕刻反應室內所述複晶矽層的側壁形成有機高分子（Organic Polymer); 以所述『有機高分子』作爲触刻保護罩，蝕去所述複晶矽的剩餘部份； 去除所述ϊ'有機高分子』； 去除所述『光阻圖案』，形成梯型複晶矽閛極（LadderPolysiliconGate); 氧化所述梯型複晶矽閘極以形成複晶矽氧化矽（Polysilicon-Oxide); 形成所述P通道金氧半場效電晶體之P+濃摻雜源極/汲極； 去除所述複晶砂氧化砂； 形成N通道金氧半場效電晶體之P-淡慘雜汲極。 12. 如申請專利範圍第11項之方法，其中所述r閘氧化層』之厚度介於50到200 埃之間。 本紙張尺度速用中困B家梂率（CNS )八4洗格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) '裝- 訂 3αβ〇24 A8 B8 C8 D8 六、申請專利範圍 13. 如申請專利範圍第11項之方法，其中所述『複晶矽層』之厚度介於1000到 3000埃之間。 14. 如申請專利範圍第11項之方法，其中對所述複晶矽層之触刻，是利用磁場增強 式活性離子式電漿蝕刻技術或是電子迴旋共振電漿蝕刻技術，或是傳統的活性離 子式電漿蝕刻技術。 15_如申請專利範圍第11項之方法，其中對所述形成所述『P-淡摻雜源極/汲 極』之離子種類是硼原子。 16.如申請專利範圍第11項之方法，其中對所述形成所述『P+濃摻雜源極/汲 極』之離子種類是硼原子。 (請先Μ讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標隼局具工消費合作社印製 本紙張尺度逍用中國國家梂隼（CNS ) Μ洗格（21〇><297公釐）