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Description
301043 A7 B7 經濟部中央標隼局負工消費合作社印^ 五、發明説明 ( 3 ) 枝 術 領 域 • 本 發 明 一 般 而 係 有 關 於 在 積 體 電路 (ICs )中 之 半導 體 裝 置 , 且 尤 甚 1 係 有 闞 於 具 降 低 RC (電 m 乘以電 容 )時間 常 數 且 因 而 加 快 其 速 度 之 半 導 體 裝 置 0 背 景 抟 術 整 合 有 低 互 接 件 電 咀 金 靨 结 構 之 低 電 介質 常 敗之概念 r 已 由 許 多 的 技 術 人 員 提 出 0 那 些 理 念 包 含 有”柱狀 1 插 巔", ”反接點/ 過 道 ,膏 9 旋敷低電介質常數絕緣 體(有 機 和 /或無 機 ), 旋敷成層之有低電介質常數之材料 fl 1技術, 金 屬互 ,接 件 之 鑲 嵌 (d a οι as c e n e ), 和金鼷互接件 之雙重箱 嵌 。藉 由 ”鑲嵌" 其 意 謂 著 一 種 處 理 其 中 形 成 有 溝 渠或 接 點 /過道 開 □ , 且 然 後 利 用 C V D (化 學 蒸 汽 沉 積 )或 P V D (物理 蒸 汽沉 積 )或其它技術而填充金颺, 緊接著利用 磨光而移除 任何 超 填 充 之 Ioti 域 0 此 技 術 是 依 據 由 古 代 Da m a S C U S 城 之 金匠所 發 展 之 處 理 9 其 包 含 有 手 繪 圖 型 或 設 計 於 硬體 表 面 ,且然 後 將 细 金 線 錘 擊 於 此 設 計 圖 型 上 0 有 許 多 理 念 提 出 了 將 低 電 介 質 常 數 和 低互 接 件 電阻金 屬 结 構 組 合 9 但 此 時 尚 未 被 使 用 於 商 業 之 應用 中 0 這些新 的 先 進 概 念 之 唯 一 的 演 示 是 由 IBM於具有飼互接件之 BPDA- P C >A整合中完成c t B F >DA-PDA”相關 ί 冷從E .I .d u P on t d e Nemours供應之商業命名為PI- -26 1 0 之 聚 合 物。 BPDA -PDA希 望 可 取 代 二 氧 化 矽 0 m 而 因 為 飼 為 污 染 源, 故 須 提供特 別 謹 慎 Η 避 免 飼 擴 敗 至 1C结 構 之 其 它 部 份 並引 起 失 效。此 可 藉 由 使 用 S i 3 1 < 4層- 而將 飼層 W 1 i P D A P 0 A層分開。 η 1而 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210><297公釐 先 閱 讀 背 ιέ 之 ύ 事 項 Ν % 本 頁 Λ7 B7 經濟部中央標準局眞工消費合作社印製 五、發明説明 ( 4 ) 1 Si 3 N 4具 有 大 約 8 之 電 介 質 常 數 t 其 電 容 較 使 用 二 氧 化 矽 之 1 1 结 構 上 之 電 容 增 加 〇 再 者 t 加 入 了 包 含 有 大 約 1000 A 之 難 1 熔 金 鼷 敷 層 之 障 壁 金 屬 , 故 增 加 了 互 接 件 電 阻 0 當 此 技 術 1 Ί 使 用 了 諸 如 雙 鑲 嵌 和 化 學 蒸 汽 沉 積 (C VD )飼等之非常先進 先 間 1 I 的 處 理 技 術 並 提 供 可 靠 的 互 接 件 時 1 否 則 9 其 最 後 之 结 果 讀 背 ίέ 1 | 僅 對 存 在 之 % 統 做 很 小 之 改 m 0 BPD A -PDA 之 合 成 電 介 質 常 之 1 1 I 數 大 約 為 3 . 8, tii ί飼/ 難 熔 解 金 鼷 則 具 有 大 約 2 . 6 u ί Ώ " cm 之 事 項 再一 1 、1 合 成 電 阻 9 當 其 與 傳 統 之 Si 0 2 電 介 質 和 A I 互 接 件 相 較 時 ( 填 木 1 裝 其 分 別 為 4 . 0電介質常數和2 .8 -3 .2 U Ω -C 01電阻) 0 對 所 有 頁 "·—^ 1 1 ,電 容 和 電 阻 之 些 許 的 改 進 是 Μ 髙 處 理 成 本 達 成 的 t 故 不 划 1 1 算 0 1 I 因 此 9 於 此 其 須 提 供 比 較 簡 單 之 程 序 以 便 可 增 加 装 置 1 訂 I 之 速 度 0 1 1 | 發 明 埚 示 1 1 依 據 本 發 明 與 金 鼷 線 相 接 之 互 接 件 包 含 有 低 電 阻 金 1 屬 且 是 由 具 有 低 電 介 質 常 數 材 料 分 開 〇 當 其 使 用 於 此 時 * 線 I ”低電阻金鼷’ ,是 指 具 有 小 於 巨 前 任 何 使 用 做 為 互 接 件 之 鋁 1 I 合 金 之 薄 片 電 阻 的 金 屦 0 舉 例 而 純 铝 之 薄 片 電 阻 值 大 1 1 I 約 為 2 8 U Ω -cm, 當 A - L ^ C U之 電 阻 值 大 約 為 3 3 U Ω -cm 1 1 〇 此 處 之 ,,低 1 質常 敗 ,是 意 謂 其 電 介 質 常 數 小 於 S ί 〇2之 1 1 電 介 質 常 數 9 或 大 約 小 於 4 0 ,於本 發 明 之 雜 中 將 吏 1 Ί 用 二 層 電 阻 結 構 * Μ 及 去 除 處 理 (1 ί ft -0 f f P Γ 0 c e 5 S )Η 便 1 形 成 互 接 件 、0 1 1 半 導 體 裝 置 是 形 成 於 晶 圓 上 > 且 包 含 有 分 別 與 源極 和 1 1 举 標 家 國 國 中 用 14; 尺 紙 本 胁 公
〇0tQ4S B7
經濟部中央標準局員工消費合作社印15L
五、發明説明 ( 5 ) I 汲 極 接 點 接. 觸 之 源 極 和 汲 極 區 I 而 其 每 — 個 源 極 和 汲 極 區 I I I 是 由 一 與 閘 極 接 觸 之 閘 極 區 分 開 0 第 一 層 之 作 了 圖 樣 的 互 I I 接 件 Η 所 期 望 之 圖 樣 接 觸 此 源 極 和 汲 極 接 點 和 閘 極 0 第 二 請 I Ί 層 之 作 了 圖 樣 的 互 接 件 藉 由 複 數 個 金 屬 線 與 第 —» 層 之 作 了 先 閱 I I 圖 樣 的 互 接 件 接 觸 I 其 乃 由 第 —. 電 介 質 材 料 分 開 0 第 二 層 背 i I 之 I ί 之 作 了 圖 樣 的 互 接 件 包 含 有 低 電 阻 金 屬 t 且 這 些 互 接 件 是 注 ύ I I 事 I 由 平 面 化 之 低 電 介 質 常 數 材 料 分 開 0 低 電 介 質 常 數 材 料 對 項 再一 I 低 電 阻 金 鼷 之 擴 散 是 遲 鈍 的 0 --j 本 7Τ 裝 I 本 發 明 之 處 理 中 » 第 二 層 之 作 了 ΓΕΟ _ 樣 的 互 接 件 之 製 造 I I | ,是 藉 由 於 第 一 中 間 層 電 介 質 層 上 形 成 和 三 層 抗 蝕 劑 並 作 圖 I I 樣 以 便 曝 光 金 鼷 線 之 頂 部 0 此 三 層 抗 蝕 劑 包 含 有 第 一 層 之 I I 溶 解 聚 合 物 f 第 二 層 之 硬 幕 罩 材 料 9 和 第 三 層 之 抗 蝕 材 料 訂 I 0 硬 幕 罩 材 料 之 例 子 包 含 有 S i 0 2 > Si 3 N 4、 和矽氧基氮化 I I 物 » 濺 射 矽 非 结 晶 質 之 矽 (例, 藉由C VD方 法 ), 和非結 I I 晶 質 之 碳 (例, 賴由P VD或 C V I)方法)。 其 後 I 具 有 不 大 於 I H I 線 2 . 8 ju Ω - • c η 之 電 阻 值 之 金 靥 層 覆 蓋 沉 積 (fc I 8 n k e t - I d € ^ P 〇 s i t € i d ) 於 晶 圓 上 0 其 例 子 包 含 有 C u (I . ? u Ω -C IR ) I I I A u ( 2 . ί )U Ω -cm), 和 A g (I ." U Ω -cm; 0 將 三 層 抗 蝕 劑 之 包 I I 含 有 溶 解 聚 合 物 之 第 一 層 被 移 除 Μ 便 除 去 其 上 之 金 鼷 0 最 I I 後 » 濺 射 苯 并 環 丁 烯 或 其 衍 生 物 之 敷 層 以 便 覆 蓋 此 金 鼷 層 I I I 0 本 發 明 於 此 之 發 現 解 決 所 有 於 實 用 刊 物 中 所 發 現 之 槪 I I I 念 〇 所 使 用 之 技 術 均 經 過 生 產 技 術 驗 證 0 併 入 些 許 處 理 改 I I 進 可 確 保 容 易 將 其 應 用 於 IC製 造 區 之 大 最 生 產 0 I I 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) A7 __B7 五、發明説明(6 ) 本發明之其它目的、特性、和優點當考應:下列之詳细 說明和所附之圖式時將是顯而易見,且於這些圖式中,相 同的標示將代表相同之特性。 請 間 背 1¾ 意 圃沄夕簡蓉說明 於此說明中所提及之圖式,應理解除非特別指定並非 用以限制大小。再者,這些圖式僅希望說明依據本發明所 製造之積體電路之部份。 第1-6圖係顯示依據本發明之晶圓處理中之各階段之 截面圖,其中: 、 第1圖係顯示在具有接觸插頭和第一中間層電介質形 成於擁有主動裝置形成於其基體中之階段之晶圓。 第2圖係顯示在三層抗蝕劑作圖樣後之晶圓。 第3圖係顯示在適當的表面過蝕刻(overetch)後之晶 圓。 第4圖係顯示在金屬沉積後之晶圓。 線 第5圖係顯示在金屬除去後之晶圓。 第6圖係顯示在以苯并環丁烯(BCB)進行電介質旋轉敷 經濟部中央標準局Μ工消费合作社印焚 塗後之晶圓。 當行太玆明夕爵佯椹式 現在將詳细地參考本發明之特定實胞例,其說明目前 發明者企圖用於實琨本發明之最佳橫式。不同的實施例同 時亦簡潔的描述做為參考用。 假設輸入的晶圓已適當地製造且其使用最新製造技術 。值的注意的是本發明並不是僅局限於以下所描述之處理 6 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) Λ7 B7 經濟部中央標準局只工消費合作社印製 五、發明説明 ( 7 ) 1 1 9 之 所 Μ 如· 此 選 擇 係 使 主 要 概 念 可 易 於 具 體 化 0 1 1 第 1圖保 ;顳示輸入的晶圓。 主動元β 例, 電晶體, 1 是 以 傳 統 的 技 術 形 成 於 基 體 上 t 形 成 於 其 中 之 基 體 和 主 動 1 請 1 I 元 件 共 同 地 標 示 為 10 0 當 閘 極 與 用 Μ 在 源 極 和 汲 極 區 之 間 龙 間 1 | 形 成 閘 極 區 之 薄 閘 極 氧 化 物 接 觸 時 1 源 極 和 汲 極 接 點 與 其 讀 背 1 1 之 1 相 對 應 之 源 極 和 汲 極 區 互 相 接 觸 0 源 極 和 汲 極 接 點 和 閘 極 注 意 1 I 是 由 氧 化 物 分 開 f 且 其 互 相 白 行 對 齊 » 且 以 氧 化 物 使 其 平 事 項 1 1 1 面 化 〇 該 處 理 之 概 念 的 细 節 乃 揭 m 於 一 % 列 發 給 於 J a C 0 b 本 1 裝 1 D . Η as k e 11 上 之 專 利 中 t 並 受 讓 給 相 同 於 本 案 的 受 讓 人 0 I '— 1 1 ,(美國專利4 ,974 ,0 55 = 4 , 97 7 , 108; 5 ,〇 28 ,555 1 1 5, 0 5 5, 4 2 7 ; 5 , 0 5 7, 90 2 ; 和5 ,081 ,516 )0 同時亦描述’於此 1 | 的 有 1 形 成 第 —. 中 間 層 電 介 質 層 1 2然 後 藉 由 化 學 機 械 磨 光 訂 I (CMP )技術將其平面化。 藉由覆蓋沉積和CMP 磨 光 可 定 義 接 J 1 | 點 和 形 成 傳 統 之 m 插 頭 1 4 0 此 時 之 晶 圓 已 準 備 好 可 用 於 在 1 1 此 揭 示 之 本 發 明 中 0 1 1 藉 由 將 描 述 於 下 之 修 正 過 之 傳 統 去 除 (1 i f t - 0 f η 技 術 線 1 可 沉 積 金 屬 0 ! I 首 先 * 將 三 層 抗 蝕 劑 1 6 塗 敷 於 平 面 化 之 表 面 1 2 3 〇 第 1 I 一 層 1 e a為厚層之聚甲基丙烯酸甲酯 ΡΜΜΑ)或其它具有適 1 1 | 當 的 最 佳 化 之 聚 合 物 Κ 便 達 成 平 面 化 0 其 厚 度 大 約 為 0 5 1 1 1 至 3 U Π 1 〇 其 實 際 厚 度 乃 由 對 金 靨 互 接 件 厚 度 和 寬 度 需 求 之 1 設 計 選 擇 決 定 0 最 佳 之 Ρ Μ Μ A 厚 度 對 互 接 件 厚 度 之 最 佳 比 率 1 大 約 為 2 1 Μ確ί 苌! I? ί 1<]電產量, 也就是說, 無瑕班C 換句 1 I 話 說 > 沉 積 之 金 臑 將 不 可 小 於 PMMA 厚 度 之 5 C 0 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐)‘ 7 A7 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ) 其 後 ,•藉 由 電 加 強 式 ib學蒸汽沉積(PEC V D )或物理 蒸 汽 沉 積 (P I/D )或 旋 轉 塗 m 技 術 而 沉 積S i 〇2或S i薄層1 6 b。 其 它 可 使 用 於 薄 層 16 b之 材 料 包 含 有 S ί 3N4、和 矽氧基氮化 物 , 濺 射 矽 * 非 结 晶 質 之 矽 (例 9 藉 由CVD方法 ),和非结 晶 質 之 碳 (例 , U 由 P VD 或 C V D方 法 ) 。其厚度大 約為2 0 0至 5 0 0 A ; itt :層 1 6b乃 做 為 用 於 圖 康 轉 換之硬幕罩 。然後,傳 统 光 阻 劑 薄 層 16 cPl 塗敷於® 幕 罩 層 16b之上, 其典型之厚 度 大 約 為 50 0 0 至 15 ,0 00 A 0 薄 層 16 c之厚度為用於此曝光 系 統 之 波 長 9 例 » G - 線 I - 線 1 或 D U C (深紫外 線)之函數 , 〇 技 術 員 可 選 擇 擺 動 曲 線 (此撮 動曲 線為厚度之函數)上之 最 大 或 最 小 值 0 通 常 9 技 術 員 選 擇 對應於最小 光砠劑厚度 之 擺 動 曲 線 之 最 大 或 最 小 值 0 傳 铳 之 石 版 印 刷 術 用 於 將 傳 統 之光阻劑層 1 6 c作圖樣 0 藉 由 使 用 傳 統 電 漿 化 學 之 乾 蝕 刻 技術而將此 影像轉移至 硬 幕 罩 16 b〇 再次使用乾蝕刻將影像從硬幕罩1 6b轉移至 P MM A 或 聚 合 物 層 16 3 〇 適當的電漿化學用於產生小凹角Θ 0 擧 例 而 -j,- > 化 學 將 使 用 傳 統 之 CF 4電漿或簡之單之〇2電 漿 〇 Η ”小凹角’ 乃 意 諝 大 於 90 度 t 最好是,大 於100度之 角 度 0 此 結 果 之 結 構 係 顯 示 於 第 2圖中。 其 後 使 用 適 當 的 電 漿 化 學 蝕 刻 晶圓1 2a之: 表面Μ確保 插 頭 或 金 靨 層 低 部 14暍 光 於 所 希 望 之位置。適 當的電漿化 學 可 使 用 CF 4 CHF 3、 或其它具有或不具有氧 ib學品之氟 化 學 品 〇 此 處 理 壓 力 將 須 最 佳 化 以 便產生正確 之外形,然 而 > 於 此 並 不 考 慮 設 立 過 度 的 實 驗 。晶圓表面 之蝕刻將* 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 請 先 閱 讀 背 意 事 項 再, I裝 頁 訂 S01Q43 經濟部中央標準局員工消费合作杜印製 五、發明説明 ( 9 ) 1 I 先 地 移 除 光. 阻 劑 層 16 c之頂部, 其乃決定於序 ί選擇之化學 1 1 品 t 雖 然 此 移 除 可 能 是 於 分 開 之 步驟 執 行 0 硬 幕 罩 16b的 1 使 用 在 蝕 刻 期 間 保 m 了 PMMA 之 整 體性 0 此 结 果 之 结 構 係顯 1 請 1 I 示 於 第 3圖中。 先 閱 1 I 1 緊 接 著 光 阻 劑 層 16 c之移除, 將執行高溫烘烤以確保 背 ft 1 I 之 1 無 PMMA 之 層 16 a之放氣(〇 u t - g a S S i n g ) 干 擾 將 描 述 於 後 之金 1 事 1 屬 沉 積 步 驟 0 在 層 16 c移除後金臑沉積前將執行高溫烘烤1 項 再一 1 0 明 確 地 » 此 高 溫 烘 烤 是 在 較 PMMA 層 16 a之璃態轉化( 4 % 本 1 g 1 as S t Γ an si t i on )溫度(U )低且較金屬沉積溫度高之溫 頁 '—^ 1 1 度 下 執 行 Μ 便 有 好 產 量 〇 舉 例 而 言, 於 PM Μ A 做 為 層 16a 1 1 之 例 子 中 9 晶 圓 是 Μ 大 約 35 0它之溫度烘烤。 使用任何其 * 1 I 它 之 聚 合 物 將 須 使 用 不 同 之 烘 烤 溫度 只 要 其 位 於 上 述之 訂 I 限 制 内 0 1 1 I 明 確 地 * 諸 如 銅 金 、 銀 白金 或 其 它 貴 金 屬 之 低電 1 1 I 阻 金 屬 層 18將 藉 由 電 阻 埶 *、、、 蒸 發 或 低溫 沉 積 技 術 而 沉 積 於各 1 1 處 〇 並 不 建 議 使 用 電 子 束 蒸 發 技 術, 此 乃 因 為 考 It 其 輻射 、線 1 rdr 败 壊 0 假 如 PMMA 或 聚 合 物 16 a具有相當高之璃態轉化溫度, 1 1 高 於 烘 烤 溫 度 > 則 Ρ V D技術是可接受的。 1 I 將 沉 積 所 需 之 金 鼷 層 18 之 厚 度, 其 乃 位 於 大 約 2 , 000 1 I 至 10,000 A 之 範 圍 内 0 可 預 期 地 »在 使 用 相 同 的 技 術 沉積 1 1 I 此 大 量 金 屬 之 前 » 將 先 沉 積 厚 度 不超 過 200至 300 A 之 鉅、 1 鈀 或 其 它 的 難 熔 金 鼷 之 m 層 0 此難 熔 金 鼷 幫 肋 其 降 低金 Ί 屬 至 金 屬 間 之 接 觸 電 m 0 最 佳 的 雔熔 金 饜 為 鈀 0 此 结 果之 1 1 結 構 係 顯 示 於 第 4圖中。 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 9 經濟部中央標準局負工消費合作社印裝 Λ7 B7 五、發明説明(1Q) 將完成·之晶圓浸入會與PMMAS聚合物16a反應之適當 溶劑槽中。此PMMA或聚合物16a膨脹、溶解、且將於硬幕 罩16b上之金屬層18移除,僅留下金屬層18與_插頭14接 觸之部份。此结果之结構係顯示於第5圖中。 假如認為須控制瑕疵密度任何遣留下之PMMA或聚合物 16a是由另一種溶劑或藉由適當的電漿化學品清除。適當 的溶劑例子包含有二甲苯和甲基異丁基酮(MIBK)。建議此 處理於具有攪拌之超音波槽中執行Μ加強不需要之金屬之 移除。 、 苯车戈丁泛(B^j)層20或BCB之異體旋轉塗敷且保存於 晶圓上。提及"BCB”其為一種之有櫬材料或衍生物,其均 是由Dow ChemicaUMidland, MI)製造。BCB衍生物之一例 子為二乙烯矽氧烷雙苯并環丁烯(DVS-BCB)。 BCB層20之適當厚度是由可產生適當電介質強度之設 計決定,其大約介於4,000至10,000人之範圍内。選擇 BCB乃因其性。飼和金將不會擴散進入 BCB;因此,BCB可做為很好之障壁。其估算相同之性質亦 、---
可適用於其它貴金鼷和低電阻金屬。再者,資料顯示BCB 之電介質常數大約為2 . 4至」.7。此提供所須之電介質常數 v ~ -——^ ,其較二氧化矽為低。旋轉塗敷程序導致間隙填充和BCB 層2 0之平面化。 其它適合的低電介質材料亦可用於實行本發明。其包 含有聚酿亞胺、聚_亞胺矽氧烷、含氟聚酿亞胺、含氟聚 合物、全環化之異環聚合物,和聚矽氧烷,其電介質常數 裝 訂 線 f { (請先間讀背而之注意事項再填·ίν:?本1) 本紙張尺度適用中國國家標準(CNS ) Λ4現格(210X297公釐) 10 A7 B7 經濟部中央標準局賀工消费合作社印製 五、發明説明( 11 ) 1 I 之 範 圍 大 約· 為 2 . 2至3 .4 0 1 I 月U 述 之 步 驟 重 複 所 須 之 次 數 YX 便 產 生 所 須 之 多 層 金 鼷 1 互 接 件 结 構 0 相 同 的 順 序 可 用 於 插 頭 或 互 接 件 0 請 丨 本 發 明 之 程 序 之 優 點 為 ; 先 閲 1 I 1 . 付 合 工 業 標 準 之 金 鼷 去 除 技 術 » 修 正 均 可 用 於 金 靨 if \由 之 圖 樣 化 〇 其 消 除 困 難 的 金 靥 蝕 刻 需 求 0 注 事 項 1 1 2 . 使 用 旋 轉 塗 敷 BCBM填充間隙。 此可達成同時總體 1 蛛、 1 裝 的 和 局 部 的 平 面 化 0 ry3 I 1 3 . 此 程 序 之 順 序 對 插 頭 或 互 接 件 均 相 同 » 並 提 供 製 造 1 、便 利 0 4 . 巨 刖 此 程 序 可 現 今 可 獲 得 之 製 造 技 術 達 成 0 1 1 1 5 . 可 產 生 具 有 有 機 電 介 質 之 貴 金 屬 结 構 而 不 須 訴 諸 於 訂 1 磨 光 金 鼷 t 其 是 非 常 具 挑 戰 的 〇 1 I 6 . 其 不 需 要 C V D金雇化技術(假 如 其 是 可 獲 得 的 » 只 要 1 I CVD金羼的溫度不是太高, 例小於3 5 0 t > 則 所 揭 露 之 技 術 1 1 線 可 與 其 相 容 的 )0 1 7 . 本 發 明 的 程 序 可 支 援 任 何 的 金 屬 糸 統 而 不 須 進 行 昂 1 1 貴 的 硬 體 重 组 〇 1 1 8 . 本 發 明 的 程 序 可 在 相 冏 的 處 理 室 内 以 内 建 式 障 壁 金 1 1 屬 處 理 而 支 援 飼 沉 積 0 此 降 低 了 將 飼 整 合 至 規 存 的 技 術 中 1 I 之 成 本 0 1 I 9 . 本 發 明 的 程 序 可 支 援 金 沉 積 0 其 相 信 金 是 用 於 低 電 1 介 質 強 度 ( £ ) 和 低 電 阻 ( 〕)應 用 中 之 最 理 想 之 金 臑 糸 铳 0 I 1 以 金 > 於 此 將 不 會 出 現 腐 蝕 且 不 會 出 琨 應 力 感 應 無 效 0 低 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 11 五、發明説明(12) ΑΊ Β7 I: QJ 處 微 是 別 特 能 性 率 功 線 為 R 〇 方 平 之 C 容 電 和 率 頻 度作 速操 之的 c C I I 何 於 任比 強正 加耗 將消 P 率 低功 和 〇 ε 器 態的 狀佳 種最 。 一 現時 另實較 至可相 態金金 狀Μ合 種望ΑΙ 一 期 之 從 ,用 路者使 電再所 定 。前 決零目 將或與 數一其 常如當 間例 , 時 ,性 RC度特 且速移 阻換遷 電切子 路 之 電 忡 用 S·' _ 可 業 料可 材期 數預 常構 質结 介件 電接 低互 之層 它 多 其之 或層 氣矽 空化 Μ氧 有 二 具 層 理間 處中 之的 明除 發移 本被 代 取 例 舉 了 為 是 明 說 述 前 之 。 例 中施 造實 製佳 之最 置之 裝明 體發 導本 半之 於現 用呈 應已 現 發 制具應 限對明 明化發 發變本 本和將 將正 。 或修的 的的見 遺多易 無許而 毫 ,顯 絲地是 為顯將 其明 ^目 望很而 希 。者 不式業 並形專 此细之 於詳藝 。 之技 用露面 述揭方 描所此 和於有 樣 同 ο 的 能 可 有 是 中 序 程 極二 或 成 達 可 乃 換 互 驟 步 的 它 其 與 可 驟 步 Μ0理 術處 技之 造述 製描 的已 它何 其任 於 , 用地 之 用 明解 發了 本者 釋藝 解技 了面 為方 是此 例具 胞它 實其 之使 述而 描因 並 , 擇用 選應 已之 〇 際 果實 结其 之 及 同則 相原 請先閱讀背面之注意事項—填,KT本I) -裝. 訂 線 經濟部中央標準局貝工消費合作社印裝 使利 之專 殊請 特申 合 之 適此 Μ 於 正加 修附 種由 各可 由圍 藉範 且心 〇 , 中 之 明之義 發明定 本發項 之本之 例望效 施希等 實 。其 種圖和 各企圍 於用範 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210'Χ 2们公釐) 2 11
Claims (1)
- ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 I 1 . 形 成 於 晶 圓 上 之 半 導 體 裝 置 * 包 含 有 分 別 與 源 極 和 汲 1 1 極 接 點 接 觸 之 源 極 和 汲 極 區 9 且 其 各 源 極 和 汲 極 區 是 1 由 與 閘 搔 接 觸 之 閘 極 區 分 開 $ 其 中 第 一 層 之 作 了 圖 樣 Ί 請 1 | 的 互 接 件 以 所 期 望 之 圖 樣 接 觸 前 述 之 源 極 和 汲 極 接 點 先 閱 1 | 讀 1 和 前 述 之 閘 極 且 第 二 層 之 作 了 圖 樣 的 互 接 件 藉 由 複 數 背 1¾ I 之 1 個 金 屬 線 與 前 述 之 第 一 層 之 作 了 画 樣 的 互 接 件 接 觸 注 意 1 第 事 1 前 述 之 金 屬 線 是 由 第 —~- 電 介 質 材 料 分 開 t 月*J 述 之 二 項 V 層 之 作 了 圖 樣 的 互 接 件 包 含 有 低 電 阻 金 靨 且 其 是 由 平 4、 寫 本 I Λ 面 化 之 對 刖 述 之 低 電 阻 金 鼷 之 擴 散 是 遲 鈍 的 低 電 介 質 頁 1 1 材 料 分 開 0 1 1 2 . 如 申 請 專 利 範 圍 第 1 項 之 半 導 體 裝 置 9 其 中 -ΐ—ί« 刖 述 之 低 1 I 電 阻 金 屬 具 有 大 約 小 於 2 . 8 L ί Ω ~ c m 之 薄 片 電 阻 0 訂 I 3 . 如 申 請 專 利 範 圍 第 2 項 之 半 導 體 裝 置 > 其 中 W. 刖 述 之 低 1 1 I 電 阻 金 臑 是 由 包 含 有 飼 > 金 銀 和 白 金 之 集 合 中 選 1 1 I 取 0 1 4 . 如 申 請 專 利 範 圍 第 2 項 之 半 導 體 装 置 > 其 中 刖 述 之 低 線 1 電 阻 金 属 所 具 有 之 厚 度 大 約 位 於 2 0 0 0 至 1 0 0 0 0 , 人之範 1 1 圍 内 0 1 | 5 . 如 申 請 專 利 範 圍 第 4 項 之 半 導 體 裝 置 尚 包 含 有 位 於 1 I 前 述 之 低 電 阻 金 臑 下 方 之 難 熔 金 屬 薄 層 1 前 述 之 薄 層 1 1 I 之 厚 度 是 位 於 大 約 2 0 0: 3 0 0 A 之 範 圍 内 0 1 6 . 如 申 請 專 利 範 圍 第 1 項 之 半 導 體 裝 置 參 其 中 刖 述 之 平 1 面 0 化 電 介 質 材 料 主 要 是 由 苯 并 環 丁 烯 或 其 衍 生 物 組 成 1 1 1 1 本紙張尺度逍用中國國家標準(CNS ) A4说格(210X297公釐) 1 3 301043 Bc8s D8 經濟部中央標準局e;工消费合作社印裝 六、申請專利範圍 I 7 .如 甲 請 •專 利 範 圍 第 6 項 之 半 導 體 裝 置 • 其 中 刖 述 之 平 1 I 面 化 電 介 質 材 料 具 有 位 於 大 約 4 . 0 0 0 至 1 0 , 0 0 0入之範圍 1 I 之 厚 度 0 請 閱 1 I 8 .用 於 製 造 形 成 於 晶 圓 上 之 半 導 體 裝 置 之 方 法 , 其 中 此 i I 讀 1 I 裝 置 包 含 有 分 別 與 源 極 和 汲 極 接 點 接 觸 之 源 極 和 汲 極 背 ιέ 1 | 之 1 1 1 且 其 每 一 個 源 極 和 汲 極 區 是 由 與 閘 極 接 觸 之 閘 極 >主 意 1 I 事 1 區 分 開 > 其 中 第 一 層 之 作 了 圖 樣 的 互 接 件 Μ 所 期 望 之 項 1 裝 圖 樣 接 觸 前 述 之 源 極 和 汲 極 接 點 和 前 述 之 閘 極 且 第 二 為· 本 頁 1 層 之 作 了 圖 樣 的 互 接 件 藉 由 複 數 個 金 靨 線 與 前 述 之 第 1 I , ~* 層 之 作 了 圖 樣 的 互 接 件 接 觸 刖 述 之 金 屬 線 是 由 第 1 1 一 電 介 質 材 料 分 開 » 而 此 程 序 之 形 成 前 述 之 第 二 層 之 1 1 作 了 圖 樣 的 互 接 件 之 步 驟 包 含 有 * 訂 1 (a)形成三層抗蝕劑於前述之第- -中間層電介質層 1 I 上 並 作 圖 樣 Μ 便 曝 光 前 述 之 金 屬 線 之 上 表 面 部 份 1 刖 1 I 述 之 三 層 抗 蝕 劑 包 含 有 第 — 層 之 可 溶 解 聚 合 物 > 第 二 一 1 1 線 層 之 硬 幕 罩 材 料 , 和 第 三 層 之 抗 蝕 劑 材 料 1 | (b)將具有不大ί \ 2 .8 U Ω -C m之電阻值之金臑層覆 1 I 蓋 沉 積 於 刖 述 之 晶 圓 上 , 1 1 (c )移除前述之第- -層之可溶解聚合物以便除去其 1 1 上 之 金 臑 » 和 1 I ⑷旋 敷 苯 并 環 丁 烯 或 其 衍 生 物 之 敷 層 Μ 便 覆 Μ 1 I 前 述 之 金 屬 層 0 1 I 9 .如 申 請 專 利 範 圍 第 8 項 之 方 法 » 其 中 前 述 之 低 電 阻 金 1 1 鼷 是 由 包 含 有 飼 、 金 、 銀 > 和 白 金 之 集 合 中 選 取 0 1 1 1 4 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ABiCD 經濟部中央標準局男工消费合作社印製 六、申請專利範圍 I 1 0 .如申請專 利 範 圍 第 8 項 之 方 法 * 其 中 刖 述 之 低 電 阻 金 1 1 屬所具有 之 厚 度 大 約 位 於 2 , 0 0 0 至 1 0 , 0 0 0 A 之 齡 圍 内 0 i 1 1 .如申請專 利 範 圍 第 1 0項 之 方 法 » 尚 包 含 有 第 一 覆 蓋 沉 1 積之難熔 金 鼷 薄 層 t 其 後 接 著 覆 蓋 沉 積 前 述 之 低 電 阻 請 閱 1 1 | 金屬於其 上 f 刖 述 之 薄 層 之 厚 度 是 位 於 大 約 200至 300 讀 背 1 A之範圍 內 0 冬 意 1 1 1 1 2 .如申請專 利 範 圍 第 8 項 之 方 法 9 其 中 A./. 刖 述 之 平 面 化 電 事 項 再, 1 1 介質材料 所 具 有 之 厚 度 位 於 大 約 4 , 0 0 0 至 1 0 , 0 0 0 A之範 寫 本 頁 N_✓ 裝 圍内。 1 1 ,1 3 .如申請專 利 範 圍 第 8 項 之 方 法 9 其 中 Λ t· 刖 述 之 可 溶 解 聚 1 1 合物包含 有 聚 甲 基 丙 烯 酸 甲 酯 〇 1 I 1 4 .如申請專 利 範 圍 第 1 3項 之 方 法 > 其 中 » * 刖 述 之 可 溶 解 聚 1 訂 | 合物所形 成 之 厚 度 位 於 大 約 0 . 5至3 U m之範_内。 1 1 I 1 5 .如申請專 利 範 圍 第 8 項 之 方 法 > 其 中 ,\.Λ. 刖 述 之 硬 幕 罩 材 1 1 料是由包 含 有 S i 0 2 Si 3N 4、 和矽氧基氮化物, 濺射矽 1 1 ,非结晶 質 之 矽 , 和 非 结 晶 質 之 碳 之 集 合 中 選 取 0 線 1 1 6 .如申請專 利 範 圍 第 1 5項 之 方 法 1 其 中 前 述 之 硬 幕 罩 材 1 | 料所形成 之 厚 度 位 於 大 約 2 0 0 至 5 0 0 A 之 範 圍 內 0 1 I 1 7 .如申請專 利 範 圍 第 8 項 之 方 法 t 其 中 前 述 之 抗 蝕 劑 材 1 1 料所形成 之 厚 度 位 於 大 約 5 0 0 0 至 15 0 0 0 Α之範圍Ρ 勺。 1 1 1 8 .如申請專 利 範 圍 第 8 項 之 方 法 其 中 前 述 之 金 鼷 層 在 第一溫度 沉 積 前 述 之 可 溶 解 聚 合 物 具 有 大 於 刖 述 之 1 第一溫度 之 璃 態 轉 化 溫 度 > 且 在 大 於 前 述 之 第 一 溫 度 1 1 但小於前 述 之 璃 態 轉 化 溫 度 之 溫 度 烘 烤 前 述 之 晶 圚 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 15 A8 B8 C8 D8 六、申請專利範圍 前述之烘烤是在電阻圖樣定義及前述之可溶解聚合物 蝕刻後完成。 19. 如申請專利範圍第18項之方法,其中前述之烘烤是在 前述之金鼷層沉積之前完成。 20. 如申請專利範圍第18項之方法,其中前述之烘烤是在 前述之金屬層沉積之後完成。 (請先閱讀背面之注意事項'4彡'寫本頁 裝· 訂 線 經濟部中央梯準局具工消费合作社印製 本紙張尺度適用中國國家梂準(CNS ) A4規格(210 X 297公釐)
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US5550405A (en) * | 1994-12-21 | 1996-08-27 | Advanced Micro Devices, Incorporated | Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS |
US6652922B1 (en) * | 1995-06-15 | 2003-11-25 | Alliedsignal Inc. | Electron-beam processed films for microelectronics structures |
JP2845176B2 (ja) * | 1995-08-10 | 1999-01-13 | 日本電気株式会社 | 半導体装置 |
US5650667A (en) * | 1995-10-30 | 1997-07-22 | National Semiconductor Corporation | Process of forming conductive bumps on the electrodes of semiconductor chips using lapping and the bumps thereby created |
DE19543540C1 (de) * | 1995-11-22 | 1996-11-21 | Siemens Ag | Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür |
US5940732A (en) * | 1995-11-27 | 1999-08-17 | Semiconductor Energy Laboratory Co., | Method of fabricating semiconductor device |
US6294799B1 (en) * | 1995-11-27 | 2001-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
US5994220A (en) * | 1996-02-02 | 1999-11-30 | Micron Technology, Inc. | Method for forming a semiconductor connection with a top surface having an enlarged recess |
US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
US6800903B2 (en) * | 1996-11-05 | 2004-10-05 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
US6168983B1 (en) | 1996-11-05 | 2001-01-02 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
JPH10242271A (ja) * | 1997-02-28 | 1998-09-11 | Sony Corp | 半導体装置及びその製造方法 |
US6025116A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Etching of contact holes |
JP2897827B2 (ja) * | 1997-04-08 | 1999-05-31 | 日本電気株式会社 | 半導体装置の多層配線構造 |
US5976979A (en) * | 1997-06-10 | 1999-11-02 | Industrial Technology Research Institute | Sequential oxygen plasma treatment and chemical mechanical polish (CMP) planarizing method for forming planarized low dielectric constant dielectric layer |
US5962067A (en) | 1997-09-09 | 1999-10-05 | Lucent Technologies Inc. | Method for coating an article with a ladder siloxane polymer and coated article |
US6143476A (en) * | 1997-12-12 | 2000-11-07 | Applied Materials Inc | Method for high temperature etching of patterned layers using an organic mask stack |
TW505984B (en) | 1997-12-12 | 2002-10-11 | Applied Materials Inc | Method of etching patterned layers useful as masking during subsequent etching or for damascene structures |
US6340435B1 (en) | 1998-02-11 | 2002-01-22 | Applied Materials, Inc. | Integrated low K dielectrics and etch stops |
US6054379A (en) | 1998-02-11 | 2000-04-25 | Applied Materials, Inc. | Method of depositing a low k dielectric with organo silane |
US6211073B1 (en) | 1998-02-27 | 2001-04-03 | Micron Technology, Inc. | Methods for making copper and other metal interconnections in integrated circuits |
JP3469771B2 (ja) * | 1998-03-24 | 2003-11-25 | 富士通株式会社 | 半導体装置およびその製造方法 |
JP2002510878A (ja) | 1998-04-02 | 2002-04-09 | アプライド マテリアルズ インコーポレイテッド | 低k誘電体をエッチングする方法 |
TW374224B (en) * | 1998-04-03 | 1999-11-11 | United Microelectronics Corp | Dual damascene process for manufacturing low k dielectrics |
US6387819B1 (en) | 1998-04-29 | 2002-05-14 | Applied Materials, Inc. | Method for etching low K dielectric layers |
US6232235B1 (en) * | 1998-06-03 | 2001-05-15 | Motorola, Inc. | Method of forming a semiconductor device |
US6153521A (en) * | 1998-06-04 | 2000-11-28 | Advanced Micro Devices, Inc. | Metallized interconnection structure and method of making the same |
US6284656B1 (en) | 1998-08-04 | 2001-09-04 | Micron Technology, Inc. | Copper metallurgy in integrated circuits |
US6177802B1 (en) | 1998-08-10 | 2001-01-23 | Advanced Micro Devices, Inc. | System and method for detecting defects in an interlayer dielectric of a semiconductor device using the hall-effect |
US6023327A (en) * | 1998-08-10 | 2000-02-08 | Advanced Micro Devices, Inc. | System and method for detecting defects in an interlayer dielectric of a semiconductor device |
US6288442B1 (en) | 1998-09-10 | 2001-09-11 | Micron Technology, Inc. | Integrated circuit with oxidation-resistant polymeric layer |
US6174803B1 (en) | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
US6284149B1 (en) | 1998-09-18 | 2001-09-04 | Applied Materials, Inc. | High-density plasma etching of carbon-based low-k materials in a integrated circuit |
US6326300B1 (en) | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
US6277203B1 (en) | 1998-09-29 | 2001-08-21 | Lam Research Corporation | Method and apparatus for cleaning low K dielectric and metal wafer surfaces |
ATE323132T1 (de) * | 1998-11-24 | 2006-04-15 | Dow Global Technologies Inc | Eine zusammensetzung enthaltend einen vernetzbaren matrixpercursor und eine porenstruktur bildendes material und eine daraus hergestellte poröse matrix |
US6309926B1 (en) | 1998-12-04 | 2001-10-30 | Advanced Micro Devices | Thin resist with nitride hard mask for gate etch application |
US6359328B1 (en) * | 1998-12-31 | 2002-03-19 | Intel Corporation | Methods for making interconnects and diffusion barriers in integrated circuits |
US6287961B1 (en) | 1999-01-04 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
US6291887B1 (en) | 1999-01-04 | 2001-09-18 | Advanced Micro Devices, Inc. | Dual damascene arrangements for metal interconnection with low k dielectric constant materials and nitride middle etch stop layer |
US6153514A (en) * | 1999-01-04 | 2000-11-28 | Advanced Micro Devices, Inc. | Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and nitride middle etch stop layer |
US6331481B1 (en) | 1999-01-04 | 2001-12-18 | International Business Machines Corporation | Damascene etchback for low ε dielectric |
US6291339B1 (en) * | 1999-01-04 | 2001-09-18 | Advanced Micro Devices, Inc. | Bilayer interlayer dielectric having a substantially uniform composite interlayer dielectric constant over pattern features of varying density and method of making the same |
US6255735B1 (en) | 1999-01-05 | 2001-07-03 | Advanced Micro Devices, Inc. | Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers |
JP2000199968A (ja) * | 1999-01-06 | 2000-07-18 | Sony Corp | 多層レジスト構造およびこれを用いた3次元微細構造の作製方法 |
JP2002534546A (ja) | 1999-01-08 | 2002-10-15 | ザ ダウ ケミカル カンパニー | 良好な接着性および靭性を有する低誘電率ポリマーおよび該ポリマーから作製された物品 |
US6207577B1 (en) | 1999-01-27 | 2001-03-27 | Advanced Micro Devices, Inc. | Self-aligned dual damascene arrangement for metal interconnection with oxide dielectric layer and low k dielectric constant layer |
US6380091B1 (en) | 1999-01-27 | 2002-04-30 | Advanced Micro Devices, Inc. | Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer |
US20020127845A1 (en) * | 1999-03-01 | 2002-09-12 | Paul A. Farrar | Conductive structures in integrated circuits |
US6492186B1 (en) * | 1999-08-05 | 2002-12-10 | Eaton Corporation | Method for detecting an endpoint for an oxygen free plasma process |
US6281135B1 (en) * | 1999-08-05 | 2001-08-28 | Axcelis Technologies, Inc. | Oxygen free plasma stripping process |
US6137126A (en) * | 1999-08-17 | 2000-10-24 | Advanced Micro Devices, Inc. | Method to reduce gate-to-local interconnect capacitance using a low dielectric constant material for LDD spacer |
US6413854B1 (en) | 1999-08-24 | 2002-07-02 | International Business Machines Corp. | Method to build multi level structure |
US6309962B1 (en) | 1999-09-15 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Film stack and etching sequence for dual damascene |
US6406999B1 (en) * | 1999-09-16 | 2002-06-18 | Agere Systems Guardian Corp. | Semiconductor device having reduced line width variations between tightly spaced and isolated features |
US6297139B1 (en) * | 2000-01-10 | 2001-10-02 | United Microelectronics Corp. | Method of forming a contact hole in a semiconductor wafer |
US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
US7262130B1 (en) | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
US6184128B1 (en) | 2000-01-31 | 2001-02-06 | Advanced Micro Devices, Inc. | Method using a thin resist mask for dual damascene stop layer etch |
US6469775B1 (en) * | 2000-01-31 | 2002-10-22 | Micron Technology, Inc. | Reticle for creating resist-filled vias in a dual damascene process |
US6423629B1 (en) | 2000-05-31 | 2002-07-23 | Kie Y. Ahn | Multilevel copper interconnects with low-k dielectrics and air gaps |
US6674167B1 (en) | 2000-05-31 | 2004-01-06 | Micron Technology, Inc. | Multilevel copper interconnect with double passivation |
US6461963B1 (en) | 2000-08-30 | 2002-10-08 | Micron Technology, Inc. | Utilization of disappearing silicon hard mask for fabrication of semiconductor structures |
US6851319B2 (en) * | 2000-09-27 | 2005-02-08 | Digital Wave Corporation | Device and method designed for ultrasonically inspecting cylinders for longitudinal and circumferential defects and to measure wall thickness |
US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
US6509220B2 (en) | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
US6424007B1 (en) | 2001-01-24 | 2002-07-23 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
US6605519B2 (en) * | 2001-05-02 | 2003-08-12 | Unaxis Usa, Inc. | Method for thin film lift-off processes using lateral extended etching masks and device |
US6630406B2 (en) | 2001-05-14 | 2003-10-07 | Axcelis Technologies | Plasma ashing process |
US6951823B2 (en) * | 2001-05-14 | 2005-10-04 | Axcelis Technologies, Inc. | Plasma ashing process |
US20030008129A1 (en) | 2001-06-27 | 2003-01-09 | International Business Machines Corporation | Dielectric material and process of insulating a semiconductor device using same |
US6503835B1 (en) * | 2001-08-28 | 2003-01-07 | Silicon Integrated Systems, Corp. | Method of making an organic copper diffusion barrier layer |
US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
US6573558B2 (en) * | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
US7786533B2 (en) | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
EP1493182B1 (en) * | 2002-04-02 | 2013-01-23 | Dow Global Technologies LLC | Tri-layer masking architecture for patterning dual damascene interconnects |
US6939808B2 (en) * | 2002-08-02 | 2005-09-06 | Applied Materials, Inc. | Undoped and fluorinated amorphous carbon film as pattern mask for metal etch |
US6989332B1 (en) | 2002-08-13 | 2006-01-24 | Advanced Micro Devices, Inc. | Ion implantation to modulate amorphous carbon stress |
US6875664B1 (en) | 2002-08-29 | 2005-04-05 | Advanced Micro Devices, Inc. | Formation of amorphous carbon ARC stack having graded transition between amorphous carbon and ARC material |
US7521304B1 (en) | 2002-08-29 | 2009-04-21 | Advanced Micro Devices, Inc. | Method for forming integrated circuit |
US7084071B1 (en) | 2002-09-16 | 2006-08-01 | Advanced Micro Devices, Inc. | Use of multilayer amorphous carbon ARC stack to eliminate line warpage phenomenon |
US6818285B2 (en) * | 2002-12-31 | 2004-11-16 | International Business Machines Corporation | Composition and method to achieve reduced thermal expansion in polyarylene networks |
WO2004073824A2 (en) * | 2003-02-20 | 2004-09-02 | Dow Global Technologies Inc. | Method of synthesis of polyarylenes and the polyarylenes made by such method |
US20040209383A1 (en) * | 2003-04-17 | 2004-10-21 | Industrial Technology Research Institute | Lift-off process for protein chip |
US7015124B1 (en) | 2003-04-28 | 2006-03-21 | Advanced Micro Devices, Inc. | Use of amorphous carbon for gate patterning |
US7220665B2 (en) | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
CN100456462C (zh) * | 2003-10-09 | 2009-01-28 | 飞思卡尔半导体公司 | 具有增强光刻胶黏性的无定形碳层的器件及其制造方法 |
US6992371B2 (en) * | 2003-10-09 | 2006-01-31 | Freescale Semiconductor, Inc. | Device including an amorphous carbon layer for improved adhesion of organic layers and method of fabrication |
US20050136648A1 (en) * | 2003-12-23 | 2005-06-23 | Mariah Sharma | Method and system for forming a contact in a thin-film device |
US7157925B2 (en) * | 2004-04-09 | 2007-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Test structure for speeding a stress-induced voiding test and method of using same |
US7229745B2 (en) * | 2004-06-14 | 2007-06-12 | Bae Systems Information And Electronic Systems Integration Inc. | Lithographic semiconductor manufacturing using a multi-layered process |
US7538434B2 (en) * | 2005-03-08 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Copper interconnection with conductive polymer layer and method of forming the same |
US7615495B2 (en) * | 2005-11-17 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
KR100770541B1 (ko) * | 2005-12-29 | 2007-10-25 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
JP4788415B2 (ja) * | 2006-03-15 | 2011-10-05 | ソニー株式会社 | 半導体装置の製造方法 |
US7859037B2 (en) * | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
TW200836322A (en) * | 2007-02-16 | 2008-09-01 | Touch Micro System Tech | Method of fabricating micro connectors |
US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
US20080197493A1 (en) * | 2007-02-16 | 2008-08-21 | Stefan Geyer | Integrated circuit including conductive bumps |
US7595523B2 (en) * | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
US8653583B2 (en) | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
US7557406B2 (en) * | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
FR2914781B1 (fr) | 2007-04-03 | 2009-11-20 | Commissariat Energie Atomique | Procede de realisation de depots localises |
US7964934B1 (en) | 2007-05-22 | 2011-06-21 | National Semiconductor Corporation | Fuse target and method of forming the fuse target in a copper process flow |
US8030733B1 (en) | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
JP2009079137A (ja) * | 2007-09-26 | 2009-04-16 | Fujifilm Corp | 膜形成用組成物及び膜の製造方法 |
US7709956B2 (en) * | 2008-09-15 | 2010-05-04 | National Semiconductor Corporation | Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure |
KR101932665B1 (ko) * | 2011-10-10 | 2018-12-27 | 삼성전자 주식회사 | 반도체 패키지 |
US20130207111A1 (en) | 2012-02-09 | 2013-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
US9660053B2 (en) | 2013-07-12 | 2017-05-23 | Power Integrations, Inc. | High-voltage field-effect transistor having multiple implanted layers |
US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
US10263114B2 (en) | 2016-03-04 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, or display device including the same |
US10170419B2 (en) | 2016-06-22 | 2019-01-01 | International Business Machines Corporation | Biconvex low resistance metal wire |
US10283372B2 (en) * | 2017-09-15 | 2019-05-07 | Globalfoundries Inc. | Interconnects formed by a metal replacement process |
JP2021141153A (ja) * | 2020-03-04 | 2021-09-16 | キオクシア株式会社 | パターン形成方法及び半導体装置の製造方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4219925A (en) * | 1978-09-01 | 1980-09-02 | Teletype Corporation | Method of manufacturing a device in a silicon wafer |
US4410622A (en) * | 1978-12-29 | 1983-10-18 | International Business Machines Corporation | Forming interconnections for multilevel interconnection metallurgy systems |
US4367119A (en) * | 1980-08-18 | 1983-01-04 | International Business Machines Corporation | Planar multi-level metal process with built-in etch stop |
JPS5982746A (ja) * | 1982-11-04 | 1984-05-12 | Toshiba Corp | 半導体装置の電極配線方法 |
US4507333A (en) * | 1982-11-22 | 1985-03-26 | International Business Machines Corporation | Biphenylene end-capped quinoxaline polymers and their use as insulating coatings for semiconductor devices |
US4493855A (en) * | 1982-12-23 | 1985-01-15 | International Business Machines Corporation | Use of plasma polymerized organosilicon films in fabrication of lift-off masks |
JPS60142545A (ja) * | 1983-12-27 | 1985-07-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多層複合構造体 |
US4508812A (en) * | 1984-05-03 | 1985-04-02 | Hughes Aircraft Company | Method of applying poly(methacrylic anhydride resist to a semiconductor |
US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
WO1989005519A1 (en) * | 1987-12-02 | 1989-06-15 | Advanced Micro Devices, Inc. | Self-aligned interconnects for semiconductor devices |
US5028555A (en) * | 1987-12-02 | 1991-07-02 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
US5081516A (en) * | 1987-12-02 | 1992-01-14 | Advanced Micro Devices, Inc. | Self-aligned, planarized contacts for semiconductor devices |
US5057902A (en) * | 1987-12-02 | 1991-10-15 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
US4977108A (en) * | 1987-12-02 | 1990-12-11 | Advanced Micro Devices, Inc. | Method of making self-aligned, planarized contacts for semiconductor devices |
US5055427A (en) * | 1987-12-02 | 1991-10-08 | Advanced Micro Devices, Inc. | Process of forming self-aligned interconnects for semiconductor devices |
JPH01302842A (ja) * | 1988-05-31 | 1989-12-06 | Nec Corp | 多層配線構造の半導体装置 |
JP2532589B2 (ja) * | 1988-06-29 | 1996-09-11 | 松下電器産業株式会社 | 微細パタ―ン形成方法 |
US5057399A (en) * | 1989-03-31 | 1991-10-15 | Tony Flaim | Method for making polyimide microlithographic compositions soluble in alkaline media |
US5246782A (en) * | 1990-12-10 | 1993-09-21 | The Dow Chemical Company | Laminates of polymers having perfluorocyclobutane rings and polymers containing perfluorocyclobutane rings |
US5034801A (en) * | 1989-07-31 | 1991-07-23 | W. L. Gore & Associates, Inc. | Intergrated circuit element having a planar, solvent-free dielectric layer |
US5282922A (en) * | 1989-11-16 | 1994-02-01 | Polycon Corporation | Hybrid circuit structures and methods of fabrication |
US5239746A (en) * | 1991-06-07 | 1993-08-31 | Norton Company | Method of fabricating electronic circuits |
US5116463A (en) * | 1991-06-19 | 1992-05-26 | Microelectroncs And Computer Technology Corporation | Detecting completion of electroless via fill |
US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
EP0690494B1 (de) * | 1994-06-27 | 2004-03-17 | Infineon Technologies AG | Verbindungs- und Aufbautechnik für Multichip-Module |
US5550405A (en) * | 1994-12-21 | 1996-08-27 | Advanced Micro Devices, Incorporated | Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS |
-
1994
- 1994-12-21 US US08/360,856 patent/US5550405A/en not_active Expired - Lifetime
-
1995
- 1995-06-05 US US08/463,448 patent/US5679608A/en not_active Expired - Lifetime
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