JP2897827B2 - 半導体装置の多層配線構造 - Google Patents
半導体装置の多層配線構造Info
- Publication number
- JP2897827B2 JP2897827B2 JP9089231A JP8923197A JP2897827B2 JP 2897827 B2 JP2897827 B2 JP 2897827B2 JP 9089231 A JP9089231 A JP 9089231A JP 8923197 A JP8923197 A JP 8923197A JP 2897827 B2 JP2897827 B2 JP 2897827B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- metal
- semiconductor device
- hole
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53233—Copper alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の多層
配線構造に関し、特に、スルーホールを介して、異なる
層の配線を接続する多層配線構造に関する。
配線構造に関し、特に、スルーホールを介して、異なる
層の配線を接続する多層配線構造に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速化の手段の
１つとして配線の多層化がある。これまでの多層配線構
造を有する半導体装置意においては、異なる配線層間を
接続するスルーホールを、図８に示すように、下層配線
幅よりも小さくして、位置合わせ誤差やプロセスが変動
してもスルーホール５６０が下層配線５３からはみ出す
ことがないようにし、信頼性が低下したり、歩留が低下
しないようにしていた。
１つとして配線の多層化がある。これまでの多層配線構
造を有する半導体装置意においては、異なる配線層間を
接続するスルーホールを、図８に示すように、下層配線
幅よりも小さくして、位置合わせ誤差やプロセスが変動
してもスルーホール５６０が下層配線５３からはみ出す
ことがないようにし、信頼性が低下したり、歩留が低下
しないようにしていた。
【０００３】つまり、図９に示すようにスルーホール６
６０が下層配線６３からずれて形成されてしまうと、層
間絶縁膜であるシリコン酸化膜６６が下層配線６３の横
までエッチングされるだけでなく、下層配線６３の下の
シリコン酸化膜６２までエッチングされてしまい、その
下のシリコン基板６１、あるいは図示はしていないが、
多結晶シリコンやシリケイドからなる配線との間でリー
ク電流が発生したり、ひどい場合には短絡してしまうと
いう問題が発生してしまうからである。
６０が下層配線６３からずれて形成されてしまうと、層
間絶縁膜であるシリコン酸化膜６６が下層配線６３の横
までエッチングされるだけでなく、下層配線６３の下の
シリコン酸化膜６２までエッチングされてしまい、その
下のシリコン基板６１、あるいは図示はしていないが、
多結晶シリコンやシリケイドからなる配線との間でリー
ク電流が発生したり、ひどい場合には短絡してしまうと
いう問題が発生してしまうからである。
【０００４】しかしながら、さらに高集積化が進んでく
ると、それらに伴ない配線ピッチを小さくしなければな
らず、スルーホールよりも配線幅を大きく形成する余裕
度が無くなり、今後の半導体装置においてはスルーホー
ルと配線幅を全く同じくすることが必要となってくる。
その場合には、配線とスルーホールとの位置合わせの余
裕度は全くないため、スルーホールが配線からはみ出し
やすく、上述したようにスルーホール形成時に下層配線
の横及びその下のシリコン酸化膜がエッチングされて信
頼性の低下や歩留の低下をまねきやすい。
ると、それらに伴ない配線ピッチを小さくしなければな
らず、スルーホールよりも配線幅を大きく形成する余裕
度が無くなり、今後の半導体装置においてはスルーホー
ルと配線幅を全く同じくすることが必要となってくる。
その場合には、配線とスルーホールとの位置合わせの余
裕度は全くないため、スルーホールが配線からはみ出し
やすく、上述したようにスルーホール形成時に下層配線
の横及びその下のシリコン酸化膜がエッチングされて信
頼性の低下や歩留の低下をまねきやすい。
【０００５】そこで、従来、図１０に示すように下層配
線７３の横に保護膜７４を形成し、スルーホール７６０
が下層配線７３から多少ずれてもスルーホール７６０の
エッチング時には保護膜７４でエッチングが停止され、
下層配線７３の横はもちろん、その下層がエッチングさ
れることが全く無いようにする手段が提案されている。
例えば、特開平４−２２６０５４号公報においては保護
膜７４としては非晶質シリコンが用いられている。保護
膜としては非晶質シリコンに限らず、ＷやＭｏなどの高
融点金属又はそれらのシリケイドでも良く、これらは下
層配線がＡｌ合金の場合、ストレスマイブレーションや
エレクトロスイグレーション耐性向上の手段として用い
られることがある。このように保護膜として高融点金属
やその化合物を用いる例は、たとえば特開平２−５８２
２８号公報がある。
線７３の横に保護膜７４を形成し、スルーホール７６０
が下層配線７３から多少ずれてもスルーホール７６０の
エッチング時には保護膜７４でエッチングが停止され、
下層配線７３の横はもちろん、その下層がエッチングさ
れることが全く無いようにする手段が提案されている。
例えば、特開平４−２２６０５４号公報においては保護
膜７４としては非晶質シリコンが用いられている。保護
膜としては非晶質シリコンに限らず、ＷやＭｏなどの高
融点金属又はそれらのシリケイドでも良く、これらは下
層配線がＡｌ合金の場合、ストレスマイブレーションや
エレクトロスイグレーション耐性向上の手段として用い
られることがある。このように保護膜として高融点金属
やその化合物を用いる例は、たとえば特開平２−５８２
２８号公報がある。
【０００６】
【発明が解決しようとする課題】従来技術の第１の問題
点は、スルーホールが、下層配線からはみ出さないよう
な構造の場合、接続抵抗が高い。
点は、スルーホールが、下層配線からはみ出さないよう
な構造の場合、接続抵抗が高い。
【０００７】その理由は、スルーホールが微細化してき
て、スルーホールの断面積がどんどん小さくなってきて
いるからである。
て、スルーホールの断面積がどんどん小さくなってきて
いるからである。
【０００８】従来技術の第２の問題点は、下層配線の横
に保護膜を形成すると、配線間隔が狭い所ではリーク電
流が発生したり、ひどい場合には短絡しやすいことであ
る。
に保護膜を形成すると、配線間隔が狭い所ではリーク電
流が発生したり、ひどい場合には短絡しやすいことであ
る。
【０００９】その理由は、狭い配線間に導電性の材料で
保護膜を形成しているために、実質的には保護膜の厚さ
分、配線幅が狭いことと変わりがないためである。
保護膜を形成しているために、実質的には保護膜の厚さ
分、配線幅が狭いことと変わりがないためである。
【００１０】それ故に、本発明の課題は、高集積化が進
んでスルーホールのサイズが微細となり、さらに、スル
ーホールと配線幅がほぼ同じとなっても、配線からスル
ーホールがはみ出し、信頼性や歩留を低下させることな
く、スルーホールでの接続抵抗を小さく形成することで
ある。
んでスルーホールのサイズが微細となり、さらに、スル
ーホールと配線幅がほぼ同じとなっても、配線からスル
ーホールがはみ出し、信頼性や歩留を低下させることな
く、スルーホールでの接続抵抗を小さく形成することで
ある。
【００１１】
【課題を解決するための手段】請求項１記載の発明によ
れば、側壁を順テーパー形状に加工した主となる配線金
属を有する第１の配線と、該第１の配線を覆う層間絶縁
膜と、前記第１の配線の上面と側壁の少なくとも一部が
露出するように前記層間絶縁膜に形成された開口部と、
該開口部を埋込むように形成した導電体層と、該導電体
層と接続された第２の配線とを有することを特徴とする
半導体装置の多層配線構造が得られる。
れば、側壁を順テーパー形状に加工した主となる配線金
属を有する第１の配線と、該第１の配線を覆う層間絶縁
膜と、前記第１の配線の上面と側壁の少なくとも一部が
露出するように前記層間絶縁膜に形成された開口部と、
該開口部を埋込むように形成した導電体層と、該導電体
層と接続された第２の配線とを有することを特徴とする
半導体装置の多層配線構造が得られる。
【００１２】請求項２記載の発明によれば、側壁を順テ
ーパー形状に加工した主となる配線金属を有する第１の
配線と、該第１の配線を覆う層間絶縁膜と、前記第１の
配線の上面と側壁の少なくとも一部が露出するように前
記層間絶縁膜に形成された開口部と、該開口部を通して
前記第１の配線と接続する第２の配線とを有することを
特徴とする半導体装置の多層配線構造が得られる。
ーパー形状に加工した主となる配線金属を有する第１の
配線と、該第１の配線を覆う層間絶縁膜と、前記第１の
配線の上面と側壁の少なくとも一部が露出するように前
記層間絶縁膜に形成された開口部と、該開口部を通して
前記第１の配線と接続する第２の配線とを有することを
特徴とする半導体装置の多層配線構造が得られる。
【００１３】請求項３記載の発明によれば、前記第１の
配線の主となる配線金属の側壁を高融点金属又は高融点
金属化合物で覆い、前記第１の配線の全体の幅が、前記
主となる配線金属の底部での幅とほぼ同じくなるように
したことを特徴とする請求項１又は２記載の半導体装置
の多層配線構造が得られる。
配線の主となる配線金属の側壁を高融点金属又は高融点
金属化合物で覆い、前記第１の配線の全体の幅が、前記
主となる配線金属の底部での幅とほぼ同じくなるように
したことを特徴とする請求項１又は２記載の半導体装置
の多層配線構造が得られる。
【００１４】請求項４記載の発明によれば、前記第１の
配線の主となる配線金属の上部での配線幅をｌ（エ
ル）、底部での配線幅をＬ、前記層間絶縁膜に形成され
た開口部の底部での配線幅方向のサイズをＳとすると、
ｌ＜Ｓ＜Ｌの関係に有ることを特徴とする請求項１乃至
３のいずれか一つの請求項に記載の半導体装置の多層配
線構造が得られる。
配線の主となる配線金属の上部での配線幅をｌ（エ
ル）、底部での配線幅をＬ、前記層間絶縁膜に形成され
た開口部の底部での配線幅方向のサイズをＳとすると、
ｌ＜Ｓ＜Ｌの関係に有ることを特徴とする請求項１乃至
３のいずれか一つの請求項に記載の半導体装置の多層配
線構造が得られる。
【００１５】請求項５記載の発明によれば、前記第１の
配線層の主となる配線金属が、Ａｌ若しくはＡｌ合金、
又は銅若しくは銅合金であることを特徴とする請求項１
乃至４のいずれか一つの請求項に記載の半導体装置の多
層配線構造が得られる。
配線層の主となる配線金属が、Ａｌ若しくはＡｌ合金、
又は銅若しくは銅合金であることを特徴とする請求項１
乃至４のいずれか一つの請求項に記載の半導体装置の多
層配線構造が得られる。
【００１６】請求項６記載の発明によれば、前記高融点
金属が、Ｔｉ、Ｗ、Ｍｏ、Ｃｒの内から選ばれ、前記高
融点金属化合物がＴｉＮ、ＷＮ、ＭｏＮ、ＴｉＷ、ＷＳ
ｉx、ＴｉＳｉx 、ＭｏＳｉx 、ＴａＳｉx の内から選
ばれることを特徴とする請求項３記載の半導体装置の多
層配線構造が得られる。
金属が、Ｔｉ、Ｗ、Ｍｏ、Ｃｒの内から選ばれ、前記高
融点金属化合物がＴｉＮ、ＷＮ、ＭｏＮ、ＴｉＷ、ＷＳ
ｉx、ＴｉＳｉx 、ＭｏＳｉx 、ＴａＳｉx の内から選
ばれることを特徴とする請求項３記載の半導体装置の多
層配線構造が得られる。
【００１７】請求項７記載の発明によれば、第１の配線
と、該第１の配線を覆うと共に該第１の配線に通じるス
ルーホールを有する層間絶縁膜と、該層間絶縁膜上に形
成され、前記スルーホールを通じて前記第１の配線に接
続された第２の配線とを含む半導体装置において、前記
第１の配線は、主の配線金属と、該主の配線金属の側面
を覆う副の配線金属とを有し、前記主の配線金属は、そ
の厚さ方向で上に行くほど窄まるように、その側面を順
テーパー形状に加工され、前記副の配線金属は、前記側
面を覆うと共にその外側面が前記スルーホールの深さ方
向と実質的に平行になるように形成され、更に、前記第
１の配線の全体の幅が、前記主の配線金属の下端部の幅
と実質的に同じであることを特徴とする半導体装置が得
られる。
と、該第１の配線を覆うと共に該第１の配線に通じるス
ルーホールを有する層間絶縁膜と、該層間絶縁膜上に形
成され、前記スルーホールを通じて前記第１の配線に接
続された第２の配線とを含む半導体装置において、前記
第１の配線は、主の配線金属と、該主の配線金属の側面
を覆う副の配線金属とを有し、前記主の配線金属は、そ
の厚さ方向で上に行くほど窄まるように、その側面を順
テーパー形状に加工され、前記副の配線金属は、前記側
面を覆うと共にその外側面が前記スルーホールの深さ方
向と実質的に平行になるように形成され、更に、前記第
１の配線の全体の幅が、前記主の配線金属の下端部の幅
と実質的に同じであることを特徴とする半導体装置が得
られる。
【００１８】請求項８記載の発明によれば、前記第２の
配線が、前記スルーホール内に形成された導電体層によ
って前記第１の配線に接続されていることを特徴とする
請求項７記載の半導体装置が得られる。
配線が、前記スルーホール内に形成された導電体層によ
って前記第１の配線に接続されていることを特徴とする
請求項７記載の半導体装置が得られる。
【００１９】請求項９記載の発明によれば、前記第２の
配線の一部分が、前記スルーホール内に埋め込まれ、該
第２の配線のスルーホール内に埋め込まれた部分を通じ
て、前記第２の配線が、前記第１の配線に接続されてい
ることを特徴とする請求項７記載の半導体装置が得られ
る。
配線の一部分が、前記スルーホール内に埋め込まれ、該
第２の配線のスルーホール内に埋め込まれた部分を通じ
て、前記第２の配線が、前記第１の配線に接続されてい
ることを特徴とする請求項７記載の半導体装置が得られ
る。
【００２０】請求項１０記載の発明によれば、前記導電
体層の一部が、前記副の配線金属の少なくとも一部を兼
ねていることを特徴とする請求項８記載の半導体装置が
得られる。
体層の一部が、前記副の配線金属の少なくとも一部を兼
ねていることを特徴とする請求項８記載の半導体装置が
得られる。
【００２１】請求項１１記載の発明によれば、前記第２
の配線のスルーホール内に埋め込まれた部分が、前記副
の配線金属の少なくとも一部を兼ねていることを特徴と
する請求項９記載の半導体装置が得られる。
の配線のスルーホール内に埋め込まれた部分が、前記副
の配線金属の少なくとも一部を兼ねていることを特徴と
する請求項９記載の半導体装置が得られる。
【００２２】請求項１２記載の発明によれば、前記主の
配線金属の上端部での配線幅をｌ（エル）、前記主の配
線金属の下端部での配線幅をＬ、前記スルーホールの下
端部での配線幅方向のサイズをＳとすると、ｌ＜Ｓ＜Ｌ
の関係に有ることを特徴とする請求項７乃至１１のいず
れか一つの請求項に記載の半導体装置が得られる。
配線金属の上端部での配線幅をｌ（エル）、前記主の配
線金属の下端部での配線幅をＬ、前記スルーホールの下
端部での配線幅方向のサイズをＳとすると、ｌ＜Ｓ＜Ｌ
の関係に有ることを特徴とする請求項７乃至１１のいず
れか一つの請求項に記載の半導体装置が得られる。
【００２３】請求項１３記載の発明によれば、前記主の
配線金属が、Ａｌ若しくはＡｌ合金、又は銅若しくは銅
合金であることを特徴とする請求項７乃至１２のいずれ
か一つの請求項に記載の半導体装置が得られる。
配線金属が、Ａｌ若しくはＡｌ合金、又は銅若しくは銅
合金であることを特徴とする請求項７乃至１２のいずれ
か一つの請求項に記載の半導体装置が得られる。
【００２４】請求項１４記載の発明によれば、前記副の
配線金属が、高融点金属と高融点金属化合物の内の少な
くとも一方で形成されていることを特徴とする請求項７
乃至１３のいずれか一つの請求項に記載の半導体装置が
得られる。
配線金属が、高融点金属と高融点金属化合物の内の少な
くとも一方で形成されていることを特徴とする請求項７
乃至１３のいずれか一つの請求項に記載の半導体装置が
得られる。
【００２５】請求項１５記載の発明によれば、前記高融
点金属が、Ｔｉ、Ｗ、Ｍｏ、Ｃｒの内から選ばれ、前記
高融点金属化合物が、ＴｉＮ、ＷＮ、ＭｏＮ、ＴｉＷ、
ＷＳｉx 、ＴｉＳｉx 、ＭｏＳｉx 、ＴａＳｉx の内か
ら選ばれることを特徴とする請求項１４記載の半導体装
置が得られる。
点金属が、Ｔｉ、Ｗ、Ｍｏ、Ｃｒの内から選ばれ、前記
高融点金属化合物が、ＴｉＮ、ＷＮ、ＭｏＮ、ＴｉＷ、
ＷＳｉx 、ＴｉＳｉx 、ＭｏＳｉx 、ＴａＳｉx の内か
ら選ばれることを特徴とする請求項１４記載の半導体装
置が得られる。
【００２６】
【作用】主となる配線金属の側壁を順テーパー形状に加
工した第１の配線を覆う層間絶縁膜に第１の配線の上面
と側壁の一部が露出するように形成された開口部を通し
て第２の配線と接続するようにしている。そのため、開
口部底部での接触面積が広がり、接続抵抗を小さく出来
る。
工した第１の配線を覆う層間絶縁膜に第１の配線の上面
と側壁の一部が露出するように形成された開口部を通し
て第２の配線と接続するようにしている。そのため、開
口部底部での接触面積が広がり、接続抵抗を小さく出来
る。
【００２７】また、第１の配線の主となる配線金属の側
壁を高融点金属又は高融点金属化合物で覆い、第１の配
線全体の幅が、主となる配線金属の底部での幅とほぼ同
となるようにしてもよい。
壁を高融点金属又は高融点金属化合物で覆い、第１の配
線全体の幅が、主となる配線金属の底部での幅とほぼ同
となるようにしてもよい。
【００２８】配線全体の幅は、主となる配線金属の底部
での幅と同じであるため、配線の側面を高融点金属等で
覆いストレスマイブレーション耐性を強くしても、配線
間隔は小さくならないため配線間でリークしたり、短絡
したりすることがない。
での幅と同じであるため、配線の側面を高融点金属等で
覆いストレスマイブレーション耐性を強くしても、配線
間隔は小さくならないため配線間でリークしたり、短絡
したりすることがない。
【００２９】第１の配線の主となる配線金属の上部での
配線幅をｌ（エル）、底部での配線幅をＬとし、層間絶
縁膜に形成された開口部の底部での配線幅方向のサイズ
をＳとすると、ｌ＜Ｓ＜Ｌとすることにより、第１の配
線の側壁でも確実に接続されるとともに、Ｌ−Ｓ／２ま
では位置合わせがずれても、開口部が第１の配線からは
み出すことはない。
配線幅をｌ（エル）、底部での配線幅をＬとし、層間絶
縁膜に形成された開口部の底部での配線幅方向のサイズ
をＳとすると、ｌ＜Ｓ＜Ｌとすることにより、第１の配
線の側壁でも確実に接続されるとともに、Ｌ−Ｓ／２ま
では位置合わせがずれても、開口部が第１の配線からは
み出すことはない。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて詳細に説明する。図１は本発明の最良の
（第１の）実施の形態例の断面図である。
て図面を用いて詳細に説明する。図１は本発明の最良の
（第１の）実施の形態例の断面図である。
【００３１】まず、図示はしていないが、素子が形成さ
れ、シリコン酸化膜１２で表面が覆われたシリコン基板
１１上に順テーパー形状に加工されたＡｌ合金１３と、
その側壁に設けた高融点金属あるいは高融点金属化合物
１４とにより、側壁ががほぼ垂直形状となるように第１
の配線１５が形成され、この第１の配線１５の側面及び
上面を覆い表面が平坦化された、シリコン酸化膜１６で
層間絶縁膜を形成する。このシリコン酸化膜１６の所望
の位置に第１の配線１５に達するスルーホール１６０を
形成するが、スルーホール１６０の配線幅方向のサイズ
は、Ａｌ合金１３の上部の幅よりも大きく、Ａｌ合金１
３の底部の幅よりも小さくし、スルーホール１６０が第
１の配線１５からはみ出さないようにする。その後、ス
ルーホール１６０を高融点金属１７で埋込んだ後、Ａｌ
合金で第２の配線１８を形成している。
れ、シリコン酸化膜１２で表面が覆われたシリコン基板
１１上に順テーパー形状に加工されたＡｌ合金１３と、
その側壁に設けた高融点金属あるいは高融点金属化合物
１４とにより、側壁ががほぼ垂直形状となるように第１
の配線１５が形成され、この第１の配線１５の側面及び
上面を覆い表面が平坦化された、シリコン酸化膜１６で
層間絶縁膜を形成する。このシリコン酸化膜１６の所望
の位置に第１の配線１５に達するスルーホール１６０を
形成するが、スルーホール１６０の配線幅方向のサイズ
は、Ａｌ合金１３の上部の幅よりも大きく、Ａｌ合金１
３の底部の幅よりも小さくし、スルーホール１６０が第
１の配線１５からはみ出さないようにする。その後、ス
ルーホール１６０を高融点金属１７で埋込んだ後、Ａｌ
合金で第２の配線１８を形成している。
【００３２】次にこの第１の実施形態の製造方法につい
て図面を用いて説明する。図２、３がその主要工程断面
図である。
て図面を用いて説明する。図２、３がその主要工程断面
図である。
【００３３】素子が形成されたシリコン酸化膜１２で表
面が覆われたシリコン基板１１上に、第１の配線１５の
配線膜厚と同じ厚さにシリコン酸化膜１６１を形成後、
このシリコン酸化膜１６１の第１の配線１５となる位置
に溝１６１ａを形成する。溝１６１ａの断面形状は、長
方形となるように側壁は垂直形状とする（図２
（ａ））。溝１６１ａのエッチングの際、エッチングが
ストップするように図面には示してはいないが、シリコ
ン酸化膜１６１の下にシリコン窒化膜等を形成してもよ
い。次にスパッタリング法により高融点金属１４を形成
するが、その際、ターゲットに対して基板を斜に配置す
ることにより、溝１６１ａの底部付近にはあまり膜が形
成されないようにすることにより、溝１６１ａの側壁に
形成される高融点金属１４の膜厚は、溝１６１ａの上部
で厚く、溝１６１ａの底に近づくにつれ薄くなるように
する（図２（ｂ））。
面が覆われたシリコン基板１１上に、第１の配線１５の
配線膜厚と同じ厚さにシリコン酸化膜１６１を形成後、
このシリコン酸化膜１６１の第１の配線１５となる位置
に溝１６１ａを形成する。溝１６１ａの断面形状は、長
方形となるように側壁は垂直形状とする（図２
（ａ））。溝１６１ａのエッチングの際、エッチングが
ストップするように図面には示してはいないが、シリコ
ン酸化膜１６１の下にシリコン窒化膜等を形成してもよ
い。次にスパッタリング法により高融点金属１４を形成
するが、その際、ターゲットに対して基板を斜に配置す
ることにより、溝１６１ａの底部付近にはあまり膜が形
成されないようにすることにより、溝１６１ａの側壁に
形成される高融点金属１４の膜厚は、溝１６１ａの上部
で厚く、溝１６１ａの底に近づくにつれ薄くなるように
する（図２（ｂ））。
【００３４】次にＡｌ合金膜１３をスパッタリング法に
より形成するが、その際、基板温度を高温とすることに
より、スパッタ成膜中にＡｌ合金１３を流動化させて溝
１６１ａを埋め込む（図２（ｃ））。
より形成するが、その際、基板温度を高温とすることに
より、スパッタ成膜中にＡｌ合金１３を流動化させて溝
１６１ａを埋め込む（図２（ｃ））。
【００３５】その後、化学的機械的研磨法（ＣＭＰ）に
よりシリコン酸化膜１６１上のＡｌ合金１３と高融点金
属１４を研磨して溝１６１ａの内部のみを残すようにし
て表面を平坦化し、Ａｌ合金１３と高融点金属１４とか
ら成る第１の配線１５を形成する（図２（ｄ））。
よりシリコン酸化膜１６１上のＡｌ合金１３と高融点金
属１４を研磨して溝１６１ａの内部のみを残すようにし
て表面を平坦化し、Ａｌ合金１３と高融点金属１４とか
ら成る第１の配線１５を形成する（図２（ｄ））。
【００３６】次に第１の配線１５と上層の配線の間の層
間絶縁膜として、シリコン酸化膜１６２を化学気相成長
法（ＣＶＤ法）により形成し（図２（ｅ））、このシリ
コン酸化膜１６２の所望の位置にＡｌ合金１３に達する
スルーホール１６０を形成する。スルーホール１６０の
配線幅方向の大きさは、Ａｌ合金１３の上部の幅より大
きくし、Ａｌ合金１３の底部の幅よりも小さくし、スル
ーホール１６０が第１の配線１５からは、はみ出ないよ
うにする（図３（ｆ））。
間絶縁膜として、シリコン酸化膜１６２を化学気相成長
法（ＣＶＤ法）により形成し（図２（ｅ））、このシリ
コン酸化膜１６２の所望の位置にＡｌ合金１３に達する
スルーホール１６０を形成する。スルーホール１６０の
配線幅方向の大きさは、Ａｌ合金１３の上部の幅より大
きくし、Ａｌ合金１３の底部の幅よりも小さくし、スル
ーホール１６０が第１の配線１５からは、はみ出ないよ
うにする（図３（ｆ））。
【００３７】その後、通常のスパッタ法により第２の高
融点金属１７１を薄く形成し、その上に段差被覆性に優
れた減圧ＣＶＤ法（ＬＰＣＶＤ法）により第３の高融点
金属１７２を形成し、スルーホール１６０内を埋込んだ
後（図３（ｇ））、ドライエッチング法により、第３の
高融点金属１７２と第２の高融点金属１７１をシリコン
酸化膜１６２の表面が露出するまで全面エッチングし、
スルーホール１６０内にのみ高融点金属１７（１７１，
１７２）を残す（図３（ｈ））。
融点金属１７１を薄く形成し、その上に段差被覆性に優
れた減圧ＣＶＤ法（ＬＰＣＶＤ法）により第３の高融点
金属１７２を形成し、スルーホール１６０内を埋込んだ
後（図３（ｇ））、ドライエッチング法により、第３の
高融点金属１７２と第２の高融点金属１７１をシリコン
酸化膜１６２の表面が露出するまで全面エッチングし、
スルーホール１６０内にのみ高融点金属１７（１７１，
１７２）を残す（図３（ｈ））。
【００３８】その後、Ａｌ合金１８１をスパッタ法によ
り形成した後、Ａｌ合金１８１を所望の形状にパターニ
ングして第２の配線１８を形成し、Ａｌ２層配線を完成
する。
り形成した後、Ａｌ合金１８１を所望の形状にパターニ
ングして第２の配線１８を形成し、Ａｌ２層配線を完成
する。
【００３９】次に本実施形態の動作について図１を用い
て説明する。
て説明する。
【００４０】高融点金属１７と第１の配線１５の接続部
においては、Ａｌ合金１３の上部で主に電流が流れる
が、高融点金属１４を介してＡｌ合金１３の側面部でも
電流が流れる。Ａｌ合金１３の表面にはアルミナや、ス
ルーホール形成時のドライエッチング時の堆積等によ
り、接続抵抗が高くなる場合があるが、高融点金属１
４，１７間どうしの接続抵抗は特に高くなることはな
く、高融点金属１４を介してＡｌ合金１３の側面での接
続抵抗は安定している。つまり、Ａｌ合金１３の側壁に
高融点金属が無くＡｌ合金１３の上部でのみ高融点金属
１７と接続する場合に比べ、本実施形態ではＡｌ合金１
３の側面でも高融点金属１４と接続するため、第１の配
線１５と高融点金属１７とのトータルでの接続抵抗は低
く安定している。
においては、Ａｌ合金１３の上部で主に電流が流れる
が、高融点金属１４を介してＡｌ合金１３の側面部でも
電流が流れる。Ａｌ合金１３の表面にはアルミナや、ス
ルーホール形成時のドライエッチング時の堆積等によ
り、接続抵抗が高くなる場合があるが、高融点金属１
４，１７間どうしの接続抵抗は特に高くなることはな
く、高融点金属１４を介してＡｌ合金１３の側面での接
続抵抗は安定している。つまり、Ａｌ合金１３の側壁に
高融点金属が無くＡｌ合金１３の上部でのみ高融点金属
１７と接続する場合に比べ、本実施形態ではＡｌ合金１
３の側面でも高融点金属１４と接続するため、第１の配
線１５と高融点金属１７とのトータルでの接続抵抗は低
く安定している。
【００４１】また、Ａｌ合金１３の上部での幅をｌ（エ
ル）、Ａｌ合金１３の底部での幅をＬとし、スルーホー
ル１６０の配線幅方向の底部でのサイズをＳとすると、
ｌ＜Ｓとすることで確実に高融点金属１４を介してＡｌ
合金１３の側面と接続し、Ｌ＞Ｓとすることで、Ｌ−Ｓ
／２だけスルーホール１６０の位置合わせがずれても、
第１の配線１５からスルーホール１６０がはみでること
はない。
ル）、Ａｌ合金１３の底部での幅をＬとし、スルーホー
ル１６０の配線幅方向の底部でのサイズをＳとすると、
ｌ＜Ｓとすることで確実に高融点金属１４を介してＡｌ
合金１３の側面と接続し、Ｌ＞Ｓとすることで、Ｌ−Ｓ
／２だけスルーホール１６０の位置合わせがずれても、
第１の配線１５からスルーホール１６０がはみでること
はない。
【００４２】次に本発明の第２の実施形態について図４
を用いて説明する。本実施形態は、第１の実施形態の変
形例である。第１の配線１５を形成し、シリコン酸化膜
１６２の所望の位置に第１の配線１５に達するスルーホ
ール１６０を形成するまでは、先に説明した図２（ａ）
から図３（ｆ）までと同様である。その後、チタニウム
１８２をスパッタ法により１０〜５０ｎｍの厚さに形成
後、大気にさらすことなく続けて、Ａｌ合金１８３をス
パッタ法により１００〜２００ｎｍの厚さに成膜速度１
μｍ／ｍｍ程度、１００℃以下の低温で形成した後、基
板温度を３５０〜４００℃に加熱し、成膜速度０．１〜
０．２μｍ／ｍｉｎで０．５〜０．８μｍの厚さに形成
する。最後のＡｌ合金１８３の形成の温度が高いため、
成膜中、Ａｌ合金１８３は流動化し、Ａｌ合金１８３に
よりスルーホール１６０は埋め込まれる（図４
（ａ））。
を用いて説明する。本実施形態は、第１の実施形態の変
形例である。第１の配線１５を形成し、シリコン酸化膜
１６２の所望の位置に第１の配線１５に達するスルーホ
ール１６０を形成するまでは、先に説明した図２（ａ）
から図３（ｆ）までと同様である。その後、チタニウム
１８２をスパッタ法により１０〜５０ｎｍの厚さに形成
後、大気にさらすことなく続けて、Ａｌ合金１８３をス
パッタ法により１００〜２００ｎｍの厚さに成膜速度１
μｍ／ｍｍ程度、１００℃以下の低温で形成した後、基
板温度を３５０〜４００℃に加熱し、成膜速度０．１〜
０．２μｍ／ｍｉｎで０．５〜０．８μｍの厚さに形成
する。最後のＡｌ合金１８３の形成の温度が高いため、
成膜中、Ａｌ合金１８３は流動化し、Ａｌ合金１８３に
よりスルーホール１６０は埋め込まれる（図４
（ａ））。
【００４３】その後、Ａｌ合金１８３、チタニウム１８
２を、通常のリソグラフィ技術及びドライエッチング技
術を用いてパターニングして、第２の配線１８を形成す
る（図４（ｂ））。
２を、通常のリソグラフィ技術及びドライエッチング技
術を用いてパターニングして、第２の配線１８を形成す
る（図４（ｂ））。
【００４４】本実施形態では、スルーホール１６０中
は、低抵抗のＡｌ合金１８３で埋め込まれていること
と、チタニウム１８２はＡｌ合金１３ともタングステン
１４とも低接続抵抗であるため、第１の実施形態のよう
に、タングステン１７１，１７２で、スルーホール１６
０を埋込んだ場合に比べ、さらに低抵抗で第１の配線１
５と第２の配線１８とを接続することが可能である。
は、低抵抗のＡｌ合金１８３で埋め込まれていること
と、チタニウム１８２はＡｌ合金１３ともタングステン
１４とも低接続抵抗であるため、第１の実施形態のよう
に、タングステン１７１，１７２で、スルーホール１６
０を埋込んだ場合に比べ、さらに低抵抗で第１の配線１
５と第２の配線１８とを接続することが可能である。
【００４５】
【実施例】次に第１の実施形態の一実施例（第１の実施
例）を図面を参照して詳細に説明する。実施の形態の説
明と同様に、図２、３を用いて説明する。
例）を図面を参照して詳細に説明する。実施の形態の説
明と同様に、図２、３を用いて説明する。
【００４６】素子が形成され、シリコン酸化膜１２で表
面が覆われた、シリコン基板１１上に第１の配線１５の
膜厚と同じ厚さとして、０．５μｍ程度の厚さにシリコ
ン酸化膜１６１を形成後、このシリコン酸化膜１６１の
第１の配線１５となる位置に溝１６１ａを形成する。溝
１６１ａの形状は長方形となるように、側壁は基板表面
に対して垂直形状となるようにする（図２（ａ））。
面が覆われた、シリコン基板１１上に第１の配線１５の
膜厚と同じ厚さとして、０．５μｍ程度の厚さにシリコ
ン酸化膜１６１を形成後、このシリコン酸化膜１６１の
第１の配線１５となる位置に溝１６１ａを形成する。溝
１６１ａの形状は長方形となるように、側壁は基板表面
に対して垂直形状となるようにする（図２（ａ））。
【００４７】溝１６１ａのエッチングの際、シリコン酸
化膜１６１の下に、図示はしていないが、薄いシリコン
窒化膜を設け、Ｃ4 Ｆ8 とＣＯガスでシリコン酸化膜１
６１をドライエッチングすることで、エッチングはシリ
コン窒化膜で停止するため、制御性よく溝１６１ａを形
成可能である。
化膜１６１の下に、図示はしていないが、薄いシリコン
窒化膜を設け、Ｃ4 Ｆ8 とＣＯガスでシリコン酸化膜１
６１をドライエッチングすることで、エッチングはシリ
コン窒化膜で停止するため、制御性よく溝１６１ａを形
成可能である。
【００４８】次にスパッタ法により、高融点金属１４と
してタングステンをスパッタ法により１００ｎｍの厚さ
に形成する。その際、ターゲットに対して基板を４５％
程度傾斜させ、基板を回転させながら形成する。これに
より、溝１６１ａの底は影になりやすく、薄くしか形成
されないが、溝１６１ａの側壁は、上部においては１０
０ｎｍ程度の膜厚であるが、底に行くほど薄くなり、溝
１６１ａの幅を０．４μｍとすると、溝１６１ａの側壁
の底部での膜厚は１０ｎｍ以下とほとんど成膜されない
（図２（ｂ））。
してタングステンをスパッタ法により１００ｎｍの厚さ
に形成する。その際、ターゲットに対して基板を４５％
程度傾斜させ、基板を回転させながら形成する。これに
より、溝１６１ａの底は影になりやすく、薄くしか形成
されないが、溝１６１ａの側壁は、上部においては１０
０ｎｍ程度の膜厚であるが、底に行くほど薄くなり、溝
１６１ａの幅を０．４μｍとすると、溝１６１ａの側壁
の底部での膜厚は１０ｎｍ以下とほとんど成膜されない
（図２（ｂ））。
【００４９】次にＡｌ合金膜１３として、０．５％のＣ
ｕをＡｌに添加したＡｌＣｕ合金を形成する。その際、
基板温度１００℃以下の低温で０．２μｍ程度形成した
後、基板温度を４００℃程度に加熱した後、成膜速度を
０．２μｍ／ｍｉｎに下げて、０．４μｍ形成する。こ
の時ＡｌＣｕ合金１３は流動化して溝１６１ａ内が完全
に埋込まれる（図２（ｃ））。
ｕをＡｌに添加したＡｌＣｕ合金を形成する。その際、
基板温度１００℃以下の低温で０．２μｍ程度形成した
後、基板温度を４００℃程度に加熱した後、成膜速度を
０．２μｍ／ｍｉｎに下げて、０．４μｍ形成する。こ
の時ＡｌＣｕ合金１３は流動化して溝１６１ａ内が完全
に埋込まれる（図２（ｃ））。
【００５０】その後、シリカの微粒子を含んだスラリー
により、タングステン１４が露出するまでＡｌＣｕ合金
１３をＣＭＰにより研磨した後、アルミナの微粒子を含
んだスラリーによりタングステン１４をシリコン酸化膜
１６１の表面が露出するまで研磨して、溝１６１ａの内
部のみにＡｌＣｕ合金１３とタングステン１４を残して
第１の配線１５を形成する（図２（ｄ））。
により、タングステン１４が露出するまでＡｌＣｕ合金
１３をＣＭＰにより研磨した後、アルミナの微粒子を含
んだスラリーによりタングステン１４をシリコン酸化膜
１６１の表面が露出するまで研磨して、溝１６１ａの内
部のみにＡｌＣｕ合金１３とタングステン１４を残して
第１の配線１５を形成する（図２（ｄ））。
【００５１】次にプラズマＣＶＤ法によりシリコン酸化
膜１６２を形成する。シリコン酸化膜１６２の膜厚は、
第１の配線１５と上層の第２の配線１８の間の層間絶縁
膜として必要な膜厚でここでは０．８μｍとする（図２
（ｅ））。
膜１６２を形成する。シリコン酸化膜１６２の膜厚は、
第１の配線１５と上層の第２の配線１８の間の層間絶縁
膜として必要な膜厚でここでは０．８μｍとする（図２
（ｅ））。
【００５２】その後、通常のリソグラフィー技術とドラ
イエッチング技術により、第１の配線１５に達するスル
ーホール１６０を形成する。スルーホール１６０の底で
の配線幅方向のサイズは０．３μｍとする。配線長辺方
向のサイズは、特に限定されない。これにより、位置合
わせがぴったり合った場合は、ＡｌＣｕ合金１３の横に
タングステン１４が両側に０．０５μｍ露出する（図３
（ｆ））。
イエッチング技術により、第１の配線１５に達するスル
ーホール１６０を形成する。スルーホール１６０の底で
の配線幅方向のサイズは０．３μｍとする。配線長辺方
向のサイズは、特に限定されない。これにより、位置合
わせがぴったり合った場合は、ＡｌＣｕ合金１３の横に
タングステン１４が両側に０．０５μｍ露出する（図３
（ｆ））。
【００５３】次に、通常のスパッタ法により、第２の高
融点金属１７１として再びタングステンを５０ｎｍの厚
さに形成後、第３の高融点金属１７２として、タングス
テンを六フッ化タングステン（ＷＦ6 ）を水素で還元す
るＬＰＣＤＶ法で０．４μｍの厚さに形成してスルーホ
ール１６０の内部を埋込む（図３（ｇ））。
融点金属１７１として再びタングステンを５０ｎｍの厚
さに形成後、第３の高融点金属１７２として、タングス
テンを六フッ化タングステン（ＷＦ6 ）を水素で還元す
るＬＰＣＤＶ法で０．４μｍの厚さに形成してスルーホ
ール１６０の内部を埋込む（図３（ｇ））。
【００５４】その後、通常のドライエッチング技術によ
りタングステン１７１，１７２をシリコン酸化膜１６２
の表面が露出するまで全面エッチングして、スルーホー
ル１６０内にのみタングステン１７１，１７２を残す
（図３（ｈ））。
りタングステン１７１，１７２をシリコン酸化膜１６２
の表面が露出するまで全面エッチングして、スルーホー
ル１６０内にのみタングステン１７１，１７２を残す
（図３（ｈ））。
【００５５】シリコン酸化膜１６２上のタングステン１
７１，１７２の除去は、ドライエッチング法でなく、ア
ルミナの微粒子を含んだスラリーによるＣＭＰで行なっ
ても良い。
７１，１７２の除去は、ドライエッチング法でなく、ア
ルミナの微粒子を含んだスラリーによるＣＭＰで行なっ
ても良い。
【００５６】その後０．５％のＣｕを添加したＡｌＣｕ
合金１８１をスパッタ法により０．８μｍ程度の厚さに
形成した後、通常のリソグラフィ技術及びドライエッチ
ング技術により所望の形状にパターニングして第２の配
線１８を形成し、Ａｌ２層配線を完成する。
合金１８１をスパッタ法により０．８μｍ程度の厚さに
形成した後、通常のリソグラフィ技術及びドライエッチ
ング技術により所望の形状にパターニングして第２の配
線１８を形成し、Ａｌ２層配線を完成する。
【００５７】次に本実施例の作用、効果について図３
（ｉ）を用いて説明する。
（ｉ）を用いて説明する。
【００５８】タングステン１７１，１７２と第１の配線
１５との接続部においては、正常であればＡｌＣｕ合金
１３の上部で主に電流が流れるが、ＡｌＣｕ合金１３の
側面部でもタングステン１４を通して電流が流れる。タ
ングステン１７１とタングステン１４は、同一メタルの
接続のため、その接続抵抗は小さく、ＡｌＣｕ合金１３
とタングステン１４との接続面積が大きいぶん全体の接
続抵抗を小さくできる。たとえば、スルーホールサイズ
を０．３μｍ□とすると、従来のように第１の配線とし
てのＡｌＣｕ合金の上のみでタングステンで接続する場
合、約４Ωの接続抵抗であるが、本実施例では約３Ωと
接続抵抗を小さくすることが可能である。
１５との接続部においては、正常であればＡｌＣｕ合金
１３の上部で主に電流が流れるが、ＡｌＣｕ合金１３の
側面部でもタングステン１４を通して電流が流れる。タ
ングステン１７１とタングステン１４は、同一メタルの
接続のため、その接続抵抗は小さく、ＡｌＣｕ合金１３
とタングステン１４との接続面積が大きいぶん全体の接
続抵抗を小さくできる。たとえば、スルーホールサイズ
を０．３μｍ□とすると、従来のように第１の配線とし
てのＡｌＣｕ合金の上のみでタングステンで接続する場
合、約４Ωの接続抵抗であるが、本実施例では約３Ωと
接続抵抗を小さくすることが可能である。
【００５９】また、スルーホール１６０の底部にＡｌ合
金が露出している場合、表面にアルミナが形成された
り、スルーホール形成時のシリコン酸化膜１６のオーバ
ーエッチング時に堆積物が形成されたりして、ＡｌＣｕ
合金１３とのみで接続する場合は、抵抗が高くなった
り、ひどい場合は断線したりするが本実施例ではＡｌＣ
ｕ合金１３と上面での接続抵抗が高くても、タングステ
ン１４を介してＡｌＣｕ合金１３の側面で接続するので
断線にいたることはない。
金が露出している場合、表面にアルミナが形成された
り、スルーホール形成時のシリコン酸化膜１６のオーバ
ーエッチング時に堆積物が形成されたりして、ＡｌＣｕ
合金１３とのみで接続する場合は、抵抗が高くなった
り、ひどい場合は断線したりするが本実施例ではＡｌＣ
ｕ合金１３と上面での接続抵抗が高くても、タングステ
ン１４を介してＡｌＣｕ合金１３の側面で接続するので
断線にいたることはない。
【００６０】また、本実施例では、配線幅は０．４μｍ
であり、スルーホール１６０は、０．３μｍ□であるた
め、スルーホール１６０の位置合わせのずれ０．０５μ
ｍまではスルーホール１６０が第１の配線１５からはみ
出すことはない。
であり、スルーホール１６０は、０．３μｍ□であるた
め、スルーホール１６０の位置合わせのずれ０．０５μ
ｍまではスルーホール１６０が第１の配線１５からはみ
出すことはない。
【００６１】さらに、ＡｌＣｕ合金１３の側壁にタング
ステン１４を形成しているが、タングステン１４の側壁
が垂直であり、配線全体の幅がＡｌＣｕ合金１３の幅と
変わりないため配線間が短絡することはない。
ステン１４を形成しているが、タングステン１４の側壁
が垂直であり、配線全体の幅がＡｌＣｕ合金１３の幅と
変わりないため配線間が短絡することはない。
【００６２】ＡｌＣｕ合金を垂直に形成する場合に比
べ、ＡｌＣｕ合金１３の断面積は小さくなり、配線抵抗
は、本実施例においては１０〜１５％程度増大するが、
０．４μｍ幅で厚さ０．５μｍの配線抵抗が１Ω以上増
大するには、５０μｍ以上の配線長であり、配線長５０
μｍに１個以上のスルーホールがある場合には全体の抵
抗が、本実施例のほうが低くなる。さらに配線幅や厚み
が大きい場合には、より本実施例のほうが、抵抗の増大
は少なく有利である。
べ、ＡｌＣｕ合金１３の断面積は小さくなり、配線抵抗
は、本実施例においては１０〜１５％程度増大するが、
０．４μｍ幅で厚さ０．５μｍの配線抵抗が１Ω以上増
大するには、５０μｍ以上の配線長であり、配線長５０
μｍに１個以上のスルーホールがある場合には全体の抵
抗が、本実施例のほうが低くなる。さらに配線幅や厚み
が大きい場合には、より本実施例のほうが、抵抗の増大
は少なく有利である。
【００６３】また、本実施例における配線抵抗の増大
は、局所的なものではなく、配線長にわたり、均一に増
大するものであり、従来技術のようにスルーホール部で
局所的に増大するものに比べ半導体装置の動作を阻害し
にくい。
は、局所的なものではなく、配線長にわたり、均一に増
大するものであり、従来技術のようにスルーホール部で
局所的に増大するものに比べ半導体装置の動作を阻害し
にくい。
【００６４】また、ＡｌＣｕ合金１３の配線側壁に層間
絶縁膜の応力により、欠陥が発生するストレスマイグレ
ーションは、配線上部の角に応力が集中して欠陥が発生
しやすいが、本実施例では、配線側壁特に側壁上部ほど
厚いタングステン１４があるため、タングステン１４が
応力を緩和してストレスマイグレーションによる欠陥が
ＡｌＣｕ合金１５には形成されない。
絶縁膜の応力により、欠陥が発生するストレスマイグレ
ーションは、配線上部の角に応力が集中して欠陥が発生
しやすいが、本実施例では、配線側壁特に側壁上部ほど
厚いタングステン１４があるため、タングステン１４が
応力を緩和してストレスマイグレーションによる欠陥が
ＡｌＣｕ合金１５には形成されない。
【００６５】次に、第１の実施形態の他の実施例（第２
の実施例）について図５を用いて説明する。第１の実施
形態の一実施例（第１の実施例）においては、高融点金
属１４としてタングステンを用いたが、本実施例におい
ては窒化チタニウム１４′を用いる点を除き、スルーホ
ール１６０を形成する前（図２（ｅ））までは、第１の
実施例とほぼ同様である。第１の実施例において、Ａｌ
合金１３をＣＭＰ後、タングステン１４をＣＭＰする
際、スラリーを変化させていたが、本実施例においては
スラリーを変化させることなくＡｌ合金１３のＣＭＰを
続けることで窒化チタニウム１４′も研磨可能である。
の実施例）について図５を用いて説明する。第１の実施
形態の一実施例（第１の実施例）においては、高融点金
属１４としてタングステンを用いたが、本実施例におい
ては窒化チタニウム１４′を用いる点を除き、スルーホ
ール１６０を形成する前（図２（ｅ））までは、第１の
実施例とほぼ同様である。第１の実施例において、Ａｌ
合金１３をＣＭＰ後、タングステン１４をＣＭＰする
際、スラリーを変化させていたが、本実施例においては
スラリーを変化させることなくＡｌ合金１３のＣＭＰを
続けることで窒化チタニウム１４′も研磨可能である。
【００６６】本実施例において、第１の配線１５に達す
るスルーホール１６０を通常の条件で形成するが、窒化
チタニウム１４′は、シリコン酸化膜１６２のエッチン
グ条件でエッチングされるため、オーバーエッチングの
際にＡｌ合金１３の横までエッチングされる（図５
（ａ））。
るスルーホール１６０を通常の条件で形成するが、窒化
チタニウム１４′は、シリコン酸化膜１６２のエッチン
グ条件でエッチングされるため、オーバーエッチングの
際にＡｌ合金１３の横までエッチングされる（図５
（ａ））。
【００６７】次に、六フッ化タングステン（ＷＦ6 ）を
モノシラン（ＳｉＨ4 ）で還元させて、タングステン１
７３をスルーホール１６０の中のみに成長させて埋め込
む（図５（ｂ））。
モノシラン（ＳｉＨ4 ）で還元させて、タングステン１
７３をスルーホール１６０の中のみに成長させて埋め込
む（図５（ｂ））。
【００６８】タングステン１７３の成長条件として、圧
力１０〜３０ｍＴｏｗ、ＳｉＨ4 ／ＷＦ6 を０．６〜
１．０、基板温度２００〜２５０℃とすることでシリコ
ン酸化膜１６２上には成長せず、Ａｌ合金１３や窒化チ
タニウム１４′上には成長するため、スルーホール１６
０内のみを埋込むことが可能である。
力１０〜３０ｍＴｏｗ、ＳｉＨ4 ／ＷＦ6 を０．６〜
１．０、基板温度２００〜２５０℃とすることでシリコ
ン酸化膜１６２上には成長せず、Ａｌ合金１３や窒化チ
タニウム１４′上には成長するため、スルーホール１６
０内のみを埋込むことが可能である。
【００６９】次に、Ａｌ合金１８２をスパッタ法で形成
した後、通常の方法でパターニングして、第２の配線１
８を形成する（図５（ｃ））。
した後、通常の方法でパターニングして、第２の配線１
８を形成する（図５（ｃ））。
【００７０】本実施例においても、Ａｌ合金１３とタン
グステン１７３との接触面積は、約２倍となるためスル
ーホール１６０での接続抵抗を確実に小さくすることが
可能である。
グステン１７３との接触面積は、約２倍となるためスル
ーホール１６０での接続抵抗を確実に小さくすることが
可能である。
【００７１】下層配線の配線金属を順テーパーに形成
し、その側面に高融点金属やその化合物を形成する別の
実施例（第３の実施例）について図６を用いて以下に説
明する。表面がシリコン酸化膜３２を覆われたシリコン
基板３１上にＡｌ合金３３をスパッタ法により０．４〜
１．０μｍの厚さに形成後、プラズマＣＶＤ法によりシ
リコン酸化膜３９を０．２〜０．３μｍの厚さに形成す
る。その後、シリコン酸化膜３９を、下層配線の形状に
通常のリソグラフィ技術とドライエッチング技術により
パターニングし、このシリコン酸化膜３９をエッチング
マスクとして、Ａｌ合金３３をドライエッチングする。
Ａｌ合金３３のエッチングガスとして、塩素（Ｃｌ2 ）
と窒素（Ｎ2 ）を用いると、エッチング時、側壁に膜堆
積が行なわれるので、エッチング側面は８０〜８５度の
順テーパー形状となる（図６（ａ））。
し、その側面に高融点金属やその化合物を形成する別の
実施例（第３の実施例）について図６を用いて以下に説
明する。表面がシリコン酸化膜３２を覆われたシリコン
基板３１上にＡｌ合金３３をスパッタ法により０．４〜
１．０μｍの厚さに形成後、プラズマＣＶＤ法によりシ
リコン酸化膜３９を０．２〜０．３μｍの厚さに形成す
る。その後、シリコン酸化膜３９を、下層配線の形状に
通常のリソグラフィ技術とドライエッチング技術により
パターニングし、このシリコン酸化膜３９をエッチング
マスクとして、Ａｌ合金３３をドライエッチングする。
Ａｌ合金３３のエッチングガスとして、塩素（Ｃｌ2 ）
と窒素（Ｎ2 ）を用いると、エッチング時、側壁に膜堆
積が行なわれるので、エッチング側面は８０〜８５度の
順テーパー形状となる（図６（ａ））。
【００７２】次に異方性の強いスパッタ法により、高融
点金属合金、ここではＴｉＷ３４を形成する。異方性の
強いスパッタ方法としては、ターゲットと、基板の間に
多数の開孔を設けた板（コリメート板）を設置して、基
板に対して斜めに入射するスパッタ粒子を、このコリメ
ート板でとらえ、基板に対して垂直に近い方向から入射
する粒子のみを通過させるコリメートスパッタ法や、タ
ーゲットと基板間の距離を通常のスパッタ法より離し
て、たとえばターゲットの直径とほぼ同等の距離とし、
スパッタ圧力を０．５ｍＴｏｗ以下とすることにより基
板にスパッタ粒子が入射するまでほとんど散乱されず、
基板に対してほぼ垂直に入射するようにした、ロングス
ロースパッタ法などがある。このように異方性の強いス
パッタ法によりＴｉＷ３４を形成すると、Ａｌ合金３３
の順テーパー部には最初膜が形成されるが徐々にオーバ
ーハングに近い形状となり、ひとたびオーバーハング形
状となると、その下にはほとんど膜が形成されず、順テ
ーパーのテーパー角度によるが、ＴｉＷ３４を０．１〜
０．３μｍの厚さに形成することにより、側壁の形状は
垂直か若干オーバーハング形状となる（図６（ｂ））。
点金属合金、ここではＴｉＷ３４を形成する。異方性の
強いスパッタ方法としては、ターゲットと、基板の間に
多数の開孔を設けた板（コリメート板）を設置して、基
板に対して斜めに入射するスパッタ粒子を、このコリメ
ート板でとらえ、基板に対して垂直に近い方向から入射
する粒子のみを通過させるコリメートスパッタ法や、タ
ーゲットと基板間の距離を通常のスパッタ法より離し
て、たとえばターゲットの直径とほぼ同等の距離とし、
スパッタ圧力を０．５ｍＴｏｗ以下とすることにより基
板にスパッタ粒子が入射するまでほとんど散乱されず、
基板に対してほぼ垂直に入射するようにした、ロングス
ロースパッタ法などがある。このように異方性の強いス
パッタ法によりＴｉＷ３４を形成すると、Ａｌ合金３３
の順テーパー部には最初膜が形成されるが徐々にオーバ
ーハングに近い形状となり、ひとたびオーバーハング形
状となると、その下にはほとんど膜が形成されず、順テ
ーパーのテーパー角度によるが、ＴｉＷ３４を０．１〜
０．３μｍの厚さに形成することにより、側壁の形状は
垂直か若干オーバーハング形状となる（図６（ｂ））。
【００７３】その後、ＴｉＷ３４を、ＣＦ4 ガスによる
ドライエッチング法で異方性エッチングを行ない、平坦
部のＴｉＷ３４を除去し、Ａｌ合金３３の側壁のみにＴ
ｉＷ３４を残す。この時ＴｉＷ３４の側壁はほぼ垂直形
状となり、第１の配線３５が構成される。
ドライエッチング法で異方性エッチングを行ない、平坦
部のＴｉＷ３４を除去し、Ａｌ合金３３の側壁のみにＴ
ｉＷ３４を残す。この時ＴｉＷ３４の側壁はほぼ垂直形
状となり、第１の配線３５が構成される。
【００７４】次にシリコン酸化膜３６により層間絶縁膜
を形成後、Ａｌ合金３３に達するスルーホール３６０を
形成する（図６（ｃ））。その後は、他の例と同様に、
スルーホール開口部をタングステン等で埋込んだ後、Ａ
ｌ合金で上層配線を形成しても良いし、Ａｌ合金を高温
スパッタ法で形成して、スルーホール３６０を埋込み、
そのＡｌ合金で上層配線を形成しても良い（図示せ
ず）。
を形成後、Ａｌ合金３３に達するスルーホール３６０を
形成する（図６（ｃ））。その後は、他の例と同様に、
スルーホール開口部をタングステン等で埋込んだ後、Ａ
ｌ合金で上層配線を形成しても良いし、Ａｌ合金を高温
スパッタ法で形成して、スルーホール３６０を埋込み、
そのＡｌ合金で上層配線を形成しても良い（図示せ
ず）。
【００７５】また、これまでの例では下層配線の主とな
る配線金属の側壁に高融点金属やその化合物を形成して
いたが、必ずしも側壁に高融点金属等を形成する必要は
無い。つまり、図７に示すように、シリコン基板４１を
覆うシリコン酸化膜４２の上にＡｌ合金４３をその側壁
が順テーパー形状となるように形成した後（図７
（ａ））、シリコン酸化膜４６で層間絶縁膜を形成後、
スルーホール４６０を、Ａｌ合金４３の上面と、側壁の
一部が露出するように形成し、スルーホール４６０内部
をＡｌ合金４８で埋込んだ後、Ａｌ合金４８をパターニ
ングして上層配線を形成する。
る配線金属の側壁に高融点金属やその化合物を形成して
いたが、必ずしも側壁に高融点金属等を形成する必要は
無い。つまり、図７に示すように、シリコン基板４１を
覆うシリコン酸化膜４２の上にＡｌ合金４３をその側壁
が順テーパー形状となるように形成した後（図７
（ａ））、シリコン酸化膜４６で層間絶縁膜を形成後、
スルーホール４６０を、Ａｌ合金４３の上面と、側壁の
一部が露出するように形成し、スルーホール４６０内部
をＡｌ合金４８で埋込んだ後、Ａｌ合金４８をパターニ
ングして上層配線を形成する。
【００７６】本実施例においてもスルーホール４６０に
おける接続は、Ａｌ合金４３の上面だけでなく、側壁で
も行なっているので低抵抗に確実に形成可能である。た
だし、本実施例においては、Ａｌ合金４３の側壁に、高
融点金属等からなる保護膜は無いので、ストレスマイグ
レーション耐性が特に向上することはない。
おける接続は、Ａｌ合金４３の上面だけでなく、側壁で
も行なっているので低抵抗に確実に形成可能である。た
だし、本実施例においては、Ａｌ合金４３の側壁に、高
融点金属等からなる保護膜は無いので、ストレスマイグ
レーション耐性が特に向上することはない。
【００７７】これまで説明してきた実施例において、主
となる配線金属としてＡｌ合金を用いた場合について説
明してきたが、Ａｌ合金に限るものではなく、純Ａｌ、
銅、あるいは銅合金を用いても良い。
となる配線金属としてＡｌ合金を用いた場合について説
明してきたが、Ａｌ合金に限るものではなく、純Ａｌ、
銅、あるいは銅合金を用いても良い。
【００７８】また主となる配線金属の側壁に形成する高
融点金属としては、Ｗの他、Ｔｉ、Ｍｏ、Ｃｒなどでも
良く、高融点金属化合物としては、ＴｉＮ、ＴｉＷの
他、ＷＮ、ＭｏＮ、ＷＳｉx 、ＴｉＳｉx 、ＴａＳｉx
などを用いても同様の効果が得られる。
融点金属としては、Ｗの他、Ｔｉ、Ｍｏ、Ｃｒなどでも
良く、高融点金属化合物としては、ＴｉＮ、ＴｉＷの
他、ＷＮ、ＭｏＮ、ＷＳｉx 、ＴｉＳｉx 、ＴａＳｉx
などを用いても同様の効果が得られる。
【００７９】
【発明の効果】本発明の第１の効果は、スルーホールが
微細化してきても、スルーホール部での接続抵抗を低く
且つ安定させることができるということである。これに
よりスルーホールの微細化を進めることが可能である。
微細化してきても、スルーホール部での接続抵抗を低く
且つ安定させることができるということである。これに
よりスルーホールの微細化を進めることが可能である。
【００８０】その理由は、下層配線の主となる金属を順
テーパー形状として、その上面と側壁の少なくとも一部
で接続するようにスルーホールを形成しているためであ
る。
テーパー形状として、その上面と側壁の少なくとも一部
で接続するようにスルーホールを形成しているためであ
る。
【００８１】本発明の第２の効果は、主となる配線金属
の側壁に保護膜として、高融点金属やその化合物を形成
しても配線間でリークしたり、短絡したりすることは無
い。これにより配線ピッチを縮少可能である。
の側壁に保護膜として、高融点金属やその化合物を形成
しても配線間でリークしたり、短絡したりすることは無
い。これにより配線ピッチを縮少可能である。
【００８２】その理由は、主となる配線金属を逆テーパ
ー形状とし、その底面とほぼ同じ幅となるように保護膜
を形成しているから、保護膜により配線間隔が狭くなる
ことがないためである。
ー形状とし、その底面とほぼ同じ幅となるように保護膜
を形成しているから、保護膜により配線間隔が狭くなる
ことがないためである。
【図１】本発明の第１の実施形態による半導体装置の要
部の断面図である。
部の断面図である。
【図２】図１に示す半導体装置の前半部分の主要工程断
面図である。
面図である。
【図３】図１に示す半導体装置の後半部分の主要工程断
面図である。
面図である。
【図４】本発明の第２の実施形態による半導体装置の主
要工程断面図である。
要工程断面図である。
【図５】本発明の第１の実施形態の第２の実施例による
半導体装置の主要工程断面図である。
半導体装置の主要工程断面図である。
【図６】本発明の第３の実施例による半導体装置の主要
工程断面図である。
工程断面図である。
【図７】本発明の第４の実施例による半導体装置の主要
工程断面図である。
工程断面図である。
【図８】従来の半導体装置の一例の要部の断面図であ
る。
る。
【図９】図８に示す半導体装置の問題点を説明するため
の断面図である。
の断面図である。
【図１０】従来の半導体装置の他の例の要部の断面図で
ある。
ある。
１１ シリコン基板 １２ シリコン酸化膜 １３ Ａｌ合金（ＡｌＣｕ合金） １４ 高融点金属（タングステン） １４′ 窒化チタニウム １５ 第１の配線 １６ シリコン酸化膜 １６０ スルーホール １６１ シリコン酸化膜 １６２ シリコン酸化膜 １７ 高融点金属 １７１ 第２の高融点金属（タングステン） １７２ 第３の高融点金属（タングステン） １７３ タングステン １８ 第２の配線 １８１ ＡｌＣｕ合金 １８２ チタニウム １８３ Ａｌ合金 ３１ シリコン基板 ３２ シリコン酸化膜 ３３ Ａｌ合金 ３４ ＴｉＷ ３５ 第１の配線 ３６ シリコン酸化膜 ３６０ スルーホール ３９ シリコン酸化膜 ４１ シリコン基板 ４２ シリコン酸化膜 ４３ Ａｌ合金 ４６ シリコン酸化膜 ４６０ スルーホール ４８ Ａｌ合金
Claims (15)
- 【請求項１】 側壁を順テーパー形状に加工した主とな
る配線金属を有する第１の配線と、該第１の配線を覆う
層間絶縁膜と、前記第１の配線の上面と側壁の少なくと
も一部が露出するように前記層間絶縁膜に形成された開
口部と、該開口部を埋込むように形成した導電体層と、
該導電体層と接続された第２の配線とを有することを特
徴とする半導体装置の多層配線構造。 - 【請求項２】 側壁を順テーパー形状に加工した主とな
る配線金属を有する第１の配線と、該第１の配線を覆う
層間絶縁膜と、前記第１の配線の上面と側壁の少なくと
も一部が露出するように前記層間絶縁膜に形成された開
口部と、該開口部を通して前記第１の配線と接続する第
２の配線とを有することを特徴とする半導体装置の多層
配線構造。 - 【請求項３】 前記第１の配線の主となる配線金属の側
壁を高融点金属又は高融点金属化合物で覆い、前記第１
の配線の全体の幅が、前記主となる配線金属の底部での
幅とほぼ同じくなるようにしたことを特徴とする請求項
１又は２記載の半導体装置の多層配線構造。 - 【請求項４】 前記第１の配線の主となる配線金属の上
部での配線幅をｌ（エル）、底部での配線幅をＬ、前記
層間絶縁膜に形成された開口部の底部での配線幅方向の
サイズをＳとすると、ｌ＜Ｓ＜Ｌの関係に有ることを特
徴とする請求項１乃至３のいずれか一つの請求項に記載
の半導体装置の多層配線構造。 - 【請求項５】 前記第１の配線層の主となる配線金属
が、Ａｌ若しくはＡｌ合金、又は銅若しくは銅合金であ
ることを特徴とする請求項１乃至４のいずれか一つの請
求項に記載の半導体装置の多層配線構造。 - 【請求項６】 前記高融点金属が、Ｔｉ、Ｗ、Ｍｏ、Ｃ
ｒの内から選ばれ、前記高融点金属化合物がＴｉＮ、Ｗ
Ｎ、ＭｏＮ、ＴｉＷ、ＷＳｉx 、ＴｉＳｉx、ＭｏＳｉ
x 、ＴａＳｉx の内から選ばれることを特徴とする請求
項３記載の半導体装置の多層配線構造。 - 【請求項７】 第１の配線と、該第１の配線を覆うと共
に該第１の配線に通じるスルーホールを有する層間絶縁
膜と、該層間絶縁膜上に形成され、前記スルーホールを
通じて前記第１の配線に接続された第２の配線とを含む
半導体装置において、前記第１の配線は、主の配線金属
と、該主の配線金属の側面を覆う副の配線金属とを有
し、前記主の配線金属は、その厚さ方向で上に行くほど
窄まるように、その側面を順テーパー形状に加工され、
前記副の配線金属は、前記側面を覆うと共にその外側面
が前記スルーホールの深さ方向と実質的に平行になるよ
うに形成され、更に、前記第１の配線の全体の幅が、前
記主の配線金属の下端部の幅と実質的に同じであること
を特徴とする半導体装置。 - 【請求項８】 前記第２の配線が、前記スルーホール内
に形成された導電体層によって前記第１の配線に接続さ
れていることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記第２の配線の一部分が、前記スルー
ホール内に埋め込まれ、該第２の配線のスルーホール内
に埋め込まれた部分を通じて、前記第２の配線が、前記
第１の配線に接続されていることを特徴とする請求項７
記載の半導体装置。 - 【請求項１０】 前記導電体層の一部が、前記副の配線
金属の少なくとも一部を兼ねていることを特徴とする請
求項８記載の半導体装置。 - 【請求項１１】 前記第２の配線のスルーホール内に埋
め込まれた部分が、前記副の配線金属の少なくとも一部
を兼ねていることを特徴とする請求項９記載の半導体装
置。 - 【請求項１２】 前記主の配線金属の上端部での配線幅
をｌ（エル）、前記主の配線金属の下端部での配線幅を
Ｌ、前記スルーホールの下端部での配線幅方向のサイズ
をＳとすると、ｌ＜Ｓ＜Ｌの関係に有ることを特徴とす
る請求項７乃至１１のいずれか一つの請求項に記載の半
導体装置。 - 【請求項１３】 前記主の配線金属が、Ａｌ若しくはＡ
ｌ合金、又は銅若しくは銅合金であることを特徴とする
請求項７乃至１２のいずれか一つの請求項に記載の半導
体装置。 - 【請求項１４】 前記副の配線金属が、高融点金属と高
融点金属化合物の内の少なくとも一方で形成されている
ことを特徴とする請求項７乃至１３のいずれか一つの請
求項に記載の半導体装置。 - 【請求項１５】 前記高融点金属が、Ｔｉ、Ｗ、Ｍｏ、
Ｃｒの内から選ばれ、前記高融点金属化合物が、Ｔｉ
Ｎ、ＷＮ、ＭｏＮ、ＴｉＷ、ＷＳｉx 、ＴｉＳｉx 、Ｍ
ｏＳｉx 、ＴａＳｉx の内から選ばれることを特徴とす
る請求項１４記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9089231A JP2897827B2 (ja) | 1997-04-08 | 1997-04-08 | 半導体装置の多層配線構造 |
| CN98101343A CN1123930C (zh) | 1997-04-08 | 1998-04-08 | 具有多层互连结构的半导体器件 |
| US09/056,849 US6313536B1 (en) | 1997-04-08 | 1998-04-08 | Semicoductor device having a multilayered interconnection structure |
| KR1019980012369A KR100271588B1 (ko) | 1997-04-08 | 1998-04-08 | 다층배선 구조를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9089231A JP2897827B2 (ja) | 1997-04-08 | 1997-04-08 | 半導体装置の多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284598A JPH10284598A (ja) | 1998-10-23 |
| JP2897827B2 true JP2897827B2 (ja) | 1999-05-31 |
Family
ID=13964984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9089231A Expired - Fee Related JP2897827B2 (ja) | 1997-04-08 | 1997-04-08 | 半導体装置の多層配線構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6313536B1 (ja) |
| JP (1) | JP2897827B2 (ja) |
| KR (1) | KR100271588B1 (ja) |
| CN (1) | CN1123930C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389927B1 (ko) * | 2001-06-07 | 2003-07-04 | 삼성전자주식회사 | 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법 |
| US20040011555A1 (en) * | 2002-07-22 | 2004-01-22 | Chiu Tsung Chin | Method for manufacturing printed circuit board with stacked wires and printed circuit board manufacturing according to the mehtod |
| DE10241154A1 (de) | 2002-09-05 | 2004-03-11 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Zwischenmaterialien und zugehörige Komponenten |
| CN100383936C (zh) * | 2002-12-20 | 2008-04-23 | 国际商业机器公司 | 三维器件制造方法 |
| KR20130077477A (ko) * | 2011-12-29 | 2013-07-09 | 삼성전자주식회사 | 파워 반도체 소자 및 그 제조 방법 |
| US9553043B2 (en) * | 2012-04-03 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure having smaller transition layer via |
| US9735134B2 (en) | 2014-03-12 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with through-vias having tapered ends |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258228A (ja) | 1988-08-23 | 1990-02-27 | Nec Corp | 半導体集積回路 |
| JPH04226054A (ja) | 1990-03-02 | 1992-08-14 | Toshiba Corp | 多層配線構造を有する半導体装置及びその製造方法 |
| US5550405A (en) * | 1994-12-21 | 1996-08-27 | Advanced Micro Devices, Incorporated | Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS |
| JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6130482A (en) * | 1995-09-26 | 2000-10-10 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JPH09232423A (ja) * | 1996-02-21 | 1997-09-05 | Nec Corp | 半導体装置およびその製造方法 |
| US6016012A (en) * | 1996-11-05 | 2000-01-18 | Cypress Semiconductor Corporation | Thin liner layer providing reduced via resistance |
-
1997
- 1997-04-08 JP JP9089231A patent/JP2897827B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-08 US US09/056,849 patent/US6313536B1/en not_active Expired - Lifetime
- 1998-04-08 KR KR1019980012369A patent/KR100271588B1/ko not_active IP Right Cessation
- 1998-04-08 CN CN98101343A patent/CN1123930C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100271588B1 (ko) | 2000-12-01 |
| JPH10284598A (ja) | 1998-10-23 |
| US6313536B1 (en) | 2001-11-06 |
| CN1204154A (zh) | 1999-01-06 |
| CN1123930C (zh) | 2003-10-08 |
| KR19980081183A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5981377A (en) | Semiconductor device with improved trench interconnected to connection plug mating and method of making same | |
| JP2814972B2 (ja) | 半導体装置の製造方法 | |
| JPH0572099B2 (ja) | ||
| JPH08204005A (ja) | 半導体装置及びその製造方法 | |
| US6051880A (en) | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device | |
| US5693564A (en) | Conductor fill reflow with intermetallic compound wetting layer for semiconductor fabrication | |
| JP3798908B2 (ja) | 半導体装置およびその製造方法 | |
| JP3382357B2 (ja) | 配線形成方法 | |
| US5933756A (en) | Fabrication process of a semiconductor device having a multilayered interconnection structure | |
| KR100331906B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2897827B2 (ja) | 半導体装置の多層配線構造 | |
| JPS63244858A (ja) | 金属配線の形成方法 | |
| JPH1098039A (ja) | 半導体装置の製造方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| JPH11220023A (ja) | 半導体装置及びその製造方法 | |
| JPH10189590A (ja) | 半導体装置及びその製造方法 | |
| US20010010401A1 (en) | Semiconductor device having a wiring layer of copper | |
| KR100352304B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH11233517A (ja) | 半導体装置の銅配線 | |
| KR940010522B1 (ko) | 반도체장치의 다층배선 형성방법 | |
| JPH11297699A (ja) | 拡散バリア層およびその製造方法 | |
| JPH09275136A (ja) | 半導体装置及びその製造方法 | |
| JP3035945B2 (ja) | 半導体装置 | |
| JPH05121564A (ja) | 半導体装置及びその製造方法 | |
| JP2983098B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990210 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |