JP2021141153A - パターン形成方法及び半導体装置の製造方法 - Google Patents

パターン形成方法及び半導体装置の製造方法 Download PDF

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Abstract

【課題】被加工構造の内側面が窪んでしまうのを低減できるパターン形成方法を提供する。【解決手段】実施形態によるパターン形成方法においては、エッチング対象膜の上に形成され、金属を含有する第１の有機膜と、第１の有機膜の上に形成され、第１の有機膜の密度よりも高い密度を有する第２の有機膜とがパターニングされてマスクが形成され、このマスクを用いてエッチング対象膜がエッチングされる。【選択図】図２

Description

本発明の実施形態は、パターン形成方法及び半導体装置の製造方法に関する。
半導体デバイスには、素子が縦方向に積み重ねられた３次元構造を有するものがある。このようなデバイスの製造時には、３次元構造のためのホールが形成される。このホールのアスペクト比は増大する傾向にある。大きなアスペクト比を有するホールを形成するためには、エッチング時間が長くなるため、エッチング中には、ホールの側壁がイオンやラジカルなどの活性種等に長時間晒される。このため、ホールなどの凹部の内壁が窪んでしまうことがある。
特開２０１９−０５４０６３号公報
本発明の一つの実施形態は、エッチング対象膜をエッチングして凹部を形成する際に、凹部の内壁が窪むのを低減できるパターンの形成方法及び半導体装置の製造方法を提供する。
本発明の一つの実施形態によるパターン形成方法においては、エッチング対象膜の上に第１の有機膜が形成され、第１の有機膜の上に、この第１の有機膜の密度よりも高い密度を有する第２の有機膜が形成される。また、第２の有機膜と第１の有機膜とが、エッチング対象膜に凹部を形成するための開口を含むマスクへとパターニングされ、マスクの開口の側壁に露出する、第１の有機膜の内側面から当該第１の有機膜に金属が含有させられる。そして、このマスクを用いてエッチング対象膜に凹部が形成される。
図１は、第１の実施形態によるパターン形成方法の各工程において形成される各層の断面を模式的に示す図である。 図２は、図１に引き続き、第１の実施形態によるパターン形成方法の各工程において形成される各層の断面を模式的に示す図である。 図３は、図２に引き続き、第１の実施形態によるパターン形成方法の各工程において形成される各層の断面を模式的に示す図である。 図４は、比較例によるパターン形成方法を説明する図である。 図５は、第２実施形態による半導体装置の製造方法の各工程において形成される各層の断面を模式的に示す図である。 図６は、図５に引き続いて、第２実施形態による半導体装置の製造方法の各工程において形成される各層の断面を模式的に示す図である。
以下、添付図面を参照しながら、限定的でない実施形態について説明する。添付の全図面中、同一または対応する部材または部品には、同一または対応する参照符号を付し、重複する説明を省略する。また、添付図面は、種々の膜又は層の厚さの相対比を示すことを目的とせず、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、適宜決定されて良い。
（第１の実施形態）
図１から図３までを参照しながら、第１の実施形態によるパターン形成方法を説明する。これらの図は、当該パターン形成方法の各工程で形成される種々の層の断面を模式的に示している。
図１の（Ａ）を参照すると、ベース層１０の上に絶縁膜１２が形成されている。ベース層１０は、絶縁膜１２とは異なる絶縁材料で形成されて良い。また、ベース層１０は、シリコンで形成されていても良く、シリコンウエハであって良い。シリコンウエハには集積回路や配線などが形成されていて良い。
絶縁膜１２は、エッチング対象の膜であり、本実施形態では、後述のとおり絶縁膜１２にホールが形成される。また、絶縁膜１２は、酸化シリコン（ＳｉＯｘ）や酸窒化シリコン（ＳｉＯＮ）で形成されていて良い。また、絶縁膜１２は、ＳｉＯｘ層と窒化シリコン（ＳｉＮ）層とが交互に形成された積層膜、ＳｉＯｘ層とシリコン（Ｓｉ）層とが交互に形成された積層膜、ＳｉＯｘ層とメタル層とが交互に形成された積層膜であっても良い。
図１の（Ｂ）に示すように、絶縁膜１２の上に有機膜１４が形成され、有機膜１４の上にＣＶＤカーボン膜１６が形成される。有機膜１４は、例えば、炭素原子と酸素原子との間の二重結合を有する、カルボニル基やカルボキシ基などの反応基を含む有機材料により形成されることが望ましい。そのような有機材料としては、ポリメチルメタクリレート（ＰＭＭＡ）や、ポリキシロメチルメタクリレート（ＰＸＭＡ）、ポリアセトニルメタクリレート（ＰＡｃＭＡ）等が例示される。これらの有機材料を用いる場合、有機膜１４は例えばスピンコート法により形成され得る。なお、有機膜１４は、例えば１．３ｇ／ｃｍ３未満の密度を有することが望ましく、また、有機膜１４中に含まれる当該反応基の濃度は５％以上であることが望ましい。
有機膜１４の上に形成されるＣＶＤカーボン膜１６は、炭素と水素を主成分として含む膜であり、例えば、炭化水素ガスを原料とした化学気相堆積（ＣＶＤ）法で堆積され得る。また、ＣＶＤカーボン膜１６は、有機膜１４の密度よりも高い密度を有していることが望ましい。本実施形態では、ＣＶＤカーボン膜１６は、例えば１．３ｇ／ｃｍ３以上の密度を有している。一方、反応基については、有機膜１４の方が、ＣＶＤカーボン膜１６よりも多くの反応基を含有している。ＣＶＤカーボン膜１６は、当該反応基を殆ど含んでおらず、仮に含んでいたとしても、その濃度は例えば５％未満に過ぎない。
次に、図１の（Ｃ）に示すように、ＣＶＤカーボン膜１６の上に反射防止膜１８が形成され、反射防止膜１８の上にレジストマスクＲＭが形成される。反射防止膜１８は例えばＳｉＯＮで形成される。レジストマスクＲＭは、反射防止膜１８の上に塗布されたレジスト膜（不図示）が所定のマスクを通して露光されることにより形成される。レジストマスクＲＭには開口ＲＭＯが形成されており、この開口ＲＭＯは、後に絶縁膜１２に形成される開口に対応した開口寸法を有している。
次いで、レジストマスクＲＭをマスクとして利用し、反応性イオンエッチング（ＲＩＥ）によって反射防止膜１８がエッチングされる。これにより、レジストマスクＲＭのパターンが反射防止膜１８に転写される。続けて、図２の（Ｄ）に示すように、反射防止膜１８をマスクとして利用したＲＩＥにより、ＣＶＤカーボン膜１６及び有機膜１４がパターニングされる。ＣＶＤカーボン膜１６も有機膜１４も炭素を主体とする膜であるため、エッチングガスを切り替えることなく一括でパターニングすることも可能である。また、エッチングガスとして、酸素（Ｏ２）、一酸化炭素（ＣＯ）、二酸化炭素（ＣＯ２）、窒素（Ｎ）、水素（Ｈ）、メタン（ＣＨ４）、硫化カルボニル（ＣＯＳ）、二酸化硫黄（ＳＯ２）などを含むガスを用いることが好ましい。このようにパターニングされると、ＣＶＤカーボン膜１６及び有機膜１４には、ホールＨ１が形成される。なお、マスクとして利用されたレジストマスクＲＭは、ＣＶＤカーボン膜１６及び有機膜１４がパターニングされるときに除去される。
この後、有機膜１４に対して金属含浸処理が行われる。具体的には、不図示の真空チャンバ内において、ベース層１０、絶縁膜１２、有機膜１４、及びＣＶＤカーボン膜１６が約８０℃から約３００℃までの範囲の温度（例えば２００℃）に維持され、真空チャンバ内にトリメチルアルミニウム（ＴＭＡ）ガスが導入される。これにより、ホールＨ１の側壁に露出する有機膜１４の内側面がＴＭＡガスに晒され、当該内側面から有機膜１４内へとＴＭＡガスが含浸される。
上述のとおり、有機膜１４は、ＰＭＭＡや、ＰＸＭＡ、ＰＡｃＭＡ等の炭素原子と酸素原子との間の二重結合を有する有機材料で形成されている。ＴＭＡガスは、炭素原子と酸素原子との間の二重結合に捕獲され易いため、有機膜１４に含浸され易い。一方、ホールＨ１の側壁にはＣＶＤカーボン膜１６の内側面もまた露出しており、ＴＭＡガスに晒されることとなるが、ＣＶＤカーボン膜１６にはＴＭＡガスは殆ど含浸されない。これは、ＣＶＤカーボン膜１６がカルボニル基等の反応基を殆ど有していないためである。
所定の時間が経過した後、ＴＭＡガスがパージされ、水蒸気（Ｈ２Ｏ）、酸素（Ｏ２）ガス、又はオゾン（Ｏ３）ガスなどの酸化ガスが真空チャンバ内に導入される。この酸化ガスにより、有機膜１４に含浸されたＴＭＡが酸化されて有機材料と化学結合を作る。これにより、アルミニウムを含む金属含有有機膜１５が得られる。
次に、絶縁膜１２がＲＩＥによりエッチングされる。エッチングガスとしては、オクタフルオロシクロブタン（Ｃ４Ｆ８）、酸素（Ｏ２）、アルゴン（Ａｒ）を混合したガスを用いることができる。このエッチングは、ＣＶＤカーボン膜１６及び金属含有有機膜１５をマスクとして行われるが、密度が高く、エッチング耐性が高いＣＶＤカーボン膜１６が実質的なマスクとして機能すると言うことができる。
絶縁膜１２のエッチング中には、金属含有有機膜１５の内側面もエッチングガスに晒されている。このため、エッチングガス中のイオンやラジカルなどの活性種により、金属含有有機膜１５内に含浸された酸化アルミニウムがフッ素の活性種（ラジカル、イオン）等と反応し、フッ化アルミニウム（ＡｌＦ）が生成される。ＡｌＦは、スパッタ等により絶縁膜１２に形成されたホールＨ２の内側面や、ＣＶＤカーボン膜１６の内側面に付着する。ＡｌＦは、蒸気圧が低く、ＲＩＥによりエッチングされ難いため、堆積膜ＤＦ（図２の（Ｆ））として容易に堆積する。
ここで、絶縁膜１２のホールＨ２の内側面に堆積した堆積膜ＤＦは、当該ＲＩＥに対する耐性を有している。このため、堆積膜ＤＦは保護膜として機能することができる。すなわち、ホールＨ２の内側面がサイドエッチングされる（図中の横方向にエッチングされる）のが抑制される。また、絶縁膜１２のエッチングが進み、ホールＨ２が深くなっていくのに伴って新たに形成される内側面にもまたＡｌＦが堆積する。すなわち、エッチングの進行ととともに、堆積膜ＤＦもまた下方へと延伸されていく。このため、ホールＨ２の内側面が窪んでしまうのが防止されつつ、絶縁膜１２のエッチングが進行する。そして、ホールＨ２の底面にベース層１０が露出したときにエッチングが終了する。
この後、絶縁膜１２の上に残る金属含有有機膜１５及びＣＶＤカーボン膜１６がアッシング又はウェットエッチングで除去される。このとき、絶縁膜１２のホールＨ２の内側面に残る堆積膜ＤＦもまた除去される。以上により、図３の（Ｈ）に示すように、絶縁膜１２にホールＨ２が形成される。
以上説明したとおり、本実施形態によるパターン形成方法によれば、エッチング対象の絶縁膜１２がエッチングされてホールＨ２が形成される際に、絶縁膜１２の上に形成された金属含有有機膜１５中のＡｌ原子と、エッチングガス中の活性フッ素種とが化合しＡｌＦが生成される。このＡＩＦがスパッタ等で叩き出され、ＡｌＦからなる堆積膜ＤＦがホールＨ２の内側面に堆積される。堆積膜ＤＦはエッチング耐性を有しているため、ホールＨ２がサイドエッチングされるのを抑制することができる。このため、絶縁膜１２中のホールＨ２の内側面が窪むことなく、開口寸法が一定化されたホールＨ２を形成することが可能となる。
（比較例）
比較例として、例えば、金属含有有機膜１５を用いない場合について図４を参照しながら説明する。すなわち、図４の（Ａ）に示すようにベース層２０の上に、エッチング対象膜としての絶縁膜２２が形成された後、絶縁膜２２の上にＣＶＤカーボン膜２６が直接に形成される。次に、ＣＶＤカーボン膜２６上に形成された反射防止膜２８とレジストマスクＲＭ２とにより、このＣＶＤカーボン膜２６がパターニングされる（図４の（Ｂ））。そして、パターニングされたＣＶＤカーボン膜２６をマスクとして絶縁膜２２がエッチングされる。このエッチングにより絶縁膜２２に形成されるホールＨ３の内側面もまたエッチングガスに晒されるため、図４の（Ｃ）に示すように、内側面が窪んで窪み部ＤＰが生じてしまう。このように内側面に窪み部ＤＰが生じると、例えばホールＨ３内に形成される素子の特性にバラつきが発生することになりかねない。しかしながら、本実施形態によるパターン形成方法によれば、上述のとおり、内側面が窪むのを防ぐことができ、素子の特性を均一化することが可能となる。
なお、比較例のように絶縁膜中に形成されるホールの内側面が窪んでしまうのを防ごうとする場合、エッチングを中断し、例えばＣＶＤ法などにより、エッチング耐性を有する保護膜をホールの内側面に形成し、その後、エッチングを再開することも考えられる。しかしながら、このような方法では、ホールの形成に時間がかかる。また、保護膜がエッチングされてしまった場合には、再度、堆積しなければならず、更に時間がかかるという不都合を招く。
これに対し、本実施形態によるパターン形成方法によれば、エッチング対象膜（絶縁膜１２）のエッチング中に、その膜の上に設けられた金属含有有機膜１５から保護膜の原料としてのＡｌ原子が提供され、エッチングガス中のフッ素活性種と化合して生成されるＡｌＦが保護膜ＤＦとしてホールＨ２の内側面に堆積される。すなわち、保護膜ＤＦはエッチング中に堆積されるため、別途、堆積させる必要がない。
また、図４の（Ｃ）に示すように、窪み部ＤＰは、ホールＨ３の内側面のうち上部開口に近い部分に生じ易い。本実施形態によるパターン形成方法によれば、金属含有有機膜１５は、エッチング対象の絶縁膜１２の上に形成されているため、保護膜の原料としてのＡｌが、ホールＨ２の上部開口に近いところから供給される。このため、窪み易い部分に堆積膜ＤＦが形成され易くなり、窪み部の発生を容易に抑制すること可能となる。
また、本実施形態によるパターン形成方法によれば、金属含有有機膜１５の厚さや、金属含浸処理により金属含有有機膜１５中に含有されるＡｌ原子の濃度によって、エッチング中に絶縁膜１２の内側面に堆積される堆積膜ＤＦの厚さ（内側面に対して垂直な方向の厚さ）や、堆積域（内側面に平行な方向の長さ）を調整することができる。このため、気相中に離脱するＡｌＦがエッチング中に枯渇しないように、金属含有有機膜１５の厚さや含有金属量を調整することにより、ホールＨ２の内側面が窪むのを適切に抑制することが望ましい。なお、有機膜１４（金属含有有機膜１５）の厚さは、例えば５００ｎｍ以下であって良い。ただし、ホールＨ２の深さやエッチング時間を考慮し、例えば予備実験などを通して、有機膜１４の厚さを決定することが望ましい。
また、本実施形態によるパターン形成方法において、絶縁膜１２をエッチングするためのマスクは、金属含有有機膜１５と、その上のＣＶＤカーボン膜１６という二層構造を有している。上層のＣＶＤカーボン膜１６は、金属含有有機膜１５よりも密度が高いため、実質的に、ＣＶＤカーボン膜１６がエッチングマスクとして機能し得る。密度が高い膜をエッチングマスクとして利用できるため、エッチング後の寸法精度が向上される。また、そのようなエッチングマスクの利用は、エッチングマスクとエッチング対象膜との間のエッチング比を大きくできる点でも有益である。
なお、上述のとおり、有機膜１４（金属含有有機膜１５）の厚さは、堆積膜ＤＦの厚さや堆積域を考慮して決定されることが望ましく、ＣＶＤカーボン膜１６の厚さは、絶縁膜１２のエッチング中にＣＶＤカーボン膜１６が消失しないように決定されることが望ましい。例えば、有機膜１４の厚さｔ１と、ＣＶＤカーボン膜１６の厚さｔ２との比は、ｔ１：ｔ２＝１：３程度が好ましい。
（第２の実施形態）
次に、図５から図６までを参照しながら、第２の実施形態による半導体装置の製造方法を説明する。図５及び図６は、第２の実施形態による半導体装置の製造方法の各工程において形成される種々の層の断面を模式的に示している。
図５の（Ａ）において、例えばシリコンウエハなどの半導体基板（不図示）の上にベース層３１が形成されている。なお、ベース層３１は、半導体基板そのものであっても良く、この場合には、集積回路や配線などを有していて良い。また、ベース層３１は、絶縁膜であっても良い。
ベース層３１上には、積層体ＳＫが形成されている。積層体ＳＫは、例えばＣＶＤ法により交互に形成され、互いに材料が異なる絶縁膜３２、３３を有している。例えば、絶縁膜３２はＳｉＯｘ膜で良く、絶縁膜３３はＳｉＮ膜であって良い。ＳｉＯｘ膜としての絶縁膜３２の膜厚は例えば５０ｎｍで良く、ＳｉＮ膜としての絶縁膜３３の膜厚は例えば３０ｎｍで良い。また、絶縁膜３２、３３の層数は、例えば、それぞれ５０層とすることができる。この場合、積層体ＳＫの厚さは、約４μｍである。
次に、図５の（Ｂ）に示すように、積層体ＳＫにメモリホール３４が形成される。メモリホール３４の径は、例えば、数十ｎｍに設定することができる。このメモリホール３４は、第１の実施形態によるパターン形成方法により形成される。すなわち、始めに、エッチング対象膜としての積層体ＳＫの上に有機膜１４とＣＶＤカーボン膜１６（図１の（Ｂ））とが順に形成される。次に、ＣＶＤカーボン膜１６の上に反射防止膜１８が形成され、反射防止膜１８の上にメモリホール３４の開口径に対応する開口ＲＭＯを有するレジストマスクＲＭ（図１の（Ｃ））が形成される。レジストマスクＲＭを利用することにより、有機膜１４とＣＶＤカーボン膜１６とがパターニングされ（図２の（Ｄ））、これらの膜１４，１６に、メモリホール３４の開口径に対応するホールＨ１（図２の（Ｄ））が形成される。
続けて、ホールＨ１に露出した有機膜１４の内側面からＴＭＡガスが含浸され、ＴＭＡガスが酸化ガスにより酸化されて金属含有有機膜１５（図２の（Ｅ）が得られる。ＣＶＤカーボン膜１６と金属含有有機膜１５をマスクとして、フッ素を含むエッチングガスを用いたＲＩＥにより、積層体ＳＫをエッチングすると、メモリホール３４が形成される。このエッチング中には、金属含有有機膜１５中のアルミニウムとフッ素の活性種とが反応して、ＡｌＦが生成され、これが形成途中のメモリホール３４の内側面に堆積する。すなわち、メモリホール３４の内側面は堆積膜ＤＦによりエッチングから保護されるため、メモリホール３４の内側面が窪むのが抑制される。したがって、メモリホール３４は、深さ方向に沿って均一化な開口寸法を有することができる。
次に、図５の（Ｃ）に示すように、例えばＣＶＤ法によりメモリホール３４が柱状体３５で埋め込まれる。柱状体３５の構成は後述する。
次に、図６の（Ｄ）に示すように、積層体ＳＫにスリット３６が形成される。このスリット３６の形成にも、第１の実施形態によるパターン形成方法が適用される。したがって、スリット３６もまた内側面が窪むことなく形成され得る。
次いで、図６の（Ｅ）に示すように、ウェットエッチングなどの方法にて絶縁膜３３を選択的にエッチングすることにより、絶縁膜３２間に空隙３７が形成される。
この後、図６の（Ｆ）に示すように、ＣＶＤなどの方法にて空隙３７に導電膜３８を埋め込む。導電膜３８の材料は、例えば、タングステンまたは多結晶シリコンを用いることができる。
柱状体３５は、図６の（Ｇ）に示すように、柱状半導体４１、トンネル絶縁膜４２、チャージトラップ層４３、及びブロック絶縁膜４４を有している。柱状体３５は、ブロック絶縁膜４４、チャージトラップ層４３、トンネル絶縁膜４２、及び柱状半導体４１の順に例えばＣＶＤ法や原子層堆積（ＡＬＤ）法などによりメモリホール３４の内面に堆積することにより形成され得る。
柱状半導体４１は、中実のほぼ円柱状の形状を有する。トンネル絶縁膜４２、チャージトラップ層４３、及びブロック絶縁膜４４はほぼ円筒状の形状を有しており、柱状半導体４１を中心として互いに同心円状に配置されている。すなわち、柱状半導体４１の外周面を取り囲むようにトンネル絶縁膜４２が形成され、トンネル絶縁膜４２の外周面を取り囲むようにチャージトラップ層４３が形成され、チャージトラップ層４３の外周面を取り囲むようにブロック絶縁膜４４が形成されている。柱状半導体４１は、例えばＳｉなどの半導体で形成される。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、ＳｉＯで形成されて良い。チャージトラップ層４３は、例えばＳｉＮで形成されて良い。また、チャージトラップ層４３は、ＯＮＯ膜（ＳｉＯ膜／ＳｉＮ膜／ＳｉＯ膜の３層）であっても良い。チャージトラップ層４３は、データを記憶するメモリ膜として機能することができる。このような柱状体３５は、ＮＡＮＤフラッシュメモリにおけるメモリセルとして用いられ得る。そして、上述の導電膜３８のうち最上層及び最下層の導電膜３８は、ＮＡＮＤフラッシュメモリにおけるセレクトゲート線として用いることができる。それらの中間の導電膜３８は、ＮＡＮＤフラッシュメモリにおけるワード線として用いることができる。
以上のように本実施形態による半導体装置の製造方法により、半導体装置の一例としてのメモリデバイスが製造され得る。本実施形態による半導体装置の製造方法では、第１の実施形態によるパターン形成方法により、メモリホール３４及びスリット３６が形成される。このため、本実施形態による半導体層の製造方法においても第１の実施形態によるパターン形成方法の効果が発揮される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、有機膜１４として、ＰＭＭＡやＰＸＭＡなどで形成される場合を例示したが、これらに限らず、金属を含有し得る有機材料で形成されれば良い。例えば、硫黄原子と酸素原子の間の二重結合を有するスルホニル基などの反応基を含む有機材料で有機膜１４を形成しても良い。この場合であっても、有機膜１４は、その上に形成される炭素含有材料膜（上記の実施形態においてはＣＶＤカーボン膜１６）よりも、多くの反応基を含有することとなる。また、そのような有機膜１４の密度も炭素含有材料膜より低くなる。
上述の実施形態においては、有機膜１４をＴＭＡガスに晒して、ＴＭＡガスを有機膜１４内に含浸させたが、ＴＭＡガスの代わりに、アルミニウム以外の金属元素を含む有機金属ガスを用いても良い。このような金属元素の例は、クロム（Ｃｒ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）などである。また、これらのうちの二つ又は三つ以上を組み合わせても良い。
また、有機金属としては、メチル基を含む有機金属に限らず、エチル基を含む有機金属や、その他の有機基を有する有機金属を利用することができる。このような有機金属としては、ビス（シクロペンタジエニル）クロム（Ｃｒ（Ｃ２Ｈ５）２）、シクロペンタジエニルマンガントリカルボニル（（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３）、ＴＤＭＡＴ、テトラキスエチルメチルアミノチタン（ＴＥＭＡＴ）、チタンテトラターシャリブトキシド（Ｔｉ（ＯｔＢｕ）４）、テトラキスエチルメチルアミノジルコニウム（ＴＥＭＡＺ）、テトラジメチルアミノジルコニウム（ＴＤＭＡＺ）、ジルコニウムテトラターシャリブトキシド（Ｚｒ（ＯｔＢｕ）４）、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨ）、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）、テトラキスエチルメチルアミノハフニウム（ＴＤＥＡＨ)、ハフニウムテトラターシャリブトキシド（Ｈｆ（ＯｔＢｕ）４）等が例示される。また、ＡｌＣｌ３、ＭｏＦ６、ＷＦ６、ＴｉＣｌ４、ＺｒＣｌ４，ＨｆＣｌ４等のハロゲン化物のガスを金属含浸処理に用いることも可能である。
また、上述の実施形態において、ＴＭＡガスを有機膜１４内に含浸させた後に、ＴＭＡガスを酸化する酸化処理が行われたが、酸化処理は任意に行われて良い。ただし、酸化処理を行えば、有機膜１４中にＡｌ原子を確実に定着させることができる。
また、第２の実施形態においては、エッチング対象膜にホールが形成されたが、本実施形態による半導体装置の製造方法は、ライン・アンド・スペース構造を含む種々の凹部をエッチング対象膜に形成する場合にも適用可能である。
１０，３１…ベース層、１２，３２，３３…絶縁膜、１４…有機膜、１６…ＣＶＤカーボン膜、１８…反射防止膜、ＲＭ…レジストマスク、１５…金属含有有機膜、ＤＦ…堆積膜、Ｈ１，Ｈ２…ホール、ＳＫ…積層体、３４…メモリホール、３５…柱状体、４１…柱状半導体、４２…トンネル絶縁膜、４３…チャージトラップ層、４４…ブロック絶縁膜、３７…空隙、３８…導電膜。

Claims (10)

  1. エッチング対象膜の上に第１の有機膜を形成し、
    前記第１の有機膜の上に、当該第１の有機膜の密度よりも高い密度を有する第２の有機膜を形成し、
    前記第２の有機膜と前記第１の有機膜とを、開口を含むマスクへとパターニングし、
    前記マスクの前記開口の側壁に露出する、前記第１の有機膜の内側面から当該第１の有機膜に金属を含有させ、
    当該マスクを用いて前記エッチング対象膜に凹部を形成する、パターン形成方法。
  2. 前記第１の有機膜は、炭素原子又は硫黄原子と酸素原子と間の二重結合を有する反応基を含む有機材料で形成される、請求項１に記載のパターン形成方法。
  3. 前記第１の有機膜が、前記第２の有機膜よりも多くの前記反応基を含む、請求項２に記載のパターン形成方法。
  4. 前記金属が、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）のいずれか、又はこれらの組み合わせである、請求項１から３のいずれか一項に記載のパターン形成方法。
  5. 金属原子を含むガスを前記第１の有機膜の前記内側面に晒すことにより、当該第１の有機膜に金属を含有させる、請求項１から４のいずれか一項に記載のパターン形成方法。
  6. 前記第１の有機膜の前記内側面に金属原子を含むガスを晒した後に、当該内側面を酸化ガスに晒す、請求項１から５のいずれか一項に記載のパターン形成方法。
  7. 前記凹部の形成は、フッ素を含むガスで行われる、請求項１から６のいずれか一項に記載のパターン形成方法。
  8. 前記第２の有機膜が化学気相堆積法により前記第１の有機膜の上に形成される、請求項１から７のいずれか一項に記載のパターン形成方法。
  9. 半導体基板上にエッチング対象膜を形成し、
    前記エッチング対象膜の上に第１の有機膜を形成し、
    前記第１の有機膜の上に、当該第１の有機膜の密度よりも高い密度を有する第２の有機膜を形成し、
    前記第２の有機膜と前記第１の有機膜とを、開口を含むマスクへとパターニングし、
    前記マスクの前記開口の側壁に露出する、前記第１の有機膜の内側面から当該第１の有機膜に金属を含有させ、
    当該マスクを用いて前記エッチング対象膜をエッチングすることにより、当該エッチング対象膜に凹部を形成することを含む、半導体装置の製造方法。
  10. 前記エッチング対象膜が、酸化シリコン層と窒化シリコン層とが交互に積層された膜である、請求項９に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550405A (en) * 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US6140200A (en) * 1998-09-02 2000-10-31 Micron Technology, Inc. Methods of forming void regions dielectric regions and capacitor constructions
JP2001118842A (ja) * 1999-10-15 2001-04-27 Nec Corp 半導体装置とその製造方法
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US20130122712A1 (en) * 2011-11-14 2013-05-16 Jong Mun Kim Method of etching high aspect ratio features in a dielectric layer
US9058983B2 (en) * 2013-06-17 2015-06-16 International Business Machines Corporation In-situ hardmask generation
KR101990332B1 (ko) 2016-03-28 2019-06-18 가부시키가이샤 히다치 하이테크놀로지즈 플라스마 처리 방법 및 플라스마 처리 장치
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