TW297159B - - Google Patents
Download PDFInfo
- Publication number
- TW297159B TW297159B TW084111429A TW84111429A TW297159B TW 297159 B TW297159 B TW 297159B TW 084111429 A TW084111429 A TW 084111429A TW 84111429 A TW84111429 A TW 84111429A TW 297159 B TW297159 B TW 297159B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- random access
- insulating layer
- buffer
- conductive
- Prior art date
Links
- 238000005530 etching Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 230000003068 static effect Effects 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 10
- 239000010931 gold Substances 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 10
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 241001331845 Equus asinus x caballus Species 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 2
- 241000270349 Iguana Species 0.000 claims 1
- 239000009731 jinlong Substances 0.000 claims 1
- QWZCSSOOCJGFTI-UHFFFAOYSA-N tricyanosilylformonitrile Chemical compound N#C[Si](C#N)(C#N)C#N QWZCSSOOCJGFTI-UHFFFAOYSA-N 0.000 claims 1
- 239000002699 waste material Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 241000234282 Allium Species 0.000 description 2
- 235000002732 Allium cepa var. cepa Nutrition 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 244000247747 Coptis groenlandica Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- XFXPMWWXUTWYJX-UHFFFAOYSA-N Cyanide Chemical compound N#[C-] XFXPMWWXUTWYJX-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 210000000936 intestine Anatomy 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002262 irrigation Effects 0.000 description 1
- 238000003973 irrigation Methods 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009428 plumbing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000979 retarding effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- KHDSWONFYIAAPE-UHFFFAOYSA-N silicon sulfide Chemical compound S=[Si]=S KHDSWONFYIAAPE-UHFFFAOYSA-N 0.000 description 1
- 210000003625 skull Anatomy 0.000 description 1
- 210000001154 skull base Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
經濟部f央標準局員工消費合作社印製 五、發明説明(1 ) 本發明偽有關一種靜態隨機存取記億《(SRAM)裝置及 其裂造方法,待別針對具有其中之金屬佈線層經由與遇邊 部份内的接觸孔同時形成的單元陣列部份内之接觸孔而被 連接到霄源細線之一種結構的SRAM裝置及其製造方法。 在半導體記慊饉裝置的領域中,依記憧體容量的戡黏 而言,SRAM装置通常被認為是次於動態随機存取記憧醱 (DRAM)装置。然而,由於它的高處理速度與製造上的籣單 性,SRAM記憶體装置己經被赛泛地使用於小型至中型容麗 的裝置中。SRAM記億體箪元主要由兩組正反器霣路組成, 此等正反器電路包括有兩個傳送電晶體、^灌動電晶體u 及兩個負載裝置L也就是說,霣阻或MOS霣晶體)。在此 ,被儲存的倍息是以正反器的输入舆输出端之間的霣壓差 ,也就是節黏累積霣荷,而保存。此電荷經由負載裝置由 霍源線補充。因此,SRAH記億腥裝置不像DRAM装置般需要 恢愎之功能。 SRAM單元可使用空乏型NMOS電晶腥當做該單元的負載 裝置,但由於此法的高電功率消耗,目前己不用此法。取 而代之地,消耗較少電功率並且能容易地被製造,具有高 霣阻的複晶矽已被*泛地使用。然而,由於對記億饅容量 之與日俱增的霈求,複晶矽的高電阻值逐漸降低了負載霄 流與洩漏電流之間的差距,因此降低了記慊體装置的製造 良品率。為了解決此間題,一種採用PMOS薄膜電晶匾(TFT)_ 為負戰装置的CMOS型SRAM單元被採用。 第1画是傅統的SRAM單元的線路匾,顯示一餹採用 本紙張尺度逋用中國國家標準(CNS > A4規格(210X297公嫠) I---- n I —1 I 一-----5, 訂 J- (請先閱讀背面之注意事項再填寫本頁) A7 _B7_ 五、發明説明(2 ) PMOS TFT作為負載霉阻器的完整的CMOS SRAM單元。該CMOS SRAM單元包含有一 NM0S第一傳送霣晶龌·^,其形成於該單 元一側,具有連接至字.組線的閘棰與連接至第一位元線的 汲極;一形成於該單元另一側的NM0S第二傳送電晶黼Τ», 其具有連接到字組線的閘極與連接到第二位元線的汲極; 一NM0S第一驅動電晶體T3,其汲極連接至第一傳送18晶體 的源棰,其源極接地(Vss),並且其閘極連接至第二傅送 霣晶體T*的源極;一 NM0S第二驅動霄晶《Ί\,其汲棰連接 到第二傅送霣晶體Τ8,其源棰接地並且其閛棰連接到第一 傳送霄晶醱^的源極;一PM0S第一TFT Τβ,其汲極連接到 NM0S第一驅動電晶flf Τ3的汲棰,其源極連接到霣源棰(V。。) ,其閘極達接到NM0S第一驅動霣晶體!^的閘極以及NM0S第 二傳送霣晶鼸1^的源極;以及一 PM0S第二TFT Τβ,其汲槿 連接至NM0S第二驅動霣晶體Τ«的汲極,其源極連接至電葱 線,其闊極連接到NM0S第二驅動霣晶體Τ«的閘極以及NM0S 第一傳送轚晶體1\的源極。 在此,為了有低霣流消耗及待命狀態時穩定的資料記 憧能力,酋做PMOS TFT的通道用的複晶矽層通常以薄的厚 度形成。同樣的,電源線V。。在預定的位置被連接到金屬 佈線層,以承載記億匾裝置的電源供應,而且通常由與上 述複晶矽層相同的傳導曆所組成。然而,當如此薄的複晶 矽層被使用時,由於提供固定的霣力至PMOS TFT的通道與 整個記億匾單元的霄源線有一樣薄的厚度,連接《源線以 及金靥佈線層是困難的。也就是說,當電源線經由接觭孔 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(3 ) 被連接到金屬佈線層時,由於單元陣列部份與遇邊霣路部 份之間的階狀差,被很薄地形成的霣源線不可避免地在接 軀孔形成的遇程中被蝕刻了。逭間題將參考第2A與2B園, 予以較詳细地描述。 第2A園是顯示經由接梅孔連接電源線與金腸佈線層的 傅统方法之配置圔,且第2B画是沿著第2A臞的A-A'線切割 的播截面画。 參看第2A圃,參考數宇1^0¾示形成霣源禅的光軍樣式 ,參考數字12表示形成金羼佈線層的光單搛式,參考數宇 14和14 ^分別表示藉以連接金屬佈線層至霣源線的第 觴孔以及蒱以連接金靨佈線層至基體的第二。 參看第2B圈,參考數字20表示半導醱基體,參考#宇 22和26分別表示第一和第二絶緣層,參考數字24表示在記 億腥裝置的單元陣列部份内形成的霣源線,而參考數字28 和28’分別表示出現在單元陣列部份和週邊電路部份内的 金屬佈線層的蝕刻樣式。 依照以上的結構,由於第一和第二接觴孔14和14’通 常同時地被形成,也躭是說,經由相同的蝕刻程序,由非 S叫-SiSr虐臟 ㈣㈣g + SEfife 刻了,逭是因為在諸接觸孔形成於其上之諸部份間的階狀 差,也就是在單元陣列部份和週邊電路部份之間的階狀差 而造成。因此,當形成金羼佈線層的金屬層被沈積時,金 屬佈線層28與電源線24即被不良地連接。 作為解決上述問題的方法,第一和第二接觸孔可各別 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
、tT 經濟部中央揉準局員工消费合作杜印製 A7 B7_ 五、發明説明(4 ) 地被形成。然而,這方法使製造程序棰度地複雜化。 另一種被建議的方法為藉著首先在接觸孔將被形成的 基腥内形成—j;活性靥,霣源線和金屬佈線脣谀此被間接 地連^_5^這方法將參考第3A和3B匾予以描述。 第3A画是顯示經由一 P活性層以連接電葱線和金羼佈 線層的傳統方法之配置圓,第3B圓是沿著第3A圖的B-B’線 切割的播截面匾。在此,相同的元件被以與第2A及2B圈中 相同的參考數字指示,惟在第3A圈中,參考數字16表示形 成P +活性層的光罩樣式以及參考數字15和15’分別表示連 接1^活性層16至霣源線和金靨佈線層的接梅孔,並且在第 38圓中,參考數字21表示一場氣化物層以及參考數字27表 示形成於基鼸表面的「活性層。 依照以上的結構,霣源線和金屬佈線層可經由p|活性 層被連接。然而,為了連接兩傾接觸孔,額外增加的佈設 面積是必須的,因此增加了晶片面積。 為了解決上述問題,本發明之一目的是提供一靜態随 機存取記憶《裝置,其具有一级衝層,可避免當不同的接 , _Ί""丨丨丨_ _ «6孔被同時地形成時,S拄刻深度不同所導致的通度彼JI__ 〇 本發明的另一傾目的是提供一用以製造上述靜態随機 存取記憶體裝置的方法。 為遽成本發明的第一艏目的,一靜態随機存取記億鳢 裝置被提供,其包含有:分割成一單元陣列部份和一遇邊 霣路部份的一半導龌基讎;一第一绝緣層,用以將形成於 本紙張尺度適用中國國家棣準(CNS ) A4規格(210X 297公釐) I- In Is ml 1^1 1^1 ^ -- - - - - - - -- - - —>—^1--aJi -i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明(5 ) 基體上的諸裝置绝錄於一薄膜霣晶匾;一傳導靥,形成於 單元陣列部份内的第一绝緣靥上,以供應霄力;一缓衝層 ,形成於單元陣列部份内的傅導層上;一第二绝線層,形 成於單元陣列部份内的缓衝靥上和遇邊電路部份的第一絶 緣層上;一第一金靥佈線樣式,形成於第二绝綠層上,並 且經由穿透第二絶線層與缓衝層而形成的一第一接觸孔連 接至傳導靥,因此暴露出單元陣列部份内的傳導層;以及 一第二金羼佈線樣式,形成於第二絶緣層上並且經由穿透 第二絶緣層與第一絶緣層而形成的第二接觸孔連接至基體 ,因此暴露出週邊電路部份内的半導體基醴。 依照本發明的一較佳實施例,第二絶緣層是雙重層, 包含有一下HTO層與一上BPSG層;而且缓衝層是由例如矽 氮化物的材料所組成,其相對於第一和第二绝錄層的蝕刻 分離性很高,其厚度為500至1000A。 相同地,傅導層以300至500A的厚度形成是較合宜的 〇 為達成本發明的第二值目的,一種製造靜態隨檐存取 記億髏装置的方法被提供,其包含有下列步思:(a)在一 半導基醱上形成一第一绝緣層;(b)在第一絶緣層上形成 一傳導層與一缓衝層;(c)完成該傳導與缓衡層的光軍樣 式;(d)在傳導層舆缓衝履被完成樣式後,在半導鼉基的 整値表面上形成一第二绝緣層;(e)藉由蝕刻該絶緣層, 形成一第一接觸孔以暴露缓衝層,並且藉由独刻第二絶緣 層與第一絶緣層,形成一第二接《孔以条露基體;(f)藉 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) —^----^----^-裝— (請先閲讀背面之注意事項再填寫本頁) 訂 五、發明説明(6 ) A7 B7 經濟部中央橾準局貝工消費合作社印製 箸蝕刻被第一接觸孔所暴露的级衝層,暴露傳導層的一部 份;(g)在傅導層的一部份被暴露後,藉著沈積一傳導性 材料在半導《基體的整値表面上,並且完成被沈積的傳導 性材料之光罩樣式,形成一經由第一接«孔而被連接至傳 導層的第一金靨佈線樣式,並且形成一經由第二接觸孔而 被連接到基體的第二金靨佈線樣式。 依本發明的一較佳實施例,在步»(e)中第一及第二 絶緣層的独刻程序中,該緩衝靥避免了傅導靥被蝕刻。另 一方面,該缓衝層由矽氮化物形成,第一绝绨層由HTO製 造而且第二絶線層由HTO和BPSG所製造。又第一接《孔形 成於箪元陣列部份内而且第二接觸孔形成於遇邊霣路部份 内是較合宜的,而且傅導層被用作為一薄膜電晶鼸的通道 及一電源線是較佳的。 -依本發明,具有不同深度JliSUBL孔·可簏孤成厢不致# ..一★.一 .一,· I IIPIIMI 11 度蝕刻。 本發明的上述目的及優黏,將可由參看附圖所作下列 較佳實施例之詳细説明而更明白,其中: 第1圔是常見的利用PMOS TFT為負載霄阻器的CMOS SRAH單元的線路園; 第2A圈是顯示經由接觸孔以連接霣源線和金靨佈線靥 的傳统方法之配置臞; 第2B臞是沿著第2A團的A-A’線切割的垂直截面圏; 第3A鼸是顯示經由P活性層以連接霣源線和金颶佈線 層的傅统方法之配置圃; 請 先 閱 讀 背 it 之 t 装 訂 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 10 經濟部中央標準局貝工消費合作社印裝 A7 _B7__ 五、發明説明(7 ) 第3B圖是沿著第3A_的B-B’線切剌的垂直截面匾; 第4圈是顯示依循本發明的靜態随機存取記馆匾裝置 之結構的横截面;以及 第5A到5E圈是依序顯示用以製造依循本發明之靜態隨 機存取記憶黼裝置之方法的画面。 參看第4團,參考數字50表示一半導體基體,參考數 字52表示供隔绝下層装置與薄膜霣晶饉(TFT)的一第一絶 * v 線層,參考數字54表示用以提供固定《力至單元的一傅導 層,參考數字56表示為了預防傅導層54在接觸孔形成遇程 中被蝕刻而形成的一缓衝層;參考數字58表示一第二绝緣 層,其像用以隔離傳導層54並且将在下靥的結構所導致的 不平坦表ir(小階梯)加以平坦化;而參考數字64舆64’ •«V—..................... ................... 分別表示金屬佈線層的第一和第二光罩樣式,其分別形成 於單元陣列和週邊電路部份,而且經由第一和第二接觸孔 。和}1* (見第50圃),被連接至傳導層54。在此由於在 SRAM裝置中,傳導層54既被當做TFT通道又被酋做電源線 ,它以很薄的厚度被形成。 在此,缓衝層56是由蝕刻分離性風鉢於·塞二班篇 緣層52和58很高的材料所製成,藉以避免傅導靥54在第一 _____.. —« !!>«—、......s-_„ -M . -................... 和第二接觸孔^和^形成的過程中被蝕刻。第一絶緣靥52 V.、. ..........' ----—.......... ........ 由高溫氧化物(ΗΤ0)製造,第二絶緣層58由ΗΤ0與硼磷矽玻 璃(BPSG)製造,而且缓衝層56由蝕刻分離性相對於ΗΤ0與 BPSG層很高的矽氰化物製造是較佳的。 依本發明的結構,由於缓衝層是由蝕刻分離性相對於 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) ▼装· *?τ 11 m 經濟部中央梂準局貝工消費合作社印裂 A7 __B7__ 五、發明説明(8 ) 在接《孔形成過程中被蝕刻的層匾很高的材料所製造,因 此缓衝層就作用如同蝕刻防止層,即使當接腾孔在單元陣 列部份中與遇邊《路部份中同時地被形成,薄的傳導層也 不會被蝕刻。於是細電源線及金屬佈線《可經由第一接》 孔被連接。 第5A至5E匯依序地是依本發明而製造靜態隨機存取記 億腰裝置之方法的表示圖。 第5A圖顯示形成傅導層54與缓衝層56的步班。用以隔 絶較低曆體與薄膜電晶體的第一絶綠層52藉著沈積矽氧化 物,例如HTO,而形成。然後,用以形成TFT通道及電源線 的傳導層54藉由沈積比如複晶矽的傳導性材料在第一绝錁 層52之上而形成。接下來,離子被佈植在傳導層54的通道 區域(未獪示出)以形成TFT通道。而後缓銜層56在傳導 層54之上,以蝕刻分離性相對於HTO與BPSG層很大的一種 绝緣材料形成。在此,缓衝層56的厚度為500至1000A並 且可由矽«化物所形成。 第5BID顯示完成傳導曆54的樣式之步篇。傳導層54被 完成樣式以形成TFT通道舆電源線。在此,缓衝層56同時 地被完成樣式是較合宜的。 第5C圔顯示形成第二绝续層58的步驟。用於隔绝傳導 靥54並且将由在下層的結構造成的不平坦表面平坦化的第 二绝線層58,藉著依序地沈積绝綠材料,例如ΗΤ0與BPSG ,而被形成於傳導層54所完成樣式所生成结構之上。 在此,ΗΤ0是用以避免BPSG的珊和磷被擴散到傅導層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •Λ 12 9 9 經濟部中央樣準局頁工消費合作社印製 A7 _B7_ 五、發明説明(9 ) 54的側面。 第5D圖顯示形成第一和第二接觸孔匕和|18的步嫌。光 阻劑被沈積在第二絶緣層58形成之後所生成结構的整e表 面上,並且一光阻劑樣式(未飨示出)利用形成接梅孔的 光罩樣式而形成。第二絶揉層58然後利用光阻劑樣式作為 蝕刻光軍,被選擇性地漉蝕刻至一部份的厚度,而後針對 第二绝緣層5 8的剩餘厚度和週邊電路部份内的第一絶緣 52,執行乾蝕刻。結果,用以暴露記億體的單元陣列部份 内的缓蔺層56的第一接觸孔ht和用以暴露週邊電路部份内 的基«的第二接觸孔{^被同時地形成於基體上。因此,雷 第一和第二接觴孔匕和11»形成時,以蝕刻分離性相對於_ 一和第二絶緣層52和58很大的材料形成的缓衝層56,即避 免了在其下面的傳導層54被蝕刻。 第5E圖顯示了用以形成金臑佈線層的第一和第二樣式 64和64’的步驟。首先,傳導靥54藉由蝕刻暴露在第一接 觸孔内的缓衝層56而被暴霉,而後金屬層藉著沈積一傳 導性材料而被形成於先前生成之給構的整値表面上。其次 ,藉由對沈積的傳導性材料完成樣式,連接到傳導層54的 第一樣式64和連接至基匾50的第二樣式64’邸被形成。 依照上述的本發明中較佳實施例的製造方法,當諸接 觸孔由同時被形成至彼此不同之深度時,因為蝕刻置不同 而導致的過小的蝕刻邊限的問題即可被解決。因此,在記 億鳢匾元區域内用以連接電源線與金屬佈線靥的接»孔, 和在週邊霣路部份内用以連接基體與金靨層的接觸孔,卽 本紙張尺度適用中國國家橾準(CNS ) Μ規格(210X297公嫠) 丨I I I I I —AI I I. I 訂 T— (請先閱讀背面之注意事項再填寫本頁) 13 A7 B7 五、發明説明(10 ) 可同時地被形成。 本發明不受限於上面所述之特別實施例,並且對於熟 悉此技S者將知本發明可有進一步之修正與改進。 (請先閲請背面之注意事項再填寫本頁) 訂. 經濟部中央標準局員工消費合作社印製 元件標號對照 10 ....11源線光罩樣式 27 ....活性層 12 ....金屬佈線層光罩樣式 28 ....箪元陣列部份金屬佈 14 ....第一接觸孔 線層蝕刻樣式 14, ....第二接觭孔 28' ....週邊電路部份金鼷佈 15 ....接嫌孔 線層蝕刻樣式 15, ....接觴孔 50 ....半導腥基體 16 ....P +活性層光罩樣式 52 ....第一絶纗靥 20 ....半導髏基鳢 54 ....傳導層 21 ....場氣化物層 56 ....缓衝靥 22 ....第一絶緣層 58 ....第二絶線層 24 ...»爾源線 64 ....金属佈線層第一樣式 26 ....第二絶綠層 64' ....金屬佈線層第二樣式 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 14
Claims (1)
- 經濟部中央橾準局貝工消費合作社印製 A8 B8 ____§_ 六、申請專利範圍 1· 一種靜態隨機存取記億《裝置,其包含有: —半導臞基臁,其披分割成一單元陣列部份舆一 週邊霣路部份; 一第一绝緣層,用以將形成於該基齷上的裝置隔 绝於一薄膜霣晶釀; 一傅導層,形成在該單元陣列部份内的該第一絶 錄層上,用以供應電力; 一緩衝層,形成於該單元陣列部份内的該傳導層 上; 一第二绝緣層,形成於該單元陣列部份内的缓衝 層上以及該遇邊霣路部份的該第一绝緣層上; 一第一金靥佈線樣式,形成於該第二絶嫌層上並 且經由穿透該第二绝鐮靥與該缓衝靥而形成的一第一 接觸孔連接到該傳導層,因此暴露該單元陣列部份内 的該傅導暦;以及 一第二金靨佈線櫬式,形成於該第二绝錁靥上並 且經由穿透該第二絶鏟層與該第一绝续層形成的一第 二接觸孔連接到該基龌,因此暴露該週邊霄路部份内 的該半導醱基釀》 2. 如申請專利範圍第1項之靜態隨機存取記嫌臞裝置, 其中該第二絶緣層是一種包括一下方HTO層與一上方 BPSG靥的雙重層。 3. 如申請專利範匾第1項之靜態随機存取記值腰裝置, 其中該缓衝層是由相對於該第一和第二絶緣靥,其蝕 本紙張尺度逋用中國國家橾率(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本萸) 訂; 15 經濟部中央標準局貝工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 刻分皤性很高的一種材料所形成。 4. 如申誚專利範園第3項之靜態随檐存取記值饑裝置, 其中該缓衝層是由矽氰化物所形成。 5. 如申請專利範園第1項之靜態隨機存取記憧膿裝置, 其中該缓衝靥是以500至1000A的厚度而形成。 6. 如申請專利範園第1項之靜態随機存取記億體裝置, 其中該傳導廢是以300至500 A的厚度而形成。 7. —種用以製造靜態》機存取記億龌装置之方法,其包 含以下步a: (a) 在一半導艟基«上形成一第一绝狳層; (b) 在該第一絶纗靥上形成一傅導靥與一缓衝層; (c) 將該等傳導與缓衝《加以形成樣式; (d) 在該等傅導與缓衝層形成樣式之後,在該半導臁 層基髓的轚餹表面上形成一第二绝緣層; (e) 藉由蝕刻該绝錁靥形成用以暴露該缓衝靥之一第 一接觸孔,並且藉由蝕刻該绝緣層與第一絶綠層 形成用以暴露該基疆之一第二接觸孔; (f) 藉由蝕刻由該第一接觸孔暴S的级衝層,暴露該 傳導層的一部份;以及 U)在該傳導層的一部份被暴露之後,藉由沈積一傳 導性材料於該半導釀基鼸的整值表面上,以及將 該沈稹的傳導性材料形成樣式,形成經由該第一 接觸孔而連接到該傅導靥之一第一金屬佈線樣式 並且形成經由該第二接皤孔連接到該基體之一第 本紙張尺度適用中國國家橾準(CNS > Λ4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂. 16 A8 B8 C8 D8 七、申請專利範圍 二金羼佈線樣式。 8. 如申請專利範困第7項之製造靜態隨機存取記億《装 置的方法,其中該缓衝層在該步驟(e)内該第一和第 二絶緣層的蝕刻程序中避免該傳導層被蝕刻。 9. 如申請專利範圍第7項之製造靜態随機存取記值讎装 置的方法,其中該缓衢靥是由矽氪化物所形成。 10. 如申讅專利範圍第7項之製造靜態随機存取記德II装 置的方法,其中該第一绝緣層由ΗΤ0製成並且該第二 絶緣靥由ΗΤ0與BPSG製成。 11. 如申請專利範圍第7項之製迪靜態隨機存取記德黼裝 置的方法,其中該第一接«孔被形成於單元陣列部份 内並且該第二接觭孔被形成於週邊《路部份内。 12. 如申請專利範圍第7項之製造靜態随機存取記德體裝 置的方法,其中該傳導層是當做一薄膜鬣晶體的通道 與一電源線。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局Λ工消费合作社印装 本紙張尺度遑用中國國家揉準(CNS > Α4说格(210X297公釐) 17
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940040680A KR0145058B1 (ko) | 1994-12-31 | 1994-12-31 | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW297159B true TW297159B (zh) | 1997-02-01 |
Family
ID=19406287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW084111429A TW297159B (zh) | 1994-12-31 | 1995-10-28 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5856706A (zh) |
JP (1) | JPH08330446A (zh) |
KR (1) | KR0145058B1 (zh) |
TW (1) | TW297159B (zh) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5789317A (en) | 1996-04-12 | 1998-08-04 | Micron Technology, Inc. | Low temperature reflow method for filling high aspect ratio contacts |
US5994780A (en) * | 1997-12-16 | 1999-11-30 | Advanced Micro Devices, Inc. | Semiconductor device with multiple contact sizes |
JP3515363B2 (ja) * | 1998-03-24 | 2004-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
KR20000012252U (ko) * | 1998-12-16 | 2000-07-05 | 전주범 | 압전소자를 사용한 커넥터 |
US6720660B1 (en) * | 1998-12-22 | 2004-04-13 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
JP3204316B2 (ja) * | 1998-12-28 | 2001-09-04 | 日本電気株式会社 | 半導体装置の製造方法 |
US6521947B1 (en) * | 1999-01-28 | 2003-02-18 | International Business Machines Corporation | Method of integrating substrate contact on SOI wafers with STI process |
US6165891A (en) * | 1999-11-22 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer |
KR100346832B1 (ko) * | 2000-01-12 | 2002-08-03 | 삼성전자 주식회사 | 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법 |
KR100354440B1 (ko) * | 2000-12-04 | 2002-09-28 | 삼성전자 주식회사 | 반도체 장치의 패턴 형성 방법 |
KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
US6621129B1 (en) * | 2002-05-24 | 2003-09-16 | Macronix International Co., Ltd. | MROM memory cell structure for storing multi level bit information |
KR20080076459A (ko) * | 2007-02-16 | 2008-08-20 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조방법 |
US9318441B2 (en) | 2007-12-14 | 2016-04-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die |
US8456002B2 (en) | 2007-12-14 | 2013-06-04 | Stats Chippac Ltd. | Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief |
US7767496B2 (en) | 2007-12-14 | 2010-08-03 | Stats Chippac, Ltd. | Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer |
US8343809B2 (en) * | 2010-03-15 | 2013-01-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die |
US8183095B2 (en) | 2010-03-12 | 2012-05-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation |
US9548240B2 (en) | 2010-03-15 | 2017-01-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62229976A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
US5401994A (en) * | 1991-05-21 | 1995-03-28 | Sharp Kabushiki Kaisha | Semiconductor device with a non-uniformly doped channel |
EP0523856A3 (en) * | 1991-06-28 | 1993-03-17 | Sgs-Thomson Microelectronics, Inc. | Method of via formation for multilevel interconnect integrated circuits |
JP3065829B2 (ja) * | 1992-12-25 | 2000-07-17 | 新日本製鐵株式会社 | 半導体装置 |
KR0161378B1 (ko) * | 1994-06-13 | 1998-12-01 | 김광호 | 바이폴라 접합 트랜지스터 제조방법 |
US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
KR0161398B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
KR0176199B1 (ko) * | 1996-03-19 | 1999-04-15 | 김광호 | 반도체 소자의 접촉창 형성방법 |
KR0183877B1 (ko) * | 1996-06-07 | 1999-03-20 | 김광호 | 불휘발성 메모리 장치 및 그 제조방법 |
KR100267087B1 (en) * | 1997-01-07 | 2000-10-02 | Samsung Electronics Co Ltd | Manufacturing method of capacitor device |
-
1994
- 1994-12-31 KR KR1019940040680A patent/KR0145058B1/ko not_active IP Right Cessation
-
1995
- 1995-10-28 TW TW084111429A patent/TW297159B/zh not_active IP Right Cessation
- 1995-11-06 JP JP7286956A patent/JPH08330446A/ja active Pending
- 1995-11-13 US US08/557,865 patent/US5856706A/en not_active Expired - Lifetime
-
1998
- 1998-10-14 US US09/172,441 patent/US6110773A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6110773A (en) | 2000-08-29 |
KR960026113A (ko) | 1996-07-22 |
US5856706A (en) | 1999-01-05 |
KR0145058B1 (ko) | 1998-07-01 |
JPH08330446A (ja) | 1996-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW297159B (zh) | ||
KR940005889B1 (ko) | 반도체기억장치 및 그 제조방법 | |
US4871688A (en) | Sequence of etching polysilicon in semiconductor memory devices | |
KR100455282B1 (ko) | 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법 | |
JP3367776B2 (ja) | 半導体装置 | |
US4574465A (en) | Differing field oxide thicknesses in dynamic memory device | |
KR910020820A (ko) | 반도체 기억장치 및 그 제조방법 | |
US4957878A (en) | Reduced mask manufacture of semiconductor memory devices | |
JPS61107762A (ja) | 半導体記憶装置の製造方法 | |
JP2000243857A (ja) | 半導体メモリデバイス及びその製造方法 | |
KR19990034156A (ko) | 에스램(sram)셀의 구조 및 이의 제조방법 | |
JP2581411B2 (ja) | 半導体記憶回路装置及びその製造方法 | |
US4564854A (en) | Combined MOS/memory transistor structure | |
US5751035A (en) | Semiconductor device provided with LDD transistors | |
JPS63136559A (ja) | 半導体記憶装置におけるプレート配線形成法 | |
JP3191689B2 (ja) | 半導体記憶装置及びその製造方法 | |
JPH08274275A (ja) | 半導体装置およびその製造方法 | |
US4457066A (en) | Method of making single-level polysilicon dynamic memory array | |
US4345364A (en) | Method of making a dynamic memory array | |
JPS643341B2 (zh) | ||
KR0161418B1 (ko) | Sram의 pmos 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법 | |
JPH05304264A (ja) | 半導体集積回路装置の製造方法 | |
KR100338816B1 (ko) | Sram의 mos 트랜지스터 및 박막 트랜지스터의게이트전극 형성방법 | |
TW582111B (en) | Semiconductor chip and semiconductor device therefor | |
KR100390903B1 (ko) | 반도체 장치의 에스램 셀 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |