TW202316692A - 複合基板及複合基板之製造方法 - Google Patents

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Abstract

[課題] 本發明旨在提供一種「能抑制翹曲之產生」之複合基板。 [解決手段] 依本發明一實施態樣之複合基板，具有：支持基板；及壓電膜，配置於該支持基板之上方；該壓電膜以多晶體構成，該多晶體之以Lotgering（洛特格林）法求出之C軸取向度在80%以下。

Description

複合基板及複合基板之製造方法
本發明有關於複合基板及複合基板之製造方法。
令電能–機械能轉換膜振動之壓電致動器，實際應用於墨水噴射記錄裝置之液滴噴頭。近年來，人們期待壓電致動器被應用於其他用途（例如抬頭顯示器用之MEMS鏡元件）。使用於壓電致動器之壓電元件，例如專利文獻1揭示，採用一種複合基板，其具備：下部電極，形成於基板上；壓電層，形成於下部電極上；及上部電極，形成於壓電層上。作為其他例子，如專利文獻2揭示，採用一種壓電元件，其藉由黏接劑接合設置有上部電極及下部電極的壓電體、與支持基板而成。 [先前技術文獻]
專利文獻1：國際專利公開第2017/043383號 專利文獻2：日本特許第5525351號公報
[發明欲解決之課題]
然而，上述複合基板之製作上，使用專利文獻1揭示之方法時，存在有易於產生翹曲之問題。翹曲之產生導致良率下降。即便使用專利文獻2揭示之方法，雖然能抑制翹曲之產生，但壓電體不容易減薄，例如難以適用於低電壓驅動之壓電致動器。又，由於使用黏接劑（典型例子為有機黏接劑），因此耐高溫可靠度如何也令人擔心。
本發明係有鑑於上述問題而完成，其主要目的在於提供一種「能抑制翹曲之產生」之複合基板。 [解決課題之手段]
1.依本發明一實施態樣之複合基板，具有：支持基板；及壓電膜，配置於該支持基板之上方；該壓電膜以多晶體構成，該多晶體之以Lotgering法求出之C軸取向度在80%以下。 2.上述1記載之複合基板，更具有：接合層，配置於該支持基板與該壓電膜之間；該接合層可以非晶體構成。 3.上述1或2記載之複合基板中，該壓電膜可包含PZT系化合物。 4.上述1至3中任一者記載之複合基板中，該壓電膜可包含三成分系PZT。 5.上述1至4中任一者記載之複合基板中，該壓電膜可以燒結體構成。 6.上述1至5中任一者記載之複合基板中，該壓電膜之厚度可在0.3μm以上100μm以下。 7.上述1至6中任一者記載之複合基板，可更具有：電極，配置於該壓電膜與該支持基板之間；該電極可包含第一電極層、第二電極層、及第三電極層；構成該第一電極層之材料、與構成該第三電極層之材料，可實質上相同。 8.上述1至7中任一者記載之複合基板，可更具有：電極，配置於該壓電膜與該支持基板之間；該電極可以非晶體構成。 9.上述1至8中任一者記載之複合基板，可更具有：含氬非晶質層，配置於該壓電膜與該支持基板之間，且含有氬。 10.上述1至9中任一者記載之複合基板中，可在該支持基板之上側之端部形成非晶質區域，該非晶質區域之厚度可為2nm～30nm。 11.上述10記載之複合基板中，該非晶質區域可含有氬，該非晶質區域之氬濃度可為0.5atm%～30atm%。 12.上述1至11中任一者記載之複合基板，其總厚度變異（TTV，Total Thickness Variation）可在10μm以下。 13.依本發明另一實施態樣之壓電元件，具備上述1至12中任一者記載之複合基板。
14.依本發明又另一實施態樣之複合基板之製造方法，包含：基板準備步驟，準備一使用燒結體構成之壓電基板；及接合步驟，接合該壓電基板與支持基板。 15.上述14記載之複合基板之製造方法，可更包含：接合層成膜步驟，於300℃以下，在該壓電基板形成接合層。 16.上述14或15記載之複合基板之製造方法，可更包含：電極成膜步驟，於300℃以下，在該壓電基板形成電極。 [發明之效果]
依本發明一實施態樣，可提供一種「能抑制翹曲之產生」之複合基板。
以下，針對本發明之實施態樣，參照圖式進行說明，但本發明不限定於此等實施態樣。又，為了使技術之說明更明確，因此相較於實施態樣，圖式有時示意地顯示各部的寬度、厚度、形狀等，但到底仍是例子，並不限定本發明之技術解讀。
A.複合基板 圖1係顯示依本發明第一實施態樣之複合基板之概略構成的示意剖面圖。複合基板100依序具有支持基板10、接合層20、電極（下部電極）30、及壓電膜40。圖示例子中，下部電極30從壓電膜40一側，依序包含第一下部電極層31、第二下部電極層32、及第三下部電極層33。
在此雖未圖示，複合基板100更具有任何層亦可。此種層的種類・功能、數目、組合、配置等，可依目的而適當設定。例如，複合基板100具有配置於壓電膜40上之電極（上部電極）亦可。作為典型例子，複合基板100被使用作為致動器，例如在上部電極上設置配線層。
圖2係顯示依本發明第二實施態樣之複合基板之概略構成的示意剖面圖。複合基板110依序具有支持基板10、接合層20、及壓電膜40。上述第一實施態樣中，在支持基板10（接合層20）與壓電膜40之間，配置有電極30。相對於此，第二實施態樣未配置有電極30，這一點不同於第一實施態樣。因此，複合基板110可具有配置於壓電膜40上之電極（上部電極）。
圖3係顯示依本發明第三實施態樣之複合基板之概略構成的示意剖面圖。複合基板120具有支持基板10、及壓電膜40。上述第二實施態樣中，在支持基板10與壓電膜40之間，配置有接合層20。相對於此，第三實施態樣未配置有接合層20，這一點不同於第二實施態樣。又，在此雖未圖示，省略接合層20時，在壓電膜40之支持基板10一側之端部，可形成有後述非晶質區域。
一實施態樣中，複合基板110、120，例如可在藉由蝕刻等去除支持基板10及接合層20而形成的壓電膜40之露出面，形成電極（下部電極）。
複合基板可製作成任何適當之形狀。一實施態樣中，可製作成所謂晶圓的態樣。複合基板之尺寸可依目的而適當設定。例如，晶圓之直徑為50mm～150mm。
複合基板之總厚度變異（TTV，Total Thickness Variation）較佳在10μm以下、更佳在5μm以下、又更佳在2μm以下。
A－1.壓電膜 壓電膜以多晶體構成。多晶體為非定向結晶。在此，所謂的非定向，意指以Lotgering（洛特格林）法求出之C軸取向度在80%以下、較佳在60%以下、更佳在40%以下、又更佳在20%以下、最佳在10%以下。作為典型例子，壓電膜以燒結體構成。例如，TEM觀察下可確認壓電膜中有晶粒邊界。藉由採用此種構成，可得到能抑制翹曲之產生之複合基板。具體而言，由於可單獨形成壓電膜，因此不會例如在形成壓電膜時因為和其他構件之交互作用而產生內部應力。又，由於以非定向之多晶體構成壓電膜，因此構成壓電膜之材料的選項增加，可因應於多樣化之特性。具體而言，可配合需要，而微調整壓電常數、介電常數、機電耦合係數、居禮溫度等特性。此外，可以低成本形成壓電膜，有助於提高複合基板之可靠度。
上述以Lotgering法求出之C軸取向度，為採用下述數式從「以X光繞射裝置測定而得到的XRD圖譜」計算出來之（001）面之取向度F （ 00l ）。 F （ 00l ）＝（p－p 0）/（1－p 0）×100 p＝ΣI（00l）/ΣI（hkl） p 0＝ΣI 0（00l）/ΣI 0（hkl） （I、I 0表示繞射強度，p、p 0為來自C軸繞射面（00l）之繞射強度、與全繞射面（hkl）之繞射強度的比。I、p為從壓電膜（壓電基板）之XRD圖譜得到的值，I 0、p 0為從壓電膜（壓電基板）被粉末化而成之試樣之XRD圖譜得到的值。）
構成壓電膜之材料，可採用任何適當之鐵電體。較佳係採用PZT（鋯鈦酸鉛）系化合物。PZT系化合物，不僅是具有鈣鈦礦結構之鈦酸鉛與鋯酸鉛的二成分系PZT（PbZrO 3－PbTiO 3），亦可採用三成分系PZT。由於以非定向之多晶體構成壓電膜，因此壓電膜可包含三成分系PZT。藉由使用三成分系PZT，可使得到之複合基板（壓電元件）因應於多樣化之特性。具體而言，可配合需要，而微調整壓電常數、介電常數、機電耦合係數、居禮溫度等特性。
壓電膜含有之Zr與Ti的原子數比（Zr/Ti），較佳在0.7以上2.0以下、更佳在0.9以上1.5以下。
上述三成分系PZT，典型例子為ATiO 3－PbZrO 3－PbTiO 3、或PbBO 3－PbZr O 3－PbTiO 3，A及B分別表示Pb、Zr及Ti以外之化學元素。三成分系PZT之第三成分含有之元素A，可舉例如Li、Na、K、Bi、La、Ce、Nd。三成分系PZT之第三成分含有之元素B，可舉例如Li、Cu、Mg、Ni、Zn、Mn、Co、Sn、Fe、Cd、Sb、Al、Yb、In、Sc、Y、Nb、Ta、Bi、W、Te、Re。此等元素可單獨使用、或者組合兩種以上使用。
第三成分相對於「壓電膜含有之Zr、Ti、Pb與第三成分（元素A及/或元素B）的總和」之比率，具體而言為第三成分/（Zr＋Ti＋Pb＋第三成分）之原子數比，較佳在0.05以上0.25以下、更佳在0.10以上0.20以下。
上述原子數比（比率），可藉由能量分散X射線分析法（EDX）進行組成分析而求出。
構成壓電膜之材料的其他具體例子，可舉例如PMN－PT（Pb（Mg 1/3Nb 2/3）O 3－PbTiO 3）、鈦酸鋇（BaTiO 3）、鈦酸鉛（PbTiO 3）、偏鈮酸鉛（PbNb 2O 6）、鈦酸鉍（Bi 4Ti 3O 12）、KNN（（K 0.5Na 0.5）NbO 3）、KNN－LN（（（K 0.5Na 0.5）NbO 3）－LiNbO 3）、及BT－BNT－BKT（（Bi 0.5Na 0.5）TiO 3－（Bi 0.5K 0.5）TiO 3－BaTiO 3）等。
壓電膜之厚度，例如在0.2μm以上、較佳在0.3μm以上、更佳在1μm以上、又更佳在3μm以上。一實施態樣中，壓電膜之厚度在5μm以上亦可、6μm以上亦可。依此種厚度，例如可得到低電壓驅動下有高位移之致動器。例如，藉由濺鍍等成膜而形成壓電膜時，因為所得到之壓電膜之膜應力、生產率等關係，難以實現此種厚度。相對於此，藉由以非定向之多晶體構成壓電膜，可設定在此種厚度。又，藉由以非定向之多晶體構成壓電膜，即便是此種厚度，仍可得到能抑制翹曲之產生之複合基板。另一方面，壓電膜之厚度，例如在200μm以下、較佳在150μm以下、更佳在100μm以下，又更佳在50μm以下，最佳在20μm以下。依此種厚度，可抑制因為和支持基板之熱膨脹差而造成問題（例如因為加熱導致裂開）。例如，可適用於壓電元件製作時之加熱製程（例如100℃以上）。具體而言，可適用於製作MEMS元件時利用光微影技術等進行的光罩形成。
如上述，壓電膜可使用燒結體構成。燒結體可以任何適當之方法形成。一實施態樣中，可藉由對原料粉末進行加壓燒結而形成。作為具體例子，可藉由對於被混合成預定之摻合比的原料粉末、或預煅燒「被混合成預定之摻合比的原料粉末」後再粉碎至預定之粒徑（例如0.1μm～10μm）的粉末，進行加壓燒結而形成。加壓燒結可採用任何適當之方法。具體而言，可採用HIP法、熱壓法等。
壓電膜，例如可藉由對燒結體（壓電基板）施加研磨、拋光等達到所希望之厚度而得。形成壓電膜時，在任何適當之時間點進行極化處理。一實施態樣中，在形成板狀之燒結體（壓電基板）之彼此對向面各自設置一對電極，利用從一電極朝向另一電極之方向之電場施加極化處理後，再藉由施加上述研磨、拋光等，而得到壓電膜。
壓電膜之算數平均粗度Ra，較佳在2nm以下、更佳在1nm以下，又更佳在0.3nm以下。
A－2.支持基板 支持基板可使用任何適當之基板。支持基板可以單晶體構成，亦可以多晶體構成。又，以金屬構成亦可。作為構成支持基板之材料，較佳係選自由矽、矽鋁氮氧化物、藍寶石、堇青石、富鋁紅柱石、玻璃、石英、水晶、氧化鋁、SUS、鐵鎳合金（42鐵鎳合金）、及黃銅構成之群組。
上述矽可為單晶矽，可為多晶矽，亦可為高電阻率矽。支持基板亦可為絕緣矽（SOI，Silicon on Insulator）。
上述矽鋁氮氧化物，典型例子為將氮化矽與氧化鋁之混合物燒結而得的陶瓷，具有例如以Si 6 － wAl wO wN 8 － w表示之組合。具體而言，矽鋁氮氧化物具有在氮化矽中混合有氧化鋁之組成，化學式中之w表示氧化鋁之混合比率。w較佳在0.5以上4.0以下。
作為典型例子，上述藍寶石為具有Al 2O 3組成之單晶體，上述氧化鋁為具有Al 2O 3組成之多晶體。氧化鋁較佳為透光性氧化鋁。
作為典型例子，上述堇青石為具有2MgO・2Al 2O 3・5SiO 2組成之陶瓷，上述富鋁紅柱石為具有3Al 2O 3・2SiO 2～2Al 2O 3・SiO 2範圍組成之陶瓷。
支持基板之厚度可為任何適當之厚度。支持基板之厚度為例如100μm～1000μm。
A－3.接合層 複合基板可包含之接合層之構成材料，可舉例如矽、氧化鉭、氧化鈮、氧化鋁、氧化鈦、氧化鉿。接合層之厚度為例如5nm～1μm、較佳為10nm～200nm。
作為典型例子，接合層以非晶體構成。具體而言，接合層可為非晶質層。由於以非晶體構成接合層，因此例如後述拋光將容易進行，容易在接合面具有適當之表面粗度。
接合層可以任何適當之方法成膜。例如，可藉由濺鍍、真空蒸鍍、離子束輔助蒸鍍（IAD）等物理蒸鍍、化學蒸鍍、原子層沉積（ALD）法成膜。接合層之成膜，例如可在室溫（25℃）～300℃下進行。
A－4.電極 圖示例子中，電極（下部電極）具有包含第一下部電極層、第二下部電極層、及第三下部電極層之疊層構造。和接鄰於電極之層接觸的第一下部電極層及第三下部電極層，分別可發揮作為密接層之功能。構成第一下部電極層及第三下部電極層之材料，可使用例如Ti、Cr、Ni、Mo、Al等金屬。此等材料可單獨使用、或者組合兩種以上使用。
一實施態樣中，構成第一下部電極層之材料、與構成第三下部電極層之材料，實質上相同。具體而言，第一下部電極層、與第三下部電極層具有實質上相同之組成。例如，以金屬（例如Ti）構成第一下部電極層，以金屬（例如Ti）構成第三下部電極層。藉由以非定向之多晶體構成壓電膜，可採用此種構成。例如，藉由成膜而形成壓電膜時，接鄰層（電極）具有作為壓電膜之種晶層的功能，以具有預定之物理性質（例如晶格常數）之材料構成。相對於此，藉由以非定向之多晶體構成壓電膜，構成接鄰層（電極）之材料之選項增加。例如，可從生產效率、得到之複合基板（壓電元件）之特性等觀點，選擇材料。
可發揮作為和接鄰層密接之層的功能之第一下部電極層及第三下部電極層，兩者之厚度分別例如在1nm以上100nm以下，較佳在3nm以上50nm以下，更佳在5nm以上20nm以下。
作為構成第二下部電極層之材料，較佳係使用Pt、Au等金屬。第二下部電極層之厚度，例如在10nm以上1000nm以下，較佳在50nm以上250nm以下。
作為典型例子，電極（第二下部電極層）以非晶體構成。依此種構成，例如有助於抑制得到之複合基板有翹曲。
電極可以任何適當之方法成膜。例如，可藉由濺鍍、真空蒸鍍、離子束輔助蒸鍍（IAD）等物理蒸鍍法成膜。一實施態樣中，上述第一下部電極層、與上述第三下部電極層，可使用相同靶材（例如Ti靶材）在相同條件下濺鍍而成膜。電極之成膜，例如可在室溫（25℃）～300℃下進行。
A－5.製造方法 上述複合基板，例如可藉由接合（直接接合）上述壓電膜或壓電基板、與上述支持基板而得。
圖4A～圖4C係顯示依一實施態樣之複合基板之製程例的圖式。圖4A顯示在壓電基板42將電極30及接合層20成膜完畢後之狀態。壓電基板42具有彼此對向之第一主面42a與第二主面42b，在第一主面42a側依序成膜第一下部電極層31、第二下部電極層32、及第三下部電極層33而形成電極30，接著成膜接合層20。
圖4B顯示直接接合成膜有電極30及接合層20之壓電基板42、與支持基板10的步驟。直接接合之際，接合面藉由任何適當之活化處理加以活化係屬較佳。例如，活化接合層20之表面20a，並活化支持基板10之表面10a後，使接合層20之活化面、與支持基板10之活化面接觸並進行加壓，藉以直接接合。以前述方式，製得圖4C所示之複合基板102。
一實施態樣中，接合層20之活化面側之端部、及/或支持基板10之活化面側之端部，含有構成活化處理中使用之氣體之元素（例如氬）。具體而言，接合層20、及/或支持基板10之活化面側之端部，為含有構成活化處理中使用之氣體之元素的非晶質區域（包含非晶體的區域）。此種非晶質區域之厚度為例如2nm～30nm。非晶質區域之氬濃度為例如0.5atm%～30atm%。非晶質區域中之氬分布狀態不特別限定，但例如非晶質區域中隨著靠近活化面側而氬濃度升高。
作為典型例子，對得到之複合基板102之壓電基板42之第二主面42b施加研磨、拋光等加工，俾成為上述所希望厚度之壓電膜。一實施態樣中，施加研磨、拋光等加工，俾使得到之壓電膜之厚度在0.2μm以上。依此種態樣，不會因為加工負載而減弱壓電膜之晶粒邊界之結合力、或和支持基板之結合力，可抑制構成壓電膜之結晶發生脱粒、或壓電膜剝落。
各層（具體而言為壓電膜或壓電基板、支持基板、接合層）之表面，較佳係設計成平坦面。具體而言，各層表面之算數平均粗度Ra，例如在5nm以下、較佳在2nm以下、更佳在1nm以下，又更佳在0.3nm以下。作為使各層表面平坦化之方法，可舉例如以化學機械拋光（CMP）、研光（lap）等進行之鏡面拋光。
上述成膜、接合之際，例如，為了去除拋光劑之殘渣，較佳係清洗各層表面。清洗方法可舉例如濕式清洗、乾式清洗、及刷擦清洗。其中，從可簡易且有效率地清洗之觀點，較佳為刷擦清洗。作為刷擦清洗之具體例子，可使用清洗劑（例如獅王股份有限公司（Lion Corporation）製、SUNWASH系列）之後，使用溶劑（例如丙酮與異丙醇（IPA）之混合溶液）以刷擦清洗機進行清洗。
作為典型例子，上述活化處理係藉由照射中性射束而進行。較佳係使用如日本特開2014－086400號公報記載之裝置的裝置產生中性射束，並照射此射束，藉以進行活化處理。具體而言，使用鞍形場式之高速原子束源作為射束源，對處理室導入氬、氮等鈍性氣體，並從直流電源往電極施加高電壓。藉此，因為電極（正極）與殼體（負極）之間所產生之鞍形場式電場，電子產生運動，而從鈍性氣體產生原子束與離子束。到達至柵極之射束中，由於離子束在柵極被中和，因此中性之原子束乃從高速原子束源射出。以射束照射進行活化處理時之電壓，較佳係設定為0.5kV～2.0kV。以射束照射進行活化處理時之電流，較佳係設定為50mA～200mA。
上述接合面之接觸及加壓，較佳係在真空環境氣氛下進行。作為典型例子，此時之溫度為常溫。具體而言，較佳在20℃以上40℃以下、更佳在25℃以上30℃以下。施加之壓力較佳為100N～20000N。
圖示例子中，接合設置有電極及接合層之壓電基板、與支持基板，而得到複合基板，但不限於此種態樣。例如，將可配置於壓電膜、與支持基板之間的層（例如電極、接合層）設置於支持基板側之後，再接合支持基板、與壓電基板（壓電膜）亦可。具體而言，複合基板可具有含氬非晶質層，該含氬非晶質層位於壓電膜與支持基板之間，且含有氬。含氬非晶質層可對應於上述非晶質區域。
以下，利用實施例具體說明本發明，但本發明不為此等實施例限定。又，只要未特別說明，下述步驟係在室溫下進行。
［實施例1］ 以PbZrO 3粉末、PbTiO 3粉末、Nb 2O 5粉末、及ZnO粉末為分散劑，使用水利用球磨機攪拌混合，並使得到之混合物乾燥，而在大氣中煅燒（900℃、兩小時）。其後，再度利用球磨機進行20小時之濕式粉碎，得到粒徑約1μm之粉末。然後，將此粉末衝壓成型，而得到成形體。
對於得到之成形體，在大氣中進行1250℃、兩小時之預煅燒。煅燒後，在大氣中冷卻，而得到預煅燒體。將「得到之預煅燒體被放入充填有PbO與ZrO 2之混合粉末之容器內且在容器頂部加上蓋子」而得之整體，置入內熱式高溫高壓爐內，花費4.5小時從室溫加溫至1100℃為止，而施加熱均壓處理（HIP法）。具體而言，加溫時，於1000℃加壓至280bar為止，從超過1000℃之時間點開始，花費一小時從280bar加壓至600bar為止，於1100℃、600bar保持一小時，而進行熱均壓處理。以前述方式，製得板狀之燒結體。
在得到之煅燒體之頂面及底面形成電極，並施加預定之電壓，藉以施加極化處理。其後，對煅燒體進行削邊、研磨及研光（lap）加工，得到「具有彼此對向之第一面與第二面、直徑4英吋厚度500μm」之晶圓（壓電基板）。對於所得到之壓電基板，以Lotgering法求出其C軸取向度的話，為2%。此C軸取向度，為以XRD裝置測定「對壓電基板之表面（定向表面）照射X光時之XRD圖譜」、採用下述數式計算出來之（001）面之取向度F （ 00l ）。又，在繞射角2θ為10°～80°之範圍進行評價。 F （ 00l ）＝（p－p 0）/（1－p 0）×100 p＝ΣI（00l）/ΣI（hkl） p 0＝ΣI 0（00l）/ΣI 0（hkl） （I、I 0表示繞射強度，p、p 0為來自C軸繞射面（00l）之繞射強度、與全繞射面（hkl）之繞射強度的比。I、p為從對於壓電基板之表面（定向表面）照射X光時之XRD圖譜得到的值，I 0、p 0為從測定壓電基板被粉末化而成之試樣時之XRD圖譜得到的值。）
對於得到之壓電基板之第一面，以化學機械拋光（CMP）進行精加工，並進行鏡面加工，俾使其算數平均粗度Ra未滿2nm。在此，算數平均粗度Ra，係以原子力顯微鏡（AFM）在10μm×10μm視野下測定而得之值。
在鏡面加工後之壓電基板之第一面，藉由濺鍍，依序形成厚度10nm之Ti膜、厚度100nm之Pt膜、厚度10nm之Ti膜、及厚度150nm之矽膜。其後，對矽膜之表面施加化學機械拋光（CMP），而使算數平均粗度Ra為0.2nm。
準備一矽基板，其具有定向平面部，且直徑4英吋、厚度500μm。此矽基板之表面經過化學機械拋光（CMP），算數平均粗度Ra為0.2nm。
接著，直接接合壓電基板與支持基板。具體而言，清洗壓電基板之表面（矽膜側）、及矽基板之表面後，將兩基板置入真空處理室，而抽真空至10 － 6Pa左右為止後，對兩基板之表面照射高速原子束（加速電壓1kV、Ar流量27sccm）120秒。照射之後，重合兩基板之射束照射面，以10000N加壓兩分鐘，而接合兩基板得到結合體。
接著，對得到之結合體的壓電基板之第二面進行研磨及拋光，而得到具有厚度0.3μm之壓電膜的複合基板。
［實施例2～6］ 變更壓電基板之第二面之研磨及拋光條件。除此之外，以和實施例1同樣之方式製得複合基板。
［實施例7］ 藉由濺鍍，形成厚度100nm之Au膜，而不形成厚度100nm之Pt膜。除此之外，以和實施例4同樣之方式製得複合基板。
［實施例8］ 未藉由濺鍍形成Ti膜及Pt膜。除此之外，以和實施例4同樣之方式製得複合基板。
［實施例9］ 使用以Lotgering法求出之C軸取向度為9%之壓電基板。除此之外，以和實施例4同樣之方式製得複合基板。
［實施例10］ 使用以Lotgering法求出之C軸取向度為58%之壓電基板。除此之外，以和實施例4同樣之方式製得複合基板。
［實施例11］ 使用以Lotgering法求出之C軸取向度為79%之壓電基板。除此之外，以和實施例4同樣之方式製得複合基板。
＜TEM觀察＞ 對實施例4之複合基板之剖面，進行透射電子顯微鏡（TEM）觀察（5萬倍、40萬倍、及200萬倍）。在此，將觀察影像顯示於圖5A、圖5B、及圖5C。又，剖面TEM觀察之際，從所得到之複合基板，以FIB法製作觀察用試樣。
＜EDX分析＞ 對實施例4之複合基板之剖面進行EDX分析的話，於圖5C中以箭頭所示之層（以活化處理形成之非晶質區域）之氬濃度，為3.0atm%。
［比較例1］ 準備一矽基板，其具有定向平面部，且具有彼此對向之第一面與第二面，直徑4英吋、厚度500μm、面方位為（100）。接著，於將此矽基板加熱至560℃之狀態下，在其第一面，藉由濺鍍依序形成厚度10nm之Ti膜、厚度100nm之Pt膜、及厚度10nm之釕酸鍶（SRO）膜。此時，藉由560℃之加熱成膜，讓所得到之SRO膜結晶化，並在（100）面定向。 接著，於將矽基板加熱至560℃之狀態下，使用混合20mol%餘之PbO而成之燒結體（0.8PbZr 0.53Ti 0.47O 3＋0.2PbO）作為靶材，在SRO膜上，藉由濺鍍形成厚度3μm之PZT膜（壓電膜）。具體而言，藉由560℃之加熱成膜，得到結晶化且在（100）面定向之PZT膜。 以上述方式，製得複合基板。對於所得到之壓電膜，以Lotgering法求出其C軸取向度的話，為89%。
［比較例2］ 將PZT膜之厚度變更為5μm。除此之外，以和比較例1同樣之方式製得複合基板。
［比較例3］ 嘗試成膜以使PZT膜之厚度為6μm。然而，因為成膜時產生翹曲導致矽基板受破壞，而無法得到複合基板。
針對實施例及比較例之複合基板，進行以下評價。評價結果整理於表1。
＜評價1＞ 使用雷射位移計（基恩斯股份有限公司（KEYENCE CORPORATION）製、「LK－G5000」），測定複合基板（晶圓）之翹曲。具體而言，在可動平台上，對於以矽基板為載置面側而載置時之晶圓之厚度（高度）分布進行測定。又，測定係在晶圓之定向平面的水平方向及垂直方向之雙線進行，將測定值較大者顯示於表1。
＜評價2－1＞ 將實施例1～7及9～11之複合基板（晶圓）切割成30mm×5mm尺寸，在其壓電膜表面之20mm×5mm範圍，藉由濺鍍形成厚度100nm之Pt膜，而製作懸臂片。將比較例1～2之複合基板（晶圓）切割成30mm×5mm尺寸，在其壓電膜表面之20mm×5mm範圍，藉由濺鍍形成厚度10nm之SRO膜、及厚度100nm之Pt膜（不加熱，而形成非晶質膜）。然後，藉由施加預定之電壓，以進行極化處理，而製作懸臂片。
對所得到之懸臂片之上部電極（Pt膜）及下部電極（Pt膜或Au膜）施加電壓（at 500Hz），俾使作用於壓電膜之電場強度為0.34kV/mm，而令元件驅動。 以雷射都卜勒振動計測定懸臂片前端之振幅值（位移值），並利用下述數式計算出d31。
[數式1]
Figure 02_image001
＜評價2－2＞ 藉由蝕刻去除實施例8之複合基板（晶圓）之矽基板及矽膜後，在壓電膜之頂面、及因為蝕刻而露出之底面，分別藉由濺鍍形成厚度100nm之Pt膜（上部電極及下部電極），而得到疊層體。然後，將疊層體切片成20mm×2mm尺寸。 利用雷射位移計，測定所得到之晶片之厚度（高度）。 對上部電極及下部電極施加直流電壓，俾使作用於壓電膜之電場強度為0.34kV/mm。然後，利用雷射位移計，測定晶片之厚度。 從電壓施加前後之位移值，計算出d31。
[表1]
   電極之 構成 F （ 00l ）（%） 壓電膜之厚度（μm） 晶圓之 翹曲（μm） d31 （pC/N）
實施例1 Ti/Pt/Ti 2 0.3 6 189
實施例2 Ti/Pt/Ti 2 3 15 192
實施例3 Ti/Pt/Ti 2 5 20 195
實施例4 Ti/Pt/Ti 2 10 35 196
實施例5 Ti/Pt/Ti 2 20 45 235
實施例6 Ti/Pt/Ti 2 100 51 240
實施例7 Ti/Au/Ti 2 10 25 203
實施例8 - 2 10 17 201
實施例9 Ti/Pt/Ti 9 10 38 189
實施例10 Ti/Pt/Ti 58 10 41 175
實施例11 Ti/Pt/Ti 79 10 42 172
比較例1 SRO/Pt 89 3 137 100
比較例2 SRO/Pt 89 5 228 105
各實施例中，能抑制翹曲之產生。又，各實施例具有良好之壓電特性。具體而言，於低電場區域（例如＜5kV/mm）也具有良好之壓電特性。 又，比較例1、2中，可藉由調整濺鍍成膜時之加熱溫度、成膜輸出、處理室內之添加氣體種類、及各層之厚度等，以例如取得各層之壓縮應力與拉伸應力之平衡、縮減翹曲。然而，即使翹曲變小，仍然存留著殘留應力，導致例如壓電常數或可靠度較低，不適合作為使用於壓電致動器之壓電元件。
＜溫度特性＞ 針對實施例4及比較例1，評價溫度特性。具體而言，上述評價2－1中，將懸臂片載置於加熱板上，將懸臂片從室溫（25℃）加熱至120℃，並施加電壓（at 500Hz），俾使作用於壓電膜之電場強度在實施例4為1kV/mm（電場強度/矯頑電場＝1.0）、在比較例1為5kV/mm（電場強度/矯頑電場＝0.75），而令元件驅動並測定位移值。又，溫度係在懸臂片附近配置熱電偶來測定。
位移值之變化率（120℃下之位移值相對於室溫下之位移值的比），於實施例4為1.11，於比較例1為1.36。實施例4可謂具有良好之溫度穩定性。
＜可靠度＞ 針對實施例4評價可靠度。具體而言，上述評價2－1中，將懸臂片載置於加熱板上，將懸臂片從從室溫（25℃）加熱至120℃，並施加電壓（at 500Hz），俾使作用於壓電膜之電場強度為1kV/mm（電場強度/矯頑電場＝1.0），而令元件驅動七天，並測定位移值之變化、及因為元件發熱產生之元件溫度上升。
相較於測定開始時，七天後之位移值變化率為0.98。又，元件也未發熱，七天後之元件溫度為120℃。實施例之複合基板，包含未使用有機（例如環氧樹脂系、丙烯酸系等）黏接劑在內，可謂具有良好之可靠度。
＜TTV＞ 針對實施例4測定TTV。具體而言，將所得到之複合基板（4英吋）之外周切割大約0.5mm，在φ99mm範圍，使用Tropel 公司製之 FlatMaster200來測定TTV。其結果，實施例4之複合基板之TTV為1.6μm。
＜壓電膜之膜厚分布＞ 針對實施例2及比較例1，評價壓電膜之膜厚分布。具體而言，將所得到之複合基板（4英吋）之外周切割大約5mm，在φ99mm範圍，以顯微分光膜厚計（大塚電子公司（Otsuka Electronics Co.,Ltd.）製、「OPTM－A2」），測定出面內17點之膜厚。
膜厚分布（變化程度），於實施例2為3±0.05μm（±1.7%），於比較例1為3±0.15μm（±5.0%）。實施例2可謂其膜厚之變化程度較小。壓電膜厚度不同之其他實施例中，亦可以和實施例2相同程度（±0.05μm之精度）進行加工（研磨及拋光），壓電膜之厚度越厚，相對於壓電膜厚度之變化程度之比率越小。 又，形成壓電膜之際使用高性能之濺鍍成膜裝置時，膜厚變化程度可抑制於±2～3%，但此仍然不如實施例2之結果（±1.7%）。又，所形成之壓電膜之拋光難以進行。 [產業利用性]
依本發明一實施態樣之複合基板，可適當地使用於壓電元件。壓電元件可使用作為例如墨水噴射噴頭、MEMS鏡元件、迴轉感測器、超音波感測器、熱釋電紅外線感測器、觸覺感測器（haptic）等之壓電元件。
10:支持基板 10a:表面 20:接合層 20a:表面 30:電極(下部電極) 31:第一下部電極層 32:第二下部電極層 33:第三下部電極層 40:壓電膜 42:壓電基板 42a:第一主面 42b:第二主面 100,110,120,102:複合基板 A,B:化學元素
[圖1]圖1係顯示依本發明第一實施態樣之複合基板之概略構成的示意剖面圖。 [圖2]圖2係顯示依本發明第二實施態樣之複合基板之概略構成的示意剖面圖。 [圖3]圖3係顯示依本發明第三實施態樣之複合基板之概略構成的示意剖面圖。 [圖4A]圖4A係顯示依一實施態樣之複合基板之製程例的圖式。 [圖4B]圖4B係接續於圖4A之圖式。 [圖4C]圖4C係接續於圖4B之圖式。 [圖5A]圖5A係實施例4之複合基板之剖面TEM觀察影像（5萬倍）。 [圖5B]圖5B係實施例4之複合基板之剖面TEM觀察影像（40萬倍）。 [圖5C]圖5C係實施例4之複合基板之剖面TEM觀察影像（200萬倍）。
10:支持基板
20:接合層
30:電極(下部電極)
31:第一下部電極層
32:第二下部電極層
33:第三下部電極層
40:壓電膜
100:複合基板

Claims (16)

  1. 一種複合基板，具有： 支持基板；及 壓電膜，配置於該支持基板之上方； 該壓電膜以多晶體構成，該多晶體之以Lotgering法求出之C軸取向度在80%以下。
  2. 如請求項1之複合基板，更具有： 接合層，配置於該支持基板與該壓電膜之間； 該接合層以非晶體構成。
  3. 如請求項1之複合基板，其中， 該壓電膜包含PZT系化合物。
  4. 如請求項1之複合基板，其中， 該壓電膜包含三成分系PZT。
  5. 如請求項1之複合基板，其中， 該壓電膜以燒結體構成。
  6. 如請求項1之複合基板，其中， 該壓電膜之厚度在0.3μm以上100μm以下。
  7. 如請求項1之複合基板，更具有： 電極，配置於該壓電膜與該支持基板之間； 該電極包含第一電極層、第二電極層、及第三電極層； 構成該第一電極層之材料、與構成該第三電極層之材料，實質上相同。
  8. 如請求項1之複合基板，更具有： 電極，配置於該壓電膜與該支持基板之間； 該電極以非晶體構成。
  9. 如請求項1之複合基板，更具有： 含氬非晶質層，配置於該壓電膜與該支持基板之間，且含有氬。
  10. 如請求項1之複合基板，其中， 在該支持基板之上側之端部形成非晶質區域，該非晶質區域之厚度為2nm～30nm。
  11. 如請求項10之複合基板，其中， 該非晶質區域含有氬，該非晶質區域之氬濃度為0.5atm%～30atm%。
  12. 如請求項1之複合基板，其中， 總厚度變異（TTV，Total Thickness Variation）在10μm以下。
  13. 一種壓電元件，具備請求項1至12中任一項之複合基板。
  14. 一種複合基板之製造方法，包含： 壓電基板準備步驟，準備以燒結體構成之壓電基板；及 接合步驟，將該壓電基板與支持基板接合。
  15. 如請求項14之複合基板之製造方法，更包含： 接合層成膜步驟，於300℃以下，在該壓電基板形成接合層。
  16. 如請求項14或15之複合基板之製造方法，更包含： 電極成膜步驟，於300℃以下，在該壓電基板形成電極。
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