TW202234479A - 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器 - Google Patents

半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器 Download PDF

Info

Publication number
TW202234479A
TW202234479A TW110149160A TW110149160A TW202234479A TW 202234479 A TW202234479 A TW 202234479A TW 110149160 A TW110149160 A TW 110149160A TW 110149160 A TW110149160 A TW 110149160A TW 202234479 A TW202234479 A TW 202234479A
Authority
TW
Taiwan
Prior art keywords
gan
semiconductor layer
layer
based semiconductor
substrate
Prior art date
Application number
TW110149160A
Other languages
English (en)
Other versions
TWI819447B (zh
Inventor
神川剛
正木克明
林雄一郎
小林敏洋
Original Assignee
日商京瓷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商京瓷股份有限公司 filed Critical 日商京瓷股份有限公司
Publication of TW202234479A publication Critical patent/TW202234479A/zh
Application granted granted Critical
Publication of TWI819447B publication Critical patent/TWI819447B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本發明之半導體基板具備：基底基板；遮罩層，其具有開口部及遮罩部；及GaN系半導體層，其包含GaN系半導體。GaN系半導體層具有：第1部分，其位於遮罩部上；及第2部分，其位於開口部上，並且沿厚度方向將GaN系半導體層切斷所得之剖面中的非穿透位錯之位錯密度較第1部分小。

Description

半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
本發明係關於一種半導體基板、半導體基板之製造方法、電子零件及電子機器，更詳細而言，關於一種可應用於氮化鎵系半導體元件之半導體基板及其製造方法、以及包含氮化鎵系半導體元件之電子零件及電子機器。
一般而言，使用GaN(氮化鎵)之半導體裝置之功率轉換效率高於含有Si(矽)之半導體裝置。藉此，使用GaN之半導體裝置之功率損耗小於含有Si之半導體裝置，因此可期待節能效果。
先前，為了製造使用GaN之半導體裝置，進行了與形成GaN系半導體元件之技術相關之研究。一般而言，藉由半導體薄膜生長而形成於基板上之GaN系薄膜具有較多穿透位錯等缺陷(晶格中之缺陷)。
作為減少此種GaN系薄膜中之穿透位錯之技術，已知有ELO(Epitaxial Lateral Overgrowth，磊晶側向生長)法等選擇生長技術(例如，參照專利文獻1、專利文獻2、非專利文獻1)。
具體而言，於非專利文獻1中記載有如下技術：使用在藍寶石基板上依序形成有GaN底層、及具有開口部之氧化矽(SiO 2)層的基底基板，利用ELO法形成GaN系半導體層。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-251304號公報 [專利文獻2]日本專利特開2011-66398號公報 [非專利文獻]
[非專利文獻1]A.Usui, H.Sunakawa, A.Sasaki, and A.Yamaguchi, "Thick GaN Epitaxial Growth with Low Dislocation Density by Hydride Vapor Phase Epitaxy", Japanese Journal of Applied Physics, 1997年7月15日, vol.36, Pt. 2, No. 7B, p.L899-L902
[發明所欲解決之問題]
此種技術中，強烈要求進一步提高GaN系半導體層之品質。 [解決問題之技術手段]
本發明之一態樣中之半導體基板具備：基底基板；遮罩層，其位於上述基底基板上，並且具有開口部及遮罩部；及半導體層，其自於上述開口部露出之上述基底基板上跨及上述遮罩部上而定位，且包含GaN系半導體。上述半導體層具有：第1部分，其位於上述遮罩部上；及第2部分，其位於上述開口部上，並且沿厚度方向將上述半導體層切斷所得之剖面中的非穿透位錯之位錯密度較上述第1部分小。
又，本發明之一態樣中之半導體基板具備：基底基板；遮罩層，其位於上述基底基板上，並且具有開口部及遮罩部；及半導體層，其自於上述開口部露出之上述基底基板上跨及上述遮罩部上而定位，且包含GaN系半導體。上述半導體層包含位於上述遮罩部上之第1部分，上述第1部分中包含非穿透位錯，上述第1部分之穿透位錯密度為5×10 6/cm 2以下。
又，本發明之一態樣中之半導體基板之製造方法包含如下步驟：準備模板基板，該模板基板包含基底基板、及位於較上述基底基板更靠上層並且具有開口部及遮罩部之遮罩層；以及形成位於上述遮罩部上且包含GaN系半導體之第1部分、及位於上述開口部上且包含GaN系半導體之第2部分，該第1部分與第2部分係以沿厚度方向將上述第2部分切斷所得之剖面中的非穿透位錯之位錯密度小於沿厚度方向將上述第1部分切斷所得之剖面中的非穿透位錯之位錯密度的方式形成。
又，本發明之一態樣中之半導體基板之製造裝置具備：半導體層形成部，其於包含基底基板、及位於較上述基底基板更靠上層並且具有開口部及遮罩部之遮罩層的模板基板上，形成位於上述遮罩部上且包含GaN系半導體之第1部分、及位於上述開口部上且包含GaN系半導體之第2部分，該第1部分與第2部分係以沿厚度方向將上述第2部分切斷所得之剖面中的非穿透位錯之位錯密度小於沿厚度方向將上述第1部分切斷所得之剖面中的非穿透位錯之位錯密度的方式形成；及控制部，其控制上述半導體層形成部。 [發明之效果]
根據本發明之一態樣，可減少第1部分之穿透位錯，提高GaN系半導體層之品質。而且，可提供一種能夠製造高品質之半導體器件之半導體基板。
以下，參照圖式對實施方式進行說明。再者，以下之記載係為了使發明主旨被更好地理解，只要未特別指定，則不限定本發明。本說明書中只要未特別記載，則表示數值範圍之「A～B」意指「A以上B以下」。又，本申請案中之各圖式中記載之構成之形狀及尺寸(長度、寬度等)未必反映實際之形狀及尺寸，而是適當進行了變更以使圖式明瞭化及簡化。
以下之說明中，為了容易理解本發明之一態樣中之半導體基板及其製造方法，首先，概略地說明本發明之見解。
(本發明之見解之概要) 一般而言，在基板上製造GaN系半導體層之情形時，存在GaN系半導體層產生缺陷(穿透位錯等)等各種問題。尤其於使用與GaN系半導體為不同種類之材質之基板(以下，有時稱為異質基板)，在異質基板上製造GaN系半導體層之情形時，該問題顯著。
作為減少GaN系半導體層之缺陷之方法，例如，有時利用ELO法來形成GaN系半導體層(亦稱為「ELO-GaN系半導體層」)。具體而言，使用具有條紋狀遮罩部與條紋狀開口部之生長遮罩層，使GaN系半導體層自開口部生長，並且使GaN系半導體層於遮罩部上橫向生長。然後，基於自複數個開口部生長所得之複數個ELO-GaN系半導體層來製作1個器件。
然而，近年來，對例如微型LED(Light Emitting Diode，發光二極體)之類的微小晶片之器件之需求高漲。例如發紅色光之GaN系微型LED中，對缺陷之要求更加嚴格，要求具有高品質之GaN系半導體層之半導體基板。又，若能夠實現具有較先前更大面積之活性區域之ELO-GaN系半導體層，則具有此種ELO-GaN系半導體層之半導體基板可較佳地用於例如GaN系半導體元件(例如微型LED晶片)之製造。
就該方面而言，先前對利用ELO法將GaN系半導體層之寬度成膜得較寬進行報告之例較少。其原因之一在於，利用ELO法成膜寬度較寬且高品質之GaN系半導體層並不容易。不清楚於遮罩部上橫向較寬得成膜(寬幅地橫向生長而形成)之ELO-GaN系半導體層中會產生怎樣的缺陷，且針對ELO-GaN系半導體層中之缺陷之產生原因及減少該缺陷之方法之研究尚不充分。
對此，本發明人等進行了銳意研究，結果，大體上發現以下情況。即，對遮罩部上之ELO-GaN系半導體層(下述第1部分)中之缺陷(例如位錯、雜質)詳細地進行了調查，其結果，發現了可提高上述第1部分之表面中能夠形成器件之區域之品質的條件。
又，發現本發明之一態樣中之半導體基板使生長遮罩層之遮罩部之寬度較先前更寬，即便於形成寬度相對較寬之ELO-GaN系半導體層之情形時，亦可確保能夠形成器件之高品質區域之面積較大。
例如，藉由在遮罩部上之ELO-GaN系半導體層之內部積極地產生位錯(典型的是基底面位錯)，可實現上述目的。即，藉由積極地產生ELO-GaN系半導體層內部之位錯，(i)可緩和遮罩部上之ELO-GaN系半導體層之內部應力，(ii)可有效地減小遮罩部上之ELO-GaN系半導體層之表面及表面附近部之位錯密度。再者，於目前本發明人等之認知範圍內，未發現關於遮罩部上之ELO-GaN系半導體層內部之位錯之詳細報告例。
[實施方式1] 以下，參照圖式對本發明之一實施方式進行說明。本實施方式中，為了使說明簡單明瞭，對具有單個GaN系半導體層之半導體基板進行說明。再者，詳情如下所述，本實施方式之半導體基板可藉由蝕刻等去除GaN系半導體層之一部分，於該情形時，可將單個GaN系半導體層分割。藉此形成複數個GaN系半導體層，具有該等複數個GaN系半導體層之半導體基板當然亦屬於本發明之一態樣中之半導體基板之範疇。
(GaN系半導體層之表面及內部之位錯) 首先，使用圖1及圖2對本發明之一實施方式中之半導體基板之GaN系半導體層中產生之位錯進行說明。圖1A係模式性地表示本實施方式中之半導體基板1之表面存在之位錯(該表面中能夠觀察到之位錯)之俯視圖。圖1B係沿圖1A所示之半導體基板1之IB-IB線之箭頭方向觀察之剖視圖，且係模式性地表示半導體基板1之內部存在之缺陷(該剖面中能夠觀察到之位錯)之剖視圖。
如圖1A及圖1B所示，半導體基板1具有模板基板10及GaN系半導體層20。模板基板10具有基底基板11及遮罩層12。基底基板11具有主基板110及底層(半導體膜)111。遮罩層12具有開口部120及遮罩部121。GaN系半導體層20包含GaN或GaN系半導體，自於開口部120露出之基底基板11上跨及遮罩部121上而定位。關於半導體基板1之各部分之詳情，將於下文敍述。關於GaN系半導體，可列舉包含鎵原子(Ga)及氮原子(N)之半導體(例如，GaN、AlGaN、AlGaInN、InGaN)、以及AlN、AlInN、及InN。於主基板110使用Si基板、SiC基板、或藍寶石基板之情形時，可以與主基板110上直接相接之方式形成AlN層，於該情形時，可提高形成於AlN層之上之氮化物層之結晶性。又，可於主基板110上適當地成膜氮化物層。
此處，於圖1A及圖1B中，為了便於說明，將半導體基板1之厚度方向規定為Z軸方向，將遮罩層12中之開口部120之延伸方向(長度方向)規定為Y軸方向，將與Z軸方向及Y軸方向兩者正交之方向規定為X軸方向。又，於圖1A及圖1B中，以箭頭表示XYZ軸之各者之正方向。再者，於本說明書之以下說明中，亦同樣地規定XYZ軸，且於圖中圖示出XYZ軸。
本實施方式中之半導體基板1於模板基板10上具有c面成膜之GaN系半導體層20。GaN系半導體層20中，開口部120之延伸方向(圖1A及圖1B所示之Y方向)為GaN系半導體層20(GaN系結晶)之＜1-100＞方向，與開口部120之延伸方向正交之方向(圖1A及圖1B所示之X方向；開口部120之寬度方向)為GaN系半導體層20之＜11-20＞方向。GaN系半導體層20之厚度方向為GaN系結晶之＜0001＞方向。＜1-100＞方向、＜11-20＞方向、及＜0001＞方向分別亦可表現為[1-100]方向、[11-20]方向、及[0001]方向。
半導體基板1中之GaN系半導體層20具有(i)位於遮罩部121上之第1部分S1、及(ii)位於開口部120上之第2部分S2。第1部分S1亦可謂是GaN系半導體層20中之俯視下與遮罩部121重疊之部分。又，第2部分S2亦可謂是GaN系半導體層20中之俯視下與開口部120重疊之部分。可將以與半導體基板1之法線方向平行之視線觀察半導體基板1稱為「俯視」。
GaN系半導體層20於第2部分S2中具有自位於開口部120之部分延伸至GaN系半導體層20之表面或表層之多個穿透位錯D1。穿透位錯D1係因例如主基板110或基底基板11與GaN系半導體層20之晶格常數差或熱膨脹係數差等引起之應變而產生。穿透位錯D1係自GaN系半導體層20之下表面或內部沿著GaN系半導體層20之厚度方向呈線狀延伸至上層部(表層)之位錯。可藉由如下所述般對GaN系半導體層20之表面進行CL(Cathode luminescence，陰極發光)測定來觀察穿透位錯D1。
再者，圖1A中以黑圓點表示穿透位錯D1，但圖1A係模式圖，穿透位錯D1之大小、數量、分佈等當然並不限定於圖1A所示之黑圓點。
GaN系半導體層20於第1部分S1之表面具有低位錯區域AR1。低位錯區域AR1於藉由CL測定而獲得之CL像中，具有例如位錯密度為5×10 6/cm 2以下之穿透位錯D1。此種低位錯區域AR1可較佳地用作半導體器件之活性區域。位錯密度能以[個/cm 2]為單位來表示，於本說明書中，有時省略「個」表示為[/cm 2]。於本說明書中，有時將穿透位錯D1之位錯密度稱為「穿透位錯密度」。
本實施方式中之半導體基板1於第1部分S1中包含穿透位錯D1，第1部分S1之表面之穿透位錯密度可為5×10 6/cm 2以下，且可為1×10 6/cm 2以下。
再者，低位錯區域AR1例如與第2部分S2相比，亦可具有1/500倍之穿透位錯密度。進而，低位錯區域AR1亦可為第1部分S1之表面之區域且穿透位錯D1之位錯密度減少至在CL像中無法檢測到(無法確認到)穿透位錯D1之程度的區域。
再者，圖1A中以虛線表示之低位錯區域AR1為一例，低位錯區域AR1之位置及大小並不限定於該例。低位錯區域AR1於圖1A中可以擴展至省略圖示之區域的方式，於X軸方向或Y軸方向上更長地延伸。
圖1B所示之剖面係沿厚度方向將本實施方式中之半導體基板1切斷所得之剖面。該剖面係於面內方向包含X軸方向(GaN系半導體層20之＜11-20＞方向)與Z軸方向(GaN系半導體層20之＜0001＞方向)之面。又，該剖面可謂是沿與Y軸方向(GaN系半導體層20之＜1-100＞方向)垂直之面(即GaN系半導體層20之m面)將半導體基板1切開時之剖面，因此，於本說明書中下文中有時稱為m面剖面。
對上述m面剖面進行CL測定並詳細地調查後，結果瞭解到以下情況。半導體基板1之GaN系半導體層20於第1部分S1之內部具有不同於上述穿透位錯D1之非穿透位錯D2。非穿透位錯D2係於沿平行於c軸之面(平行於厚度方向之面)之剖面中CL觀測到之位錯，主要為基底面(c面)位錯。平行於c軸之面可為平行於(1-100)面之面(法線為Y方向之面)，亦可為平行於(11-20)面之面(法線為X方向之面)。更具體而言，非穿透位錯D2係不同於穿透位錯D1之位錯，係指未自GaN系半導體層20之下表面或內部呈線狀延伸至表層之位錯。又，該非穿透位錯D2如下所述可為利用CL法觀察上述m面剖面時所獲得之CL像中所能夠計測之位錯。因此，非穿透位錯D2亦可表現為以上述m面剖面中所能夠計測之方式表示之「可計測位錯」，還可表現為於本發明之半導體基板1中受注目之「注目位錯」。於本說明書中，有時將非穿透位錯D2之位錯密度稱為「非穿透位錯密度」。
非穿透位錯D2可包含基底面位錯。GaN系半導體層20中，基底面為c面，基底面位錯可為位錯之傳播方向處於基底面(c面)內之缺陷。又，本發明中，非穿透位錯D2係未穿透(露出)至GaN系半導體層20之表面之位錯。因此，第1部分S1之內部存在之非穿透位錯D2係不易對形成(成膜)於GaN系半導體層20表面之半導體器件造成諸如使該半導體器件之性能惡化之類的影響之位錯。
再者，於圖1B中以白圈表示非穿透位錯D2，但圖1B係模式圖，非穿透位錯D2之大小、數量、分佈等當然並不限定於圖1B所示之白圈。
將半導體基板1之一例之CL像示於圖2中。圖2A係表示對半導體基板1之表面進行CL測定而獲得之CL像之一例的照片。圖2B係表示對半導體基板1之m面剖面進行CL測定而獲得之CL像之一例的照片。關於此種CL像，例如藉由使用解理或氣相蝕刻等方法使半導體基板1之剖面露出，對該剖面照射電子束而激發各種物質，藉由測定自該剖面之發光而獲得此種CL像。
如圖2A所示，於CL像中，在第2部分S2之表面(GaN系半導體層20之上表面)觀察到多個暗點。具體而言，如圖2A所示，半導體基板1具有於GaN系半導體層20中之第2部分S2之表面露出之多個位錯(穿透位錯D1)。另一方面，半導體基板1於GaN系半導體層20中之第1部分S1之表面幾乎不具有穿透位錯D1(於第1部分S1之表面無法觀察到穿透位錯D1)。
又，如圖2B所示，於第1部分S1之內部(GaN系半導體層20之內部)亦觀察到暗點。已知CL像中示出之此種暗點表示位錯。具體而言，半導體基板1於GaN系半導體層20中之第1部分S1之內部具有多個非穿透位錯D2。再者，此處，於上述m面剖面之CL像中，在第1部分S1之內部可觀察到對比度不同之複數個區域。一般而言，於CL像中雜質濃度相對較高之部位的亮度較高。因此，認為因GaN系半導體層20生長時摻入之雜質濃度不同，而導致存在對比度不同之複數個區域。於摻入Si等雜質之情形時，有時亦能觀察到此種對比度。
又，有時可於上述m面剖面之CL像中觀察到某一個穿透位錯D1之一部分或全部。例如，關於在形成上述m面剖面之前之GaN系半導體層20之內部以斜向橫穿相當於上述m面剖面之部分的方式延伸之穿透位錯D1，於上述m面剖面之CL像中該穿透位錯D1之一部分呈線狀可被觀察到。
(關於位錯密度) 本發明中，GaN系半導體層20之上表面之位錯密度係指CL像中自GaN系半導體層20之上表面(例如圖2A所示之CL像)作為暗點被觀察到之、GaN系半導體層20之表層中所能夠計測之位錯(典型的是穿透位錯D1)之密度。再者，由於CL像中可略微透視內部，故上述表層可包含表面及表面附近之部分(例如表面至GaN系半導體層20之厚度之10%之深度為止之部分)。
例如，於第1部分S1中，以如下方式算出GaN系半導體層20之上表面之位錯密度。即，作為以下值被求出，即，於GaN系半導體層20之上表面中之第1部分S1之特定面積(例如25 μm 2以上之面積)檢測出之穿透位錯D1之數量除以該面中之第1部分S1之該特定面積所得之值。於第2部分S2中亦同樣地作為以下值被求出，即，於GaN系半導體層20之上表面之特定面積(例如10 μm 2以上之面積)檢測出之穿透位錯D1之數量除以該面中之第2部分S2之該特定面積所得之值。
又，本發明中，GaN系半導體層20之上述m面剖面中之位錯密度係指CL像中在GaN系半導體層20之上述m面剖面中作為暗點被觀察到之、能夠計測之位錯(非穿透位錯D2)之密度。
例如，於第1部分S1中，以如下方式算出GaN系半導體層20之上述m面剖面中之位錯密度。即，作為如下值被求出，即，於GaN系半導體層20之上述m面剖面中之第1部分S1之特定面積(例如30 μm 2以上之面積)檢測出之非穿透位錯D2之數量除以該面中之第1部分S1之該特定面積所得之值。於第2部分S2中亦同樣地作為如下值被求出，即，於GaN系半導體層20之上述m面剖面中之特定面積(例如3 μm 2以上之面積)檢測出之非穿透位錯D2之數量除以該面中之第2部分S2之該特定面積所得之值。
於本說明書中之以下說明中，亦可與上述同樣地算出某一部分之位錯密度。
關於GaN系半導體層20中之第1部分S1及第2部分S2之位錯密度之關係，將於下文中詳細敍述。
(半導體基板) 以下，使用圖3對本實施方式中之半導體基板1進行說明。圖3係用以對本實施方式中之半導體基板1進行說明之模式圖。於圖3中，模式性地示出以Z軸方向之由正到負之朝向觀察GaN系半導體層20時(俯視半導體基板1時)之半導體基板1之俯視圖、及沿與Y軸方向垂直之面切開時之半導體基板1之剖視圖(上述表示m面剖面之圖)。
(基底基板) 半導體基板1中之基底基板11具有主基板110及底層111。
(主基板) 如上所述，主基板110可為與GaN系半導體不同材質之基板(異質基板)。若列舉上述異質基板之例，則為藍寶石(Al 2O 3)基板、矽(Si)基板、碳化矽(SiC)基板、ScAlMgO 4基板等，但並不限定於其等。異質基板可為包含與GaN系半導體不同種類之物質之基板，且可為具有與GaN系半導體不同之晶格常數之基板。
主基板110可為各種材質之單晶基板。主基板110之面方位可對應於材質而如下。例如，若材質為Si，則主基板110可成為(111)面之面方位，若材質為Al 2O 3，則主基板110可成為(0001)面之面方位(c面)，若材質為SiC，則主基板110可成為6H-SiC之(0001)面之面方位。
主基板110只要能於形成有底層111之狀態(形成有基底基板11之狀態)下藉由ELO法成膜GaN系半導體層20即可，主基板110之形狀、材質、及面方位並無特別限定。但，基本上就較佳地成膜GaN系半導體層20之觀點而言，GaN系半導體層20可以基底基板11之表面為起點藉由c面(基底面)成膜而形成。因此，主基板110可為如下基板，即，於形成有底層111之狀態(形成有基底基板11之狀態)下，可成為藉由ELO法使GaN系半導體層20以(0001)面方位生長之起點。
再者，主基板110亦可為GaN系半導體之材質之基板(例如GaN基板)。作為GaN系半導體，可列舉GaN、AlGaN、AlGaInN、InGaN等。作為GaN系半導體，亦可使用AlN、AlInN、InN等不含Ga之材料。
(底層) 又，基底基板11中之底層111包含含有GaN或GaN系半導體之薄膜(以下，有時稱為GaN系薄膜)。上述GaN系薄膜係以與GaN系半導體層20對應之方式構成。亦即，上述GaN系薄膜之組成可與GaN系半導體層20之組成相對應。其原因在於，上述GaN系薄膜於GaN系半導體層20之成膜時成為GaN系半導體層20生長之起點。因此，底層111以至少與遮罩層12之開口部120重疊之方式定位即可。又，底層111於成膜GaN系半導體層20之前之時點，於遮罩層12之開口部120露出。底層111中所包含之上述GaN系薄膜可於遮罩層12之開口部120露出。
作為底層111中所包含之GaN系半導體，可列舉AlGaN、AlGaInN、InGaN等。再者，作為GaN系半導體，並不限定於其等。
底層111可包含氮化鋁(AlN)層或AlInN層。該AlN層之厚度可為例如10 nm左右至5 μm左右。
於主基板110為含有Si之材質之情形時，底層111可包含AlN層。藉由設置包含AlN層之底層111，可藉由AlN層將主基板110與GaN系半導體層20分離。因此，例如，於後續步驟中形成GaN系半導體層20時，可防止主基板110中所含之Si與GaN系半導體層20之GaN相互熔融(回熔)之現象之產生。
底層111亦可為多層膜。又，於底層111為多層膜之情形時，亦可包含AlN層。作為該多層膜，例如，亦可為如Al 0.7Ga 0.3N層/Al 0.3Ga 0.7N層等般Al組成階段性地接近GaN之多層膜。此種多層膜可使用有機金屬化學氣相沈積(MOCVD)法而容易地成膜。藉由底層111為多層膜，可緩和GaN系半導體層20中產生之來自主基板110(例如Si基板)之應力。
例如，藉由MOCVD法於作為主基板110之Si(111)基板上成膜AlN層/AlGaN層/GaN層之積層體作為底層111。底層111中所包含之AlGaN層可為多層膜，該多層膜係複數個AlGaN層，亦可於Z軸正方向上使Al組成階段性地變小(接近GaN)。
底層111之厚度可為0.1 μm以上10.0 μm以下，亦可為0.2 μm以上6.0 μm以下。又，於半導體基板1中，底層111之厚度亦可厚於遮罩層12中之遮罩部121之厚度。
再者，於圖3中圖示出作為單一層之底層111，但如上所述，底層111亦可具有複數層。又，底層111亦可具有含碳層。
如上所述，本實施方式中之半導體基板1中，基底基板11具有主基板110及底層111，該底層111位於主基板110上並且至少與遮罩層12之開口部120重疊，且包含GaN或GaN系半導體。GaN系半導體層20與底層111接觸。藉此，可使GaN系半導體層20自與開口部120重疊之底層111較佳地生長。再者，本實施方式中，底層111亦位於遮罩層12之遮罩部121與主基板110之間。
(遮罩層) 半導體基板1中之遮罩層12係為了使GaN系半導體層20選擇性地生長而於ELO法中使用之生長遮罩。遮罩層12具有覆蓋基底基板11上之至少一部分之遮罩部121，以使GaN系半導體層20生長之起點成為於開口部120露出之基底基板11上。遮罩層12只要形成於基底基板11之上層即可，半導體基板1亦可於基底基板11與遮罩層12之間具有其他層。
遮罩層12之遮罩部121可由例如矽之氧化膜(例如SiO 2)、氮化鈦膜(TiN等)、氮化矽膜(SiN等)、氮氧化矽膜(例如SiON)等絕緣膜形成。又，亦可使用包含以上所例示之膜的多層膜作為遮罩層12，該多層膜亦可包含其他材料。又，亦可使用金屬膜(貴金屬、高熔點金屬等)作為遮罩層12。藉由在基底基板11上形成遮罩層12而獲得模板基板10。本實施方式中，遮罩層12包含單層之SiO 2。
亦可使用矽之氮化膜(SiNx膜)或矽之氮氧化膜(SiON膜)作為遮罩部121。其結果，與遮罩層12包含例如SiO 2等之情形相比，可減小遮罩層12與GaN系半導體層20之接著強度，於之後將GaN系半導體層20自遮罩部121剝離時，剝離變得容易。
根據如上所述之觀點，遮罩層12在底層111與GaN系半導體層20之間亦可成為諸如SiOx/SiNx、或SiNx/SiOx之雙層構造。
又，半導體基板1亦可具有諸如底層111/SiNx/SiOx/SiNx/GaN系半導體層20之層構造，遮罩層12亦可成為由SiNx夾著SiOx之兩側之三層構造。遮罩層12當然亦可為矽之氮化膜之單膜。為了容易進行GaN系半導體層20與遮罩部121之剝離，遮罩層12可為於與GaN系半導體層20相接之側具有SiNx膜之構造。
再者，即便於將通常用於ELO法之矽之氧化膜(SiOx膜)作為遮罩層12之情形時，亦可藉由遮罩層12之成膜條件、GaN系半導體層20之成膜條件等之最佳化而使GaN系半導體層20之剝離變得容易。關於其等之成膜條件，下文中與半導體基板1之製造方法一起進行說明。
如上所述，遮罩層12亦可包含例如氧化矽、氮化矽、氮氧化矽、或氮化鈦。半導體基板1可使用上述材質之遮罩層12而形成。又，遮罩層12亦可使用氮化物。
遮罩層12之例如長度方向上之長度可為100 μm以上25 cm以下。遮罩層12之長度方向上之長度亦可謂是開口部120之長度方向上之長度、或遮罩部121之長度方向上之長度。遮罩層12之厚度(即遮罩部121之厚度)可為100 nm以上4 μm以下，且可為150 nm以上2 μm以下。
又，遮罩層12中，由相鄰之2個遮罩部121各自之側面夾著的空間成為開口部120。
遮罩層12之開口部120具有沿GaN系半導體層20之＜1-100＞方向延伸之狹縫形狀。圖3中之Y軸方向係GaN系半導體層20之＜1-100＞方向，X軸方向係GaN系半導體層20之＜11-20＞方向。由於開口部120具有狹縫形狀，故可藉由ELO法使GaN系半導體層20於模板基板10上較佳地生長。
開口部120之開口寬度W1可為0.1 μm以上30 μm以下，且可為1 μm以上6 μm以下。開口寬度W1越窄，則自開口部120之表面所形成之初始生長層傳播至GaN系半導體層20之內部的穿透位錯D1之數量越少。又，將GaN系半導體層20自模板基板10機械地剝離變得容易。
進而，開口寬度W1越窄，則可使GaN系半導體層20中成為活性區域之低位錯區域AR1之有效面積越大。所謂活性區域係GaN系半導體層20之表面中在俯視下與作為發光元件發光之區域重疊之部分，且係通常形成有p接觸電極、在俯視下與對器件注入電流之區域重疊之部分。藉此，可獲得以較大面積發光之LED器件。又，可擴大脊狀條紋寬度，從而可獲得高輸出雷射器件。
本實施方式中之半導體基板1中，開口部120具有基底基板11側之開口寬度小於GaN系半導體層20側之開口寬度之形狀。又，開口部120亦可具有隨著朝向Z軸正方向而寬度逐漸變大之錐形(換言之，隨著朝向底層111側而寬度變窄之形狀)。換言之，遮罩部121之X軸方向上之側面亦可傾斜。半導體基板1中，形成開口部120之遮罩部121之X軸方向上之側面與基底基板11之表面所成之角可為銳角。半導體基板1中，形成開口部120之遮罩部121之X軸方向上之側面與遮罩部121之遠離基底基板11之側之表面所成之角可為鈍角。其結果，使GaN系半導體層20生長時，可使其平滑地覆蓋於遮罩部121上並橫向生長，易提高GaN系半導體層20之品質。
於開口部120為錐形之情形時，開口部120之開口寬度W1係上述m面剖面中以形成開口部120之2個遮罩部121各自之傾斜側面與基底基板11之表面的交點特定出之2個點(點P1及點P2)之間之距離。
(GaN系半導體層) 本實施方式中之半導體基板1中，基本上GaN系半導體層20係藉由c面(基底面)成膜而形成，具體而言，藉由朝(0001)面方位呈島狀生長而形成。於該情形時，GaN系半導體層20選擇生長於在開口部120露出之底層111之表面，繼而GaN系半導體層20藉由向遮罩部121上橫向生長而生長於遮罩部121上。
GaN系半導體層20係包含GaN或GaN系半導體之層。GaN系半導體層20可根據半導體元件而適當構成，亦可具有n型、i型及p型中之至少一個導電型。
具體而言，構成GaN系半導體層20之層可為例如GaN層、AlGaN層、AlGaInN層、InGaN層等。亦即，作為GaN系半導體層20所包含之GaN系半導體，可列舉AlGaN、AlGaInN、InGaN等。又，作為GaN系半導體層20之包含GaN或GaN系半導體之層可為未摻雜層，亦可為經摻雜之層。
半導體基板1中，GaN系半導體層20之厚度可為0.5 μm以上25 μm以下，且可為1 μm以上10 μm以下。該GaN系半導體層20之厚度可為上述m面剖面中自遮罩部121與GaN系半導體層20之交界起至GaN系半導體層20之表面為止之距離。根據使用半導體基板1所製造之器件之用途，GaN系半導體層20之厚度較薄可能更有效。半導體基板1中，GaN系半導體層20之厚度亦可小於開口部120之開口寬度W1。又，GaN系半導體層20之厚度亦可小於遮罩層12之厚度。
就能於較大範圍設定較佳之ELO成膜條件之觀點而言，GaN系半導體層20可為GaN層。又，GaN系半導體層20亦可為InGaN層。為了使用ELO使InGaN層橫向成膜，只要於諸如低於例如1000℃之低溫之溫度條件下進行InGaN層之成膜即可。又，於將GaN系半導體層20設為InGaN層之情形時，可減小與遮罩層12之接著強度。InGaN層只要為例如以In組成量計摻入有1%以上(In xGa 1-xN：x＞0.01)之In之層即可。
於製造本實施方式之半導體基板1之過程中，為了於第1部分S1之內部積極地產生非穿透位錯D2，而形成GaN系半導體層20，至於詳情將於下文中敍述。本實施方式之半導體基板1中之GaN系半導體層20具有第1部分S1、及上述m面剖面中非穿透位錯D2之位錯密度較第1部分S1小之第2部分S2(參照圖2B)。
GaN系半導體層20之第1部分S1之內部的非穿透位錯D2之位錯密度相對較大。其結果，本發明人等推測能夠緩和第1部分之內部應力，於俯視GaN系半導體層20時之第1部分S1之表面，可減小穿透位錯D1之位錯密度。
GaN系半導體層20之表面中之形成半導體器件之區域中存在之穿透位錯D1會對半導體器件造成諸如使該半導體器件之性能惡化之影響。即，於本實施方式之半導體基板1之製造過程中，以使第1部分S1中之非穿透位錯D2之位錯密度大於第2部分S2中之非穿透位錯D2之位錯密度之方式使GaN系半導體層20生長。藉此，即便於寬度較寬之遮罩層12之上形成GaN系半導體層20之情形時，亦能於第1部分S1中之較寬區域減小穿透位錯D1之位錯密度。亦即，半導體基板1可確保GaN系半導體層20之表面中能夠形成器件之高品質之低位錯區域AR1(參照圖1)之面積較大。其結果，可提供能夠製造高品質之半導體器件之半導體基板1。如此，於半導體基板1中，沿厚度方向將GaN系半導體層20切斷所得之剖面(例如上述m面剖面)中之非穿透位錯D2之位錯密度於第1部分S1中大於第2部分S2。而且，第1部分S1之表面具有低位錯區域AR1(下述電子零件形成區域)。藉此，可減小第1部分S1之表面之穿透位錯D1之位錯密度，提高GaN系半導體層20之品質。
又，GaN系半導體層20中，於第1部分S1中，GaN系半導體層20之上表面之位錯密度(穿透位錯密度)可小於沿厚度方向將GaN系半導體層20切斷所得之剖面(例如上述m面剖面)中之位錯密度(非穿透位錯D2之位錯密度)。
半導體基板1藉由使第1部分S1之表面之位錯密度減小，可提高形成於GaN系半導體層20上之半導體器件之結晶性、特性及可靠性。
例如，半導體基板1中，沿厚度方向將GaN系半導體層20切斷所得之剖面(例如上述m面剖面)中之第1部分S1之非穿透位錯密度可為5×10 8/cm 2以下，且可為1×10 7/cm 2以上8×10 8/cm 2以下。
半導體基板1中，GaN系半導體層20之第1部分S1之表面之位錯密度(非穿透位錯D2之位錯密度)可為5×10 6/cm 2以下。第1部分S1可為GaN系半導體層20之表面中在俯視下與遮罩部121重疊之15 μm×15 μm以上之區域。
半導體基板1中，開口部120具有長形狀，第1部分S1之於俯視下開口部120之長度方向(Y軸方向)上之尺寸可為100 μm以上。第1部分S1之自Y軸方向之一端部至另一端部之長度L11可為100 μm以上25 cm以下。
如此，於半導體基板1中，可確保GaN系半導體層20之表面中之能夠製造高品質半導體器件之區域的面積較大。
又，半導體基板1中，第1部分S1之自X軸方向之一端部至另一端部之長度L12可為10 μm以上80 μm以下。上述長度L12例如可為上述m面剖面之X軸方向上之(i)第1部分S1之遠離開口部120之側之端部(端面)之位置與(ii)遮罩部121之開口部120側之側面之位置的距離。於遮罩部121之開口部120側之側面為錐形之情形時，上述(ii)可為該側面中遠離基底基板11之側之端部之位置。
於本實施方式中之半導體基板1中，GaN系半導體層20可於第2部分S2中穿透位錯自開口部120延伸至GaN系半導體層20之表面。因此，第2部分S2中，GaN系半導體層20之上表面之位錯密度(穿透位錯D1之位錯密度)可大於沿厚度方向將GaN系半導體層20切斷所得之剖面中之位錯密度(非穿透位錯D2之位錯密度)。
半導體基板1中，第2部分S2相較於第1部分S1而言，穿透位錯D1之位錯密度可更高。半導體基板1中，於使用ELO法而形成之GaN系半導體層20之內部，穿透位錯D1自開口部120朝向GaN系半導體層20之表層延伸。藉此，可減少穿透位錯D1向第1部分S1側延伸之情況。其結果，可減小第1部分S1之表面之穿透位錯D1之位錯密度。
又，半導體基板1中，GaN系半導體層20可於沿厚度方向將GaN系半導體層20切斷所得之剖面(例如上述m面剖面)中具有於厚度方向上穿透GaN系半導體層20之複數個穿透位錯D1，複數個穿透位錯D1可全部以通過開口部120之方式形成。
半導體基板1中，例如，可通過控制成膜條件或遮罩層12之尺寸等來減小GaN系半導體層20之表面附近所產生之非穿透位錯D2之密度。於本實施方式中之半導體基板1中，GaN系半導體層20於第1部分S1中具有第3部分S3及第4部分S4，該第3部分S3位於遮罩部121上(靠近遮罩部121之側)，該第4部分S4位於較第3部分S3更靠GaN系半導體層20之表面側並且位錯密度較第3部分S3小。根據上述構成，可進一步減小第1部分S1之表面之位錯密度。
此處，如上所述，關於半導體基板1，有時於上述m面剖面之CL像中可在第1部分S1之內部觀察到對比度不同之複數個區域。此種對比度差異係因雜質濃度不同而產生。亦可利用高解析度之CL像來觀察對比度之差異，該高解析度之CL像係藉由使用將加速電壓設為1～5 kV之相對較低速之電子束進行CL測定而獲得。本實施方式中之半導體基板1藉由適當地控制成膜條件來成膜GaN系半導體層20，能夠以包含雜質濃度不同之複數個部分之方式形成第1部分S1。
本說明書中，作為GaN系半導體層20之雜質，可為氧及Si。GaN系半導體層20中所摻入之矽及氧可作為n型摻雜劑發揮作用。再者，GaN系半導體層20中之氧及Si之雜質濃度例如可如下般進行控制。即，例如於使用SiO 2作為遮罩層12之情形時，藉由調整GaN系半導體層20成膜過程中之溫度或成膜速度，可使氧及Si自SiO 2擴散至GaN系半導體層20中，並且控制氧及Si之擴散量。
關於GaN系半導體層20中之雜質濃度(單位例如為atom/cm 3)，例如可使用二次離子質譜法(SIMS)沿Z軸方向(厚度方向)對GaN系半導體層20進行分析並定量測定。
本實施方式中之半導體基板1中，於沿厚度方向將GaN系半導體層20切斷所得之剖面(例如上述m面剖面)中，第1部分S1之雜質濃度可大於第2部分S2之雜質濃度。
本實施方式中之半導體基板1中，GaN系半導體層20可於第1部分S1中具有第3部分S3及第4部分S4，該第3部分S3位於遮罩部121上，該第4部分S4位於較第3部分S3更靠GaN系半導體層20之表面側並且雜質濃度較第3部分S3小。藉此，可減小第1部分S1表面之雜質濃度。因此，可提高GaN系半導體層20之品質，從而可製成能夠製造高品質半導體器件之半導體基板1。
本實施方式中之半導體基板1中，GaN系半導體層20可於第1部分S1中具有第5部分S5，該第5部分S5於GaN系半導體層20之厚度方向上位於第3部分S3與第4部分S4之間並且雜質濃度較第3部分S3大。
半導體基板1中，GaN系半導體層20亦可於X軸方向上之側面部具有斜刻面部21(參照圖1B及圖2B)。該斜刻面部21可為GaN系半導體層20之例如(11-22)面，亦可對應於第5部分S5之端面。以具有斜刻面部21之方式成膜GaN系半導體層20之情形時，GaN系半導體層20中之在具有斜刻面部21之同時生長成之部分可成為第5部分S5。如此生長而成之第5部分S5中可摻入相對較多之雜質。例如，可藉由控制V族原料/III族原料比而以具有斜刻面部21之方式成膜GaN系半導體層20。
斜刻面部21例如可為GaN系半導體層20之(11-2β)面(β為整數)。藉由以具有此種斜刻面部21之方式形成GaN系半導體層20，可容易地製成具有上述第3部分S3、第4部分S4及第5部分S5之GaN系半導體層20。
本實施方式中之半導體基板1中，第1部分S1可於GaN系半導體層20之第1部分S1之表面具有第6部分S6及第7部分S7，該第7部分S7位於較第6部分S6更靠第2部分S2側並且雜質濃度較第6部分S6小。
於GaN系半導體層20之側面部，自遮罩部121蒸發之雜質容易摻入至GaN系半導體層20中。因此，第6部分S6相較第7部分S7而言雜質濃度更大。第7部分S7可較佳地用作能夠製造高品質半導體器件之區域。
GaN系半導體層20具有僅與第1部分S1重疊之電子零件形成區域AR10。半導體基板1中之電子零件形成區域AR10可確保較大之面積，並且位錯密度較小，可較佳地形成器件。
半導體基板1中，開口部120具有長形狀，GaN系半導體層20可具有沿著開口部120之長度方向分別與第1部分S1重疊之複數個電子零件形成區域AR10。根據上述構成，可使用半導體基板1形成複數個電子零件。亦即，可容易地大量生產電子零件。
半導體基板1中，GaN系半導體層20可具有沿著與開口部120之長度方向相交之方向分別與第1部分S1重疊之複數個電子零件形成區域AR10。根據上述構成，可使用半導體基板1形成更多電子零件。
又，半導體基板1進而具有包含位於GaN系半導體層20之表面之位錯的位錯區域DA，自位錯區域DA扣除第2部分S2之表面區域FA後所得之差量區域SA可小於第2部分S2之表面區域FA。縮窄與露出有底層111之開口部120對應之第2部分S2之表面區域FA可確保電子零件形成區域AR10較寬。此處，例如，藉由使遮罩部121之寬度變窄，並縮短遮罩部121與開口部120之週期，可使自1片晶圓獲取之器件(半導體器件)之數量增多。對此，藉由縮窄差量區域SA，即便於上述週期較短之情形時，亦容易確保電子零件形成區域AR10之面積較大。其結果，可容易地製造尺寸相對較大之器件。
半導體基板1中，位錯區域DA之寬度大小可大於第2部分S2之表面區域FA之寬度，且為第2部分S2之表面區域FA之寬度大小之1.3倍以下。為了獲得更大之電子零件形成區域AR10，有效的是減小自表面區域FA擴大之位錯區域DA之寬度大小。若能獲得大面積之電子零件形成區域AR10，則可形成更高輸出之發光元件，及形成能夠控制更大功率之電子元件。例如，若為發光元件，則可於電子零件形成區域AR10中形成發光區域。
又，開口部120之基底基板11側之開口寬度與GaN系半導體層20側之開口寬度的差可小於遮罩部121之厚度。其結果，可確保生長於遮罩部121上之GaN系半導體層20之面積較大。
另一方面，開口部120之基底基板11側之開口寬度與GaN系半導體層20側之開口寬度的差亦可大於遮罩部121之厚度。其結果，容易提高自開口部120向遮罩部121上生長之GaN系半導體層20之品質。
半導體基板1可具有單晶之Si基板作為基底基板11之主基板110。藉此，可將作為異質基板之低價之Si基板用作主基板110而形成半導體基板1。藉此，可大幅降低半導體器件之製造成本。
一般而言，ELO法中多數情況下係於GaN基板或藍寶石基板等高價之基板上形成GaN系半導體層。然而，於使用此種高價基板之情形時，降低製品成本上存在極限。例如，微型LED顯示器之價格較大程度上依存於微型LED晶片之製造成本。例如，其原因在於，於4 K尺寸之微型LED顯示器中需要2400萬個LED晶片。
藉由使用半導體基板1，與使用形成於GaN基板或藍寶石基板上之GaN系半導體層來製造微型LED晶片之情形相比，可大幅度降低微型LED晶片之製造成本。
(半導體基板之製造方法) 以下，對半導體基板1之製造方法之一例進行說明。
首先，準備具有主基板110及底層111之基底基板11(準備基底基板之步驟)。於底層111包含AlN層之情形時，形成AlN層之方法並不限定於MOCVD，亦可使用濺鍍法等。於使用濺鍍裝置之情形時，有能以低成本製作模板基板10等優點。
底層111之成膜方法並無特別限定，可適當使用公知之方法於主基板110上形成底層111。
例如，藉由MOCVD法於主基板110上成膜AlN層/Al 0.6Ga 0.4N層/GaN層之積層體作為底層111。於具體一例之底層111中，AlN層之厚度可為30 nm，Al 0.6Ga 0.4N層之厚度可為300 nm，GaN層之厚度可為1～2 μm。
其次，於本實施方式中之半導體基板1之製造方法中，在基底基板11上形成具有開口部120及遮罩部121之遮罩層12(形成遮罩層之步驟)。
於形成遮罩層之步驟中，首先，例如藉由電漿化學氣相沈積(CVD)法或濺鍍法等在底層111上形成絕緣膜(例如將SiO 2膜與SiN膜積層而成之膜)。其後，例如使用光微影法塗佈抗蝕劑並且進行圖案化。藉此，形成具有條紋狀開口部之抗蝕劑。繼而，例如使用氫氟酸(HF)、緩衝氫氟酸(BHF)等濕式蝕刻劑將SiNx膜及SiOx膜局部去除後，進行有機洗淨而去除抗蝕劑。藉此，可獲得於基底基板11上形成有遮罩層12之模板基板10。
於具體一例之模板基板10中，遮罩層12之SiO 2膜之厚度為例如0.3 μm，SiO 2膜上之SiN膜之厚度為例如70 nm。又，開口寬度W1為5 μm。遮罩層12可對應於GaN系半導體層20之種類(成分組成)來選擇遮罩部121之材質及層構造。
又，遮罩部121中可存在針孔。因此，亦可於在成膜裝置中進行過一次成膜之後，進行有機洗淨等並再次導入成膜裝置中，成膜相同之膜種。其結果，可減少遮罩層12之針孔。
以上述方式準備配置有遮罩層12之模板基板10，該遮罩層12具有開口部120及遮罩部121(準備模板基板之步驟)。繼而，於本實施方式中之半導體基板1之製造方法中，自於開口部120露出之基底基板11上跨及遮罩部121上，形成包含GaN或GaN系半導體之GaN系半導體層20(形成半導體層之步驟)。
於形成半導體層之步驟中，以具有位於遮罩部121上之第1部分S1、及位於開口部120上之第2部分S2之方式形成GaN系半導體層20。例如，將模板基板10裝入MOCVD裝置中，成膜GaN系半導體層20。作為成膜條件之一例，例如，於主基板110採用Si基板，底層111採用AlN層與Al 0.2Ga 0.8N/Al 0.8Ga 0.2N之超晶格層構造40對，遮罩層12採用SiOx膜之情形時，可於基板溫度：1120℃、生長壓力：50 kPa、TMG(三甲基鎵):22 sccm、NH 3:15 slm、V/III＝6000(V族原料之供給量相對於III族原料之供給量之比)之條件下使GaN系半導體層20生長。
具體而言，於形成半導體層之步驟中，理想的是首先於遮罩層12之開口部120之部分形成初始生長層(晶種生長層)，其後，使GaN系半導體層20自初始生長層橫向生長。該初始生長層係當使GaN系半導體層20向遮罩部121上橫向生長時成為起點(晶種)之生長層。該初始生長層之端可於即將爬上遮罩部121之上表面之前(遮罩部121之具有錐形之部分(側面)之中途)、或剛爬上遮罩部121之上表面之後停止初始生長層之成膜。其結果，使GaN系半導體層20橫向生長時，可使其高速地生長。初始生長層例如只要形成為2.0 μm以上3.0 μm以下之高度即可。
如上所述般成膜初始生長層之後使GaN系半導體層20橫向生長，藉此，可使第1部分S1內部之非穿透位錯D2增多(減小表面之穿透位錯D1之位錯密度)。又，可控制第1部分S1內部之雜質濃度之分佈(形成第3部分S3～第5部分S5)。再者，藉由適當控制成膜過程中之條件，可進行使GaN系半導體層20沿Z軸方向生長或沿X軸方向生長之控制。
藉由以上，可獲得於模板基板10上形成有GaN系半導體層20之半導體基板1。
於具體一例之GaN系半導體層20中，橫寬L20(於圖3中圖示)為53 μm。於開口寬度W1為5 μm之情形時，能夠形成器件之第1部分S1之有效寬度(長度L12)為24 μm。又，GaN系半導體層20之厚度方向上自遮罩部121之表面至GaN系半導體層20之表面的厚度為6 μm。又，GaN系半導體層20之縱橫比高達24 μm/6 μm＝4.0。
再者，ELO法中，可藉由延長Ga原子之擴散長度而實現較快之橫向成膜速度。於本實施方式中之半導體基板1之製造方法中，形成半導體層之步驟中之成膜溫度只要為900℃以上1180℃以下即可。形成半導體層之步驟中之成膜溫度亦可為1000℃以下之相對低溫。
於將形成半導體層之步驟中之成膜溫度設為1000℃以下之相對低溫之情形時，亦可使用三乙基鎵(TEG)作為Ga原料氣體。TEG於低溫下使有機原料高效率地分解。因此，可利用ELO法實現GaN系半導體層20之較快之橫向成膜。
又，例如，於利用InGaN形成GaN系半導體層20之情形時，將In添加至GaN中而形成InGaN層之GaN系半導體層20，但於該情形時，於低溫下進行成膜亦較為重要。
(其他構成) 半導體基板1中，GaN系半導體層20亦可於第3部分S3中存在X軸方向之雜質濃度之分佈。半導體基板1中，第3部分S3亦可包含俯視下與開口部120相鄰之內側部、及俯視下較上述內側部更遠離開口部120且雜質濃度較上述內側部低之外側部。更詳細而言，第3部分S3之上述外側部於上述m面剖面中位於靠近GaN系半導體層20之端面之側(遠離開口部120之側)。第3部分S3之上述內側部位於靠近開口部120之側，且與開口部120相鄰。上述外側部亦可相較上述內側部而言雜質濃度更低。第3部分S3之雜質濃度之分佈可藉由SIMS沿X軸方向對第3部分S3進行分析而測定。關於第3部分S3之雜質濃度，例如，於GaN系半導體層20中含有Si作為n型摻雜劑之情形時，藉由在GaN系半導體層20成膜時控制Si之供給量，可對第3部分S3帶來雜質濃度之分佈。
第3部分S3中，上述外側部之側(遠離開口部120之側)之雜質濃度相對較低。因此，藉由在第1部分S1之表面選擇要設定電子零件形成區域AR10之位置，亦能夠使該電子零件形成區域AR10之相反側之GaN系半導體層20之表面的雜質濃度變化。
再者，第4部分S4、第5部分S5中，亦可存在X軸方向之雜質濃度之分佈。於該情形時，第4部分S4之於上述m面剖面中靠近GaN系半導體層20之端面之側(遠離開口部120之側；外側部)的雜質濃度可較靠近開口部120之側(內側部)低。又，第5部分S5之於上述m面剖面中靠近GaN系半導體層20之端面之側(遠離開口部120之側；外側部)的雜質濃度亦可較靠近開口部120之側(內側部)低。
本發明之一態樣中之半導體基板具備：基底基板；遮罩層，其位於上述基底基板上並且具有開口部及遮罩部；及半導體層，其自於上述開口部露出之上述基底基板上跨及上述遮罩部上而定位，且包含GaN系半導體。上述半導體層具有位於上述遮罩部上之第1部分、及位於上述開口部上之第2部分。沿厚度方向將上述半導體層切斷所得之剖面中的非穿透位錯之位錯密度係上述第1部分大於上述第2部分。上述第1部分之表面具有電子零件形成區域。
先前，一直強烈要求進一步提高GaN系半導體層之品質。根據本發明之一態樣，使第1部分之穿透位錯密度減小，可提高半導體層之品質。而且，可提供能夠製造高品質半導體器件之半導體基板。
[實施方式2] 以下對本發明之另一實施方式進行說明。再者，為了便於說明，對具有與上述實施方式中所說明之構件相同之功能的構件標註相同符號，不重複其說明。於以後之實施方式中亦同樣如此。
本實施方式中，參照圖式對使用實施方式1所記載之半導體基板1而製造之半導體器件進行說明。
圖4係用以對本發明之一例中之形成有器件積層構造30之半導體基板1進行說明之剖視圖。圖5係用以對器件積層構造30進行說明之剖視圖，且係將圖4之一部分放大後之圖。
如圖4及圖5所示，於使用半導體基板1製作器件之情形時，在半導體基板1上成膜器件積層構造30。器件積層構造30具有GaN系半導體層20、活性層31、電子阻擋層32、及p型GaN系半導體層33。
(器件積層構造為LED之情形) 作為一例，以下對半導體基板1之第1部分S1之表面上形成之器件積層構造30為LED之情形進行說明。於該情形時，活性層31例如為具有5～6週期之構造之MQW(Multi-Quantum Well(多量子井)：InGaN/GaN)。活性層31中之In組成可因目標發光波長而不同，例如，若為藍色(波長450 nm附近)則適當設定為15～20%左右之In濃度，若為綠色(波長530 nm附近)則適當設定為30%左右之In濃度。
電子阻擋層32例如為AlGaN層，該AlGaN層一般而言為15～25%左右之Al組成，且厚度為5～25 nm。p型GaN系半導體層33例如為GaN層，該GaN層之厚度例如為0.1～0.3 μm。
雖省略圖示，但器件積層構造30亦可於p型GaN系半導體層33之表面形成10 nm左右之P ＋＋層(Mg摻雜劑之高摻雜層)。GaN系半導體層20及器件積層構造30亦可不自MOCVD裝置中取出而連續地成膜。又，為了對半導體基板1之表面進行研磨使其平坦化，可於成膜GaN系半導體層20之後將半導體基板1自MOCVD裝置或各種成膜裝置中取出。其後，藉由研磨或CMP(Chemical mechanical polish，化學機械拋光)等使GaN系半導體層20之表面平坦化後，亦可再次將半導體基板1放入上述成膜裝置之中，來成膜器件積層構造30。
作為各種成膜裝置，可列舉濺鍍裝置、遠距電漿CVD裝置(RPCVD)、PSD(Pulse Sputter Deposition，脈衝濺射沈積)裝置等。遠距電漿CVD裝置及PSD裝置等由於能夠進行低溫成膜並且不使用氫作為載氣，故可獲得低電阻之p型GaN系半導體層33。
再者，亦可於對半導體基板1之表面進行研磨或CMP前後變更所要使用之成膜裝置之種類。
於成膜GaN系半導體層20之後自成膜裝置中取出進行研磨等之情形時，亦可在GaN系半導體層20與活性層31之間插入n型GaN系半導體層。n型GaN系半導體層之厚度宜為0.2～4 μm左右。
亦能夠使用本發明之一態樣中之半導體基板1來製作面發光器件。於製作面發光雷射器件之情形時，基本之器件積層構造30與LED類似，下述器件製程略有不同。
(器件積層構造為雷射二極體之情形) 作為另一例，以下對半導體基板1之第1部分S1之表面上形成之器件積層構造為雷射二極體(LD:Laser Diode)之情形進行說明。本例之器件積層構造由於與上文所述之LED之情形類似並且可為普通LD之構造，故省略圖示及詳細說明。概略地講，LD之情形時之器件積層構造於活性層31之上下追加了p型及n型之光導層。該光導層係厚度為50 nm左右、In組成為3～10%左右之InGaN層。
又，LD之情形時之器件積層構造以隔著p型光導層、活性層31、及n型光導層之方式，於上述p型光導層之外側追加p型光包覆層，於上述n型光導層之外側追加n型光包覆層。作為上述光包覆層，可選擇GaN系半導體層、AlGaN系半導體層、或AlInGaN系半導體層。上述p型光包覆層之厚度可為0.4～1.0 μm。又，上述n型光包覆層之厚度可為0.8～2.0 μm。
LD之情形時之器件積層構造之各部可根據欲製作之器件之目的、用途而適當最佳化。
可使用本發明之一態樣中之半導體基板1，並使用一般的製程配方(成膜條件：例如MOCVD之成膜製程配方)來製造器件積層構造30。因此，無需重新進行成膜條件之最佳化。當然，亦可使用本發明之一態樣中之半導體基板1來進行成膜條件之最佳化。
再者，並不限定於上述示例，能夠於GaN系半導體層20上成膜各種器件積層構造30。
(針對器件積層構造之器件製程) 其次，說明對半導體基板1上形成之器件積層構造30進行器件製程之步驟。於使用半導體基板1形成器件之情形時，優點在於可應用一般的器件製程。
圖6係用以對製造LED之器件製程之一例進行說明之圖。以下，為了便於說明，將於半導體基板1成膜器件積層構造30並於器件積層構造30之表面形成電極後之狀態之構件稱為第1中間器件50。
如圖6A所示，第1中間器件50於器件積層構造30之表面具有p型電極部17及n型電極部18。p型電極部17包含p型接觸電極及焊墊電極。n型電極部18包含n型接觸電極及焊墊電極。本例中之第1中間器件50為單面雙電極構造(於單側之面形成有p型電極部17及n型電極部18兩個電極之構造)。
供形成n型電極部18之區域係事先藉由光微影製程及乾式蝕刻製程使n型GaN系半導體層露出，並於其表面形成n型電極部18。於一例中，n型電極部18係使用Ti/Al電極作為n型接觸電極，使用Mo/Au等作為焊墊電極，藉由鍍覆法等而形成。
p型電極部17形成於p型GaN系半導體層33上。於一例中，使用Ag/Ni電極等作為p型接觸電極。p型電極部17中之Ag電極與p型半導體層相接，發揮用以將來自活性層之光向背面反射之反射層的作用。作為p型電極部17中之電極墊，可使用W/Au等。p型電極部17係藉由鍍覆法等而形成。
如上所述，n型接觸電極係經乾式蝕刻而形成於較p型接觸電極低之位置。因此，n型接觸電極上形成的焊墊電極可形成得較厚，從而使n型電極之焊墊表面之高度與p型電極之焊墊表面之高度相同。藉此，其後向載體基板黏合時之接合非常容易，可提高向載體基板進行黏合之步驟之良率。
(剝離製程) 如上所述，於在半導體基板1上成膜器件積層構造30，進而對器件積層構造30進行器件製程之時點，第1中間器件50發揮功能。然而，於使用GaN系半導體之發光元件中，由於異質基板(例如矽基板)吸收自作為活性層發揮功能之GaN系半導體層20發出之光，故可使器件晶片自異質基板剝離。
考慮有複數種剝離方法，但此處作為剝離製程之一例，使用圖6B及圖6C對利用氣相蝕刻法進行剝離之方法進行說明。
本發明之一態樣中之半導體基板1中，GaN系半導體層20與基底基板11於開口部120處化學結合。另一方面，GaN系半導體層20與遮罩部121以較弱之力(例如凡得瓦爾力(Van Der Waals force))結合。因此，藉由氣相蝕刻將GaN系半導體層20中之俯視下與開口部120重疊之部分、及GaN系半導體層GaN系半導體層20與基底基板11(底層111)之結合部去除。藉此，可容易地將GaN系半導體層20及器件積層構造30自模板基板10剝離。
圖6B係模式性地表示對圖6A所示之第1中間器件50進行蝕刻處理後之第2中間器件51之情況的剖視圖。
如圖6B所示，藉由氣相蝕刻對開口部120上方之GaN系半導體層20及器件積層構造30之部分進行刻蝕。此時，以至少遮罩部121之一部分露出之方式對開口部120上之GaN系半導體層20進行蝕刻。亦即，作為蝕刻深度，可較GaN系半導體層20之厚度更深地進行蝕刻。又，可以蝕刻區域上部之開口寬度J寬於開口部之寬度W1(W1＜J)之方式進行刻蝕。藉此，開口部120處之GaN系半導體層20與基底基板11之結合部亦藉由氣相蝕刻被去除。
將包含GaN系半導體層20、器件積層構造30、1個p型電極部17、及1個n型電極部18之一個組件稱為發光元件40。
圖6C是表示使用印模55將發光元件40自遮罩部121剝離之情況之剖視圖。
如圖6C所示，使用印模55可將發光元件40自遮罩部121上容易地剝離。印模55可為黏彈性彈性體印模、PDMS(Polydimethylsiloxane，聚雙甲基矽氧烷)印模、或靜電接著印模等。如此，可將發光元件40自遮罩部121上直接剝離，此於工業上在成本及產能等方面具有非常大之優點。
利用CL法針對剝離後獲得之發光元件40(例如微型LED元件)之表面測定缺陷狀態後，於發光元件40之發光區域內未觀測到暗點及暗線。
(向電路基板上之安裝) 對將自基底基板11分離之發光元件40向經電氣佈線之安裝基板轉印安裝之方法進行說明。此處，以微型LED顯示器為例進行說明。
藉由印模等所具有之接著力被選擇性地剝離之發光元件(LED)40被暫時配置於另一中間板(省略圖示)上。發光元件40藉由被再轉印而上下反轉，並藉由覆晶而安裝於電路基板上。圖7係表示將發光元件40藉由覆晶而安裝於電路基板201上之構成例的剖視圖。
如圖7所示，使用表面形成有反射層202之電路基板201(例如TFT(Thin Film Transistor，薄膜電晶體)基板)，於電路基板201之上層配置用以保持晶片之黏著層203、與p型用配線電極204及n型用配線電極205。將發光元件40覆晶安裝於此種電路基板201。藉此，使發光元件40與電路基板201電性連接。
圖8係表示於電路基板201上安裝有發光元件40之微型LED顯示器400之一部分的圖。如圖8所示，於製作微型LED顯示器之情形時，將發藍色(B)、綠色(G)、紅色(R)之光之LED晶片410安裝於電路基板201。因此，將RGB各者之LED晶片製作於個別之半導體基板1上。如上所述般製造RGB各者之發光元件40，並將發光元件40安裝於電路基板201。藉由按照顯示器尺寸反覆進行該等作業，可製作微型LED顯示器。
再者，上述示例中，例示出微型LED元件及微型LED顯示器進行了說明，但亦可使用半導體基板1製作例如法布里-柏羅型(Fabry-Perot type)雷射及面發光雷射(VCSEL)。
如上所述，可使用半導體基板1製造發光元件40等各種電子零件。作為具備半導體基板1之電子零件，例如可列舉LED、雷射等光半導體元件。又，具備此種電子零件之電子機器亦屬於本發明之範疇。作為該電子機器，可列舉攜帶型資訊終端、顯示器(電視等)、投影機等。
[實施方式3] 以下，參照圖9對本發明之另一實施方式進行說明。圖9係表示GaN系半導體層20之橫向生長之一例之剖視圖。
本實施方式中，對使用具有複數個開口部120之遮罩層12A來成膜GaN系半導體層20之例進行說明，但並不限定於此。於其他實施方式中亦可同樣地成膜GaN系半導體層20。
將於遮罩層12之開口部120處露出之底層111之部分稱為晶種部112。GaN系半導體層20係以晶種部112為起點藉由ELO法而形成。
如圖9所示，理想的是於與開口部120重疊之晶種部112上形成初始生長層SL，其後，使GaN系半導體層20自初始生長層SL橫向生長。初始生長層SL成為GaN系半導體層20橫向生長之起點。
GaN系半導體層20之成膜中，於初始生長層SL之邊緣即將爬上遮罩部121之上表面之前(與遮罩部121之側面上端相接之階段)、或剛爬上遮罩部121之上表面後之時點停止初始生長層SL之成膜(即，於該時點，將ELO成膜條件自c軸方向成膜條件切換為a軸方向成膜條件)。如此一來，自初始生長層SL從遮罩部121略微突出之狀態起進行橫向成膜，因此，可減少GaN系半導體層20沿厚度方向生長時之材料消耗，有效地使GaN系半導體層20高速地橫向生長。初始生長層SL只要形成為例如2.0 μm以上3.0 μm以下之厚度即可。
藉由如圖9般於成膜初始生長層SL之後使GaN系半導體層20橫向生長，可使第1部分S1內部之非穿透位錯增多(減小第1部分S1表面之穿透位錯密度)。又，可控制第1部分S1內部之雜質濃度(例如，矽、氧)之分佈。再者，藉由適當控制GaN系半導體層20成膜過程中之條件，能夠進行使GaN系半導體層20沿Z方向(c軸方向)生長或沿X方向(a軸方向)生長之控制。
如圖9所示，本實施方式中之半導體基板1中，GaN系半導體層20之第1部分S1於俯視下位於開口部120與遮罩部121之中央125之間。又，本實施方式中之半導體基板1中，GaN系半導體層20具有位於遮罩部121上之開口部120與遮罩部121之中央125之間的邊緣面(邊緣)20e。
再者，亦可於形成複數個GaN系半導體層20之後對GaN系半導體層20之表面進行研磨或CMP(更詳細而言，參照下述實施方式4)。藉此，可改善GaN系半導體層20表面之平坦性，且改善GaN系半導體層20表面之高度之面內分佈。其結果，藉此，可抑制形成器件積層構造30時之各層之面內分佈，有效地改善良率。再者，於對GaN系半導體層20之表面進行研磨之情形時，開口部120之開口寬度W1亦可為0.1 μm以上。
[實施方式4] 以下對本發明之另一實施方式進行說明。
於實施方式1所記載之半導體基板1中，對具有自1個開口部120生長所得之單個GaN系半導體層20之半導體基板1進行了說明。相對於此，於本實施方式中，對半導體基板1A進行說明，該半導體基板1A係藉由使用具有複數個開口部120之遮罩層12A進行成膜，而具有複數個GaN系半導體層20締合而形成之GaN系半導體層20A。
圖10係用以對本實施方式中之半導體基板1A進行說明之圖。
如圖10A所示，首先，藉由在基底基板11上形成遮罩層12A而製作模板基板10A。遮罩層12A具有複數個開口部120。遮罩層12A具有形成於基底基板11上之複數個遮罩部121、及設置於遮罩部121之間之狹縫形狀之複數個開口部120。亦即，遮罩層12A亦可將複數個遮罩部121設置成條紋狀。
遮罩層12A中，例如，1個遮罩部121之X軸方向之長度(即遮罩寬度L31)可為25 μm以上200 μm以下。換言之，遮罩層12A中，例如，複數個開口部120之X軸方向上之間距可為25 μm以上200 μm以下。
遮罩層12A中，開口部120之開口寬度W1可為0.5 μm以上20 μm以下，亦可為1 μm以上5 μm以下。遮罩層12A中，例如，開口寬度W1可為6 μm以上7 μm以下，且可為3 μm以上5 μm以下。
於具體一例中，遮罩部121之寬度L31為50 μm，開口部120之開口寬度W1為5 μm，但並不限定於此。
如圖10B所示，於模板基板10A上成膜GaN系半導體層20。此時，複數個GaN系半導體層20以於複數個開口部120之各者露出之底層111之表面(晶種部112；參照圖9)為起點而生長。藉由複數個GaN系半導體層20分別生長，從而自某一開口部120橫向生長而成之GaN系半導體層20與自該開口部120相鄰之開口部120橫向生長而成之另一GaN系半導體層20締合。藉此，於模板基板10A上形成覆蓋遮罩層12A之一體之GaN系半導體層20A，從而製造半導體基板1A。
如圖10C所示，半導體基板1A具有相鄰之GaN系半導體層20相互締合而形成之GaN系半導體層20A。GaN系半導體層20A具有與第1部分S1相鄰之締合部25。GaN系半導體層20A係於遮罩部121上不具有邊緣面20e(參照圖9)之一體形狀，包含俯視下與遮罩部121之中央125重疊之空隙(中空部)60。半導體基板1A係以於GaN系半導體層20A中之締合部25形成空隙(Void)60之方式控制成膜條件、遮罩寬度等而製造者。於半導體基板1A中，第1部分S1於俯視下位於開口部120與空隙60之間。
空隙60在GaN系半導體層20與遮罩部121之間位於遮罩部121之表面上。空隙60之形狀於剖面觀察時接近三角形狀，成為向遮罩部121之表面側擴展之形狀。換言之，空隙60係朝向靠近遮罩部121之表面之方向寬度變寬之形狀。將此種三角形狀之空隙60形成於締合部25具有大幅減小GaN系半導體層20A之內部應力之效果。空隙60沿Y軸方向延伸，亦可謂是角錐狀。
通常，遮罩部121所使用之材質(SiO 2或SiN)之熱膨脹係數較GaN系半導體小。因此，於以1000℃左右之成膜溫度成膜GaN系半導體層20A之後，降溫至室溫時，GaN系半導體層20A有時會因與遮罩部121之熱膨脹係數之差異而產生龜裂。
相對於此，若以形成三角形狀之空隙60之方式締合而形成GaN系半導體層20A，則可有效地降低如上所述之龜裂產生之可能性。如圖10C所示，空隙60之寬度以V1表述，又，空隙60之高度以V2表述。又，空隙60之頂部至GaN系半導體層20之表面之距離設為L40。
又，如圖10C所示，半導體基板1A亦可於空隙60上方之GaN系半導體層20A之表面包含淺凹處(凹部)p。凹處p之深度可為10 nm以上200 nm以下。凹處p可以於俯視下與空隙60重疊之方式定位，即，可於形成凹處p之正下方存在空隙60。認為藉由空隙60緩和了GaN系半導體層20A之內部應力而形成凹處p。因此，半導體基板1A可於GaN系半導體層20A之表面形成凹處p。
空隙60之高度V2只要為1 μm以上，便能有效地緩和GaN系半導體層20A之內部應力。又，空隙60之寬度V1(剖面觀察時，係於遮罩部121上未形成GaN系半導體層20之區域之寬度)可為1 μm以上，且可為2 μm以上。
根據GaN系半導體層20A之成膜條件，空隙60之高度V2與相鄰之GaN系半導體層20締合時之GaN系半導體層20之厚度相對應。可以使空隙60之高度V2低至15 μm以下之方式，調整遮罩部121之遮罩寬度或成膜條件。其原因在於，若相鄰之GaN系半導體層20締合時之GaN系半導體層20之厚度超過15 μm，則於2個GaN系半導體層20靠近時，有時成膜原料向2個GaN系半導體層20之間之供給不足，於該情形時，有時2個GaN系半導體層20不會相互締合。
又，當使用形成有遮罩部121之遮罩寬度L31大於25 μm之遮罩層12A的模板基板10A時，將相鄰之GaN系半導體層20締合時之GaN系半導體層20之厚度設為13 μm以下之情形時，還有優點。以下對該情況進行說明。
圖11係用以對半導體基板1A中之GaN系半導體層20成膜時之情況進行說明之圖。
如圖11A所示，例如，若相鄰之GaN系半導體層20之厚度變大，則該等GaN系半導體層20之厚度可能互不相同。這於使用寬幅之遮罩作為遮罩層12A之情形時易成為問題。其原因在於，GaN系半導體層20橫向成膜之距離變長。
於相鄰之GaN系半導體層20之厚度互不相同之情形時，有時會產生高度間隙G。於該情形時，若使相鄰之GaN系半導體層20締合，則以將高度間隙G填埋之方式推進成膜而形成GaN系半導體層20A。GaN系半導體層20A於相鄰之GaN系半導體層20之締合部分(締合部25)形成上述空隙60、及包含多個締合時所產生之缺陷之缺陷集中部70。缺陷集中部70不包含於圖3之第1部分S1。
此處，已知高度間隙G越大，則締合後生長而成之GaN系半導體層20A之締合部25處所形成之缺陷集中部70之寬度(圖11C所示之W2)越大。而且，已知於將空隙60之高度V2設為13 μm以下之情形時，可將該高度間隙G控制得較小，並且可將缺陷集中部70之寬度W2抑制為10 μm以下。藉由將相鄰之GaN系半導體層20締合時之GaN系半導體層20之厚度設為13 μm以下，可使空隙60之高度V2為13 μm以下。藉由將缺陷集中部70之寬度W2抑制為10 μm以下，可使能夠形成器件之第1部分S1之有效寬度f較寬。其結果，可於器件製作中改善良率。
如上所述之半導體基板1A與上述實施方式1同樣地，可確保能夠形成器件之高品質之低位錯區域AR1(參照圖1)之面積較大。其結果，可提供能夠製造高品質半導體器件之半導體基板1A。
(關於研磨) 如上所述，若產生高度間隙G，則GaN系半導體層20A之表面形態可能會惡化。又，若高度間隙G過大，則亦存在如下情形：藉由其後之活性層等之成膜無法完全掩埋高度間隙G所引起之GaN系半導體層20A之表面階差。
因此，亦可對GaN系半導體層20A之表面進行研磨或CMP。藉此，可改善GaN系半導體層20A之表面之平坦性，且改善GaN系半導體層20A之表面之高度之面內分佈。
又，於存在高度間隙G之狀態下GaN系半導體層20締合之情形時，缺陷集中部70之寬度W2與空隙60之頂部至GaN系半導體層20A之表面之厚度(距離L40，參照圖10C)具有相關性。缺陷集中部70之寬度W2自GaN系半導體層20剛締合後開始逐漸擴大。因此，上述距離L40可為12 μm以下，亦可為6 μm以下。藉由進行研磨或CMP，可使上述距離L40較小。
於對GaN系半導體層20A進行研磨之情形時，所要研磨之厚度M可為M＞h(將半導體基板1A中厚度最薄之GaN系半導體層20與厚度最厚之GaN系半導體層20的厚度差定義為h)。又，就確保製程相似度之觀點而言，可為M＞(h＋0.2) μm。藉此，可獲得表面高度均一之半導體基板1A。
GaN系半導體層20A之研磨例如可為磨削研磨或拋光研磨。於該情形時，研磨劑例如亦可包含膠體二氧化矽或氧化材、或者其等之混合物。例如，於研磨劑使用膠體二氧化矽與氧化材之混合物之情形時，可使GaN系半導體層20A之表面層(表層)之極小之幾Å氧化而形成變質層，並且藉由研磨粒之機械作用將該變質層去除，從而可縮短研磨時間。
又，藉由利用研磨將GaN系半導體層20A之表面研削或溶解，亦可使GaN系半導體層20A之表面平坦化。
又，作為研磨技術，亦可使用被稱為CARE(Catalyst Surface Referred Etching，觸媒表面參考蝕刻)法之研磨方法。於採用CARE法之情形時，可藉由2個步驟使GaN系半導體之表面平坦化。
於該情形時，首先，利用光電化學反應對GaN系半導體層20A之表面進行研磨。具體而言，例如，使用表面蒸鍍有SiO 2之觸媒焊墊、及研磨過程中紫外線光源(Hg-Xe光源：波長較GaN之帶隙短之光)能夠透過之石英制研磨台，一面照射上述紫外線光一面對GaN系半導體層20A進行研磨。藉由波長較GaN系半導體20A之帶隙短之光照射、及漿料中所含之H 2O或O 2之氧化種來促進GaN系半導體層20A表面之氧化。即，例如，於表面形成Ga 2O 3等，若研磨液呈酸性或鹼性，則Ga 2O 3離子化而溶解。藉此，GaN系半導體表面逐漸被研磨而平坦化。再者，於該步驟中，亦可施加2.5 V之電壓以使GaN系半導體層20A成為正電位。
繼而，利用貴金屬觸媒所產生之氧化作用，對GaN系半導體層20A之表面進行研磨。具體而言，例如，使用表面成膜有Pt膜之觸媒焊墊來進行GaN系半導體層20A之研磨。其結果，電子自GaN系半導體層20A之表面向Pt遷移，於GaN系半導體層20A表面之價帶產生電洞，且該電洞與水分子發生反應，藉此使GaN系半導體層20A之表面氧化。然後，藉由該表面氧化膜離子化後將其去除，可對GaN系半導體層20A之表面進行研磨。
[實施方式5] 本發明之實施方式5中之半導體基板中，主基板110使用矽基板，且形成有InGaN層作為GaN系半導體層20。其結果，實施方式5中之半導體基板可用作偽InGaN基板。即，可將實施方式5中之半導體基板之GaN系半導體層20用作偽基板來形成器件積層構造。再者，InGaN層之In濃度只要為例如3～5%即可。
於GaN系半導體層20未締合之情形時，主基板110(異質基板)之影響僅波及開口部120上之GaN系半導體層20。因此，可以好像成膜於InGaN基板上那樣的方式形成器件積層構造。其結果，於長波長發光元件所具有之高組成In(In組成為25%以上之區域)中，來自半導體基板之應力減小。因此，可減少缺陷之產生，於GaN系半導體層20上形成高品質之活性層。
於具有上述構成之情形時，可使用將InGaN層作為GaN系半導體層20之本實施方式之半導體基板，高效率地製作綠色(530 nm)半導體雷射、紅色LED(610-630 nm)。
本實施方式之半導體基板中，GaN系半導體層20既可締合，亦可不締合。
[實施方式6] 本發明之實施方式6中，主基板110使用Si基板，於相鄰之GaN系半導體層20締合之前使GaN系半導體層20之成膜停止。於該情形時，半導體基板於複數個GaN系半導體層20之間具有間隙。實施方式6中之半導體基板可藉由上述間隙而有效地緩和因主基板110之構成材料即Si與GaN系半導體之熱膨脹係數之差異導致GaN系半導體層20中所產生之內部應力(拉伸應力)。
半導體基板於主基板110之熱膨脹係數小於GaN系半導體層20之熱膨脹係數之情形時，可具有未締合之GaN系半導體層20。於該情形時，可降低因內部應力導致GaN系半導體層20中產生龜裂之可能性。藉此，即便於增大GaN系半導體層20之膜厚之情形時，亦能夠降低GaN系半導體層20中產生龜裂之可能性。
[實施方式7] 本發明之實施方式7中，主基板110使用藍寶石基板，使相鄰之GaN系半導體層20締合之後，使GaN系半導體層20之成膜停止。因主基板110之構成材料即藍寶石與GaN系半導體之熱膨脹係數之差異而導致GaN系半導體層20中產生內部應力(壓縮應力)。
半導體基板於主基板110之熱膨脹係數大於GaN系半導體層20之熱膨脹係數之情形時，可具有相鄰之GaN系半導體層20相互締合而形成之GaN系半導體層20A，且可於締合部25具有空隙60(參照上述實施方式4)。於該情形時，可有效地緩和GaN系半導體層20A中之內部應力。因此，可獲得具有均一之GaN系半導體層20A之半導體基板。
(製造方法及製造裝置) 以下，使用圖12及圖13對製造如以上所說明之本發明之一實施方式中之半導體基板的方法及其製造裝置進行說明。
如圖12所示，本發明之一實施方式中之半導體基板1、1A之製造方法可包含準備模板基板10、10A之步驟ST1、及形成GaN系半導體層20、20A之步驟ST2。
於上述步驟ST1中，準備模板基板10、10A，該模板基板10、10A包含基底基板11、及位於較基底基板11更靠上層並且具有開口部120及遮罩部121之遮罩層12、12A。
於上述步驟ST2中，以如下方式形成位於遮罩部121上之第1部分S1、及位於開口部120上之第2部分S2，即，沿厚度方向將第2部分S2切斷所得之剖面中之非穿透位錯D2之位錯密度小於沿厚度方向將第1部分S1切斷所得之剖面中之非穿透位錯D2之位錯密度。
可利用例如圖13所記載之半導體基板之製造裝置80來製作半導體基板1、1A。半導體基板之製造裝置80至少包含半導體層形成部85、及控制部87。
半導體層形成部85係於模板基板10、10A上以如下方式形成第1部分S1及第2部分S2，即，沿厚度方向將第2部分S2切斷所得之剖面中之非穿透位錯D2之位錯密度小於沿厚度方向將第1部分S1切斷所得之剖面中之非穿透位錯D2之位錯密度。控制部87控制半導體層形成部85。
半導體層形成部85可包含MOCVD裝置，控制部87可包含處理器及記憶體。控制部87例如可為藉由執行內置記憶體、能夠連接之通信裝置、或能夠連接之網路上所儲存之程式而控制半導體層形成部85之構成，該程式亦包含於本實施方式。半導體基板之製造裝置80亦可包含進行於主基板110上形成底層111及遮罩層12之步驟之模板基板形成部、進行於GaN系半導體層20上形成器件積層構造30之步驟之積層構造形成部等。進而，亦能夠構成進行元件剝離步驟之半導體器件製造裝置。半導體器件製造裝置亦可進行元件分離步驟。半導體器件製造裝置亦可包含半導體基板之製造裝置80。
[附記事項] 以上，基於各圖式及實施例對本發明相關之發明進行了說明。然而，本發明相關之發明並不限定於上述各實施方式。即，本發明相關之發明可於本發明中所示之範圍內進行各種變更，將不同實施方式中分別揭示之技術手段適當組合而獲得之實施方式亦包含於本發明相關之發明之技術範圍內。亦即，應注意，只要是業者便可容易地基於本發明進行各種變化或修正。又，應留意，該等變化或修正包含於本發明之範圍內。
1,1A:半導體基板 10,10A:模板基板 11:基底基板 12,12A:遮罩層 17:p型電極部 18:n型電極部 20,20A:GaN系半導體層(半導體層) 20e:邊緣面(邊緣) 21:斜刻面部 25:締合部 30:器件積層構造 31:活性層 32:電子阻擋層 33:p型GaN系半導體層 40:發光元件 50:第1中間器件 51:第2中間器件 55:印模 60:空隙 70:缺陷集中部 80:半導體基板之製造裝置 85:半導體層形成部 87:控制部 110:主基板 111:底層(半導體膜) 112:晶種部 120:開口部 121:遮罩部 125:遮罩部121之中央 201:電路基板 202:反射層 203:黏著層 204:p型用配線電極 205:n型用配線電極 400:微型LED顯示器 410:LED晶片 AR1:低位錯區域 AR10:電子零件形成區域 D1:穿透位錯 D2:非穿透位錯 DA:位錯區域 FA:表面區域 f:有效寬度 G:高度間隙 J:蝕刻區域上部之開口寬度 L11:長度 L12:長度 L20:橫寬 L31:遮罩寬度 L40:距離 P1:點 P2:點 p:凹處 S1:第1部分 S2:第2部分 S3:第3部分 S4:第4部分 S5:第5部分 S6:第6部分 S7:第7部分 SA:差量區域 SL:初始生長層 V1:空隙60之寬度 V2:空隙60之高度 W1:開口寬度 W2:缺陷集中部之寬度
圖1A係模式性地表示本發明之實施方式1中之半導體基板所具有之位錯的俯視圖。 圖1B係沿圖1A之IB-IB線之箭頭方向觀察之剖視圖，且係模式性地表示半導體基板所具有之位錯之剖視圖。 圖2A係表示對本發明之實施方式1中之半導體基板之表面進行CL測定而獲得之CL像之一例的照片。 圖2B係表示對圖2A之半導體基板之m面剖面進行CL測定而獲得之CL像之一例的照片。 圖3係用以對本發明之實施方式1中之半導體基板進行說明之模式圖。 圖4係用以對形成有器件積層構造之半導體基板進行說明之剖視圖。 圖5係將圖4之一部分放大後之圖，且係用以對器件積層構造進行說明之剖視圖。 圖6A係用以對製造LED之器件製程之一例進行說明之模式圖。 圖6B係模式性地表示對圖6A之器件製程後之第1中間器件進行蝕刻處理後之第2中間器件之情況的剖視圖。 圖6C係表示使用印模將發光元件自遮罩部剝離之情況之剖視圖。 圖7係表示將發光元件藉由覆晶而安裝於電路基板上之構成例的剖視圖。 圖8係表示電路基板上安裝有發光元件之微型LED顯示器之一部分之模式圖。 圖9係表示GaN系半導體層之橫向生長之一例之剖視圖。 圖10A係具備本發明之實施方式4中之半導體基板之模板基板的剖視圖。 圖10B係表示對本發明之實施方式4中之半導體基板締合GaN系半導體層之前之狀態的剖視圖。 圖10C係表示於圖10B所示之狀態後GaN系半導體層締合併生長後之狀態之半導體基板的剖視圖。 圖11A係表示對本發明之實施方式4中之半導體基板成膜GaN系半導體層之過程中之狀態的剖視圖。 圖11B係表示於圖11A所示之狀態後GaN系半導體層締合時之狀態之半導體基板的剖視圖。 圖11C係表示於圖11B所示之狀態後GaN系半導體層締合併生長後之狀態之半導體基板的剖視圖。 圖12係表示半導體基板之製造方法之一例之流程圖。 圖13係表示半導體基板之製造裝置之構成例之方塊圖。
1:半導體基板
10:模板基板
11:基底基板
12:遮罩層
20:GaN系半導體層(半導體層)
110:主基板
111:底層(半導體膜)
120:開口部
121:遮罩部
AR10:電子零件形成區域
DA:位錯區域
FA:表面區域
L11:長度
L12:長度
L20:橫寬
P1:點
P2:點
S1:第1部分
S2:第2部分
S3:第3部分
S4:第4部分
S5:第5部分
S6:第6部分
S7:第7部分
SA:差量區域
W1:開口寬度

Claims (36)

  1. 一種半導體基板，其具備： 基底基板； 遮罩層，其位於上述基底基板上，並且具有開口部及遮罩部；及 半導體層，其自於上述開口部露出之上述基底基板上跨及上述遮罩部上而定位，且包含GaN系半導體； 上述半導體層具有： 第1部分，其位於上述遮罩部上；及 第2部分，其位於上述開口部上，並且沿厚度方向將上述半導體層切斷所得之剖面中的非穿透位錯之位錯密度較上述第1部分小。
  2. 如請求項1之半導體基板，其中於上述第1部分中，上述半導體層之上表面中之穿透位錯密度小於沿厚度方向將上述半導體層切斷所得之剖面中的非穿透位錯密度。
  3. 如請求項1或2之半導體基板，其中於上述第2部分中，上述半導體層之上表面中之穿透位錯密度大於沿厚度方向將上述半導體層切斷所得之剖面中的非穿透位錯密度。
  4. 一種半導體基板，其具備： 基底基板； 遮罩層，其位於上述基底基板上，並且具有開口部及遮罩部；及 半導體層，其自於上述開口部露出之上述基底基板上跨及上述遮罩部上而定位，且包含GaN系半導體； 上述半導體層包含位於上述遮罩部上之第1部分， 上述第1部分中包含非穿透位錯，且 上述第1部分之穿透位錯密度為5×10 6/cm 2以下。
  5. 如請求項1或4之半導體基板，其中於俯視下，上述第1部分位於上述開口部與上述遮罩部之中央之間。
  6. 如請求項1或4之半導體基板，其中沿厚度方向將上述半導體層切斷所得之剖面中，上述第1部分中之非穿透位錯之位錯密度為5×10 8/cm 2以下。
  7. 如請求項1或4之半導體基板，其中上述基底基板具有單晶矽基板。
  8. 如請求項1或4之半導體基板，其中上述遮罩層包含氧化矽、氮化矽、氮氧化矽、或氮化鈦。
  9. 如請求項1或4之半導體基板，其中上述開口部係沿上述半導體層之＜1-100＞方向延伸之狹縫形狀。
  10. 如請求項1或4之半導體基板，其中上述開口部之寬度為0.1 μm以上30 μm以下。
  11. 如請求項1或4之半導體基板，其中上述基底基板具有： 主基板；及 半導體膜，其位於上述主基板上並且至少與上述遮罩層之開口部重疊，且包含GaN或GaN系半導體； 上述半導體層與上述半導體膜接觸。
  12. 如請求項1或4之半導體基板，其中上述半導體層於上述第1部分具有： 第3部分，其位於上述遮罩部上；及 第4部分，其位於較上述第3部分更靠上述半導體層之表面側，並且非穿透位錯密度較上述第3部分小。
  13. 如請求項1之半導體基板，其中於沿厚度方向將上述半導體層切斷所得之剖面中，上述第1部分之雜質濃度大於上述第2部分之雜質濃度。
  14. 如請求項1或4之半導體基板，其中上述半導體層於上述第1部分具有： 第3部分，其位於上述遮罩部上；及 第4部分，其位於較上述第3部分更靠上述半導體層之表面側，並且雜質濃度較第3部分小。
  15. 如請求項14之半導體基板，其中上述半導體層於上述第1部分具有第5部分，該第5部分位於上述半導體層之厚度方向上之上述第3部分與上述第4部分之間，並且雜質濃度較上述第3部分大。
  16. 如請求項1之半導體基板，其中上述第1部分於上述半導體層之上述第1部分之表面具有： 第6部分；及 第7部分，其位於較上述第6部分更靠上述第2部分側，並且雜質濃度較上述第6部分小。
  17. 如請求項14之半導體基板，其中上述第3部分包含：內側部，其在俯視下與上述開口部相鄰；及外側部，其在俯視下較上述內側部更遠離開口部，且雜質濃度較上述內側部低。
  18. 如請求項5之半導體基板，其中上述半導體層於上述遮罩部上具有邊緣。
  19. 如請求項5之半導體基板，其中上述半導體層係於上述遮罩部上不具有邊緣之一體形狀，且包含俯視下與上述遮罩部之中央重疊之中空部。
  20. 如請求項19之半導體基板，其中上述中空部位於上述遮罩部之表面上。
  21. 如請求項20之半導體基板，其中上述中空部係朝向接近上述遮罩部之表面之方向而寬度變寬之形狀。
  22. 如請求項19之半導體基板，其中上述半導體層之表面包含在俯視下與上述中空部重疊之凹部。
  23. 如請求項19之半導體基板，其中上述第1部分於俯視下位於上述開口部與上述中空部之間。
  24. 如請求項4之半導體基板，其中上述半導體層具有僅與上述第1部分重疊之電子零件形成區域。
  25. 如請求項4之半導體基板，其中上述開口部具有長形狀， 上述半導體層具有沿著上述開口部之長度方向分別與上述第1部分重疊之複數個電子零件形成區域。
  26. 如請求項4之半導體基板，其中上述半導體層具有沿著與上述開口部之長度方向相交之方向分別與上述第1部分重疊之複數個電子零件形成區域。
  27. 如請求項1之半導體基板，其中上述半導體層進而具有位錯區域，該位錯區域包含位於上述半導體層之表面之穿透位錯， 自上述位錯區域扣除上述第2部分之表面區域所得之差量區域小於上述第2部分之表面區域。
  28. 如請求項1或4之半導體基板，其中上述半導體層之厚度小於上述開口部之寬度。
  29. 如請求項1或4之半導體基板，其中上述第1部分係表面之穿透位錯密度為5×10 6/cm 2以下且與上述遮罩部重疊之15 μm×15 μm以上之區域。
  30. 如請求項1之半導體基板，其中上述第2部分之穿透位錯之位錯密度較上述第1部分高。
  31. 如請求項1或4之半導體基板，其中上述開口部具有長形狀， 上述第1部分之於俯視下上述開口部之長度方向上之尺寸為100 μm以上。
  32. 如請求項1或4之半導體基板，其中上述半導體層於沿厚度方向將上述半導體層切斷所得之剖面中，具有於厚度方向上穿透上述半導體層之複數個穿透位錯， 上述複數個穿透位錯全部通過上述開口部。
  33. 一種半導體基板之製造方法，其包含如下步驟： 準備模板基板，該模板基板包含基底基板、及位於較上述基底基板更靠上層並且具有開口部及遮罩部之遮罩層；及 形成位於上述遮罩部上且包含GaN系半導體之第1部分、及位於上述開口部上且包含GaN系半導體之第2部分，該第1部分與第2部分係以沿厚度方向將上述第2部分切斷所得之剖面中的非穿透位錯之位錯密度小於沿厚度方向將上述第1部分切斷所得之剖面中的非穿透位錯之位錯密度的方式形成。
  34. 一種半導體基板之製造裝置，其具備： 半導體層形成部，其於包含基底基板、以及位於較上述基底基板更靠上層並且具有開口部及遮罩部之遮罩層的模板基板上，形成位於上述遮罩部上且包含GaN系半導體之第1部分、及位於上述開口部上且包含GaN系半導體之第2部分，該第1部分與第2部分係以沿厚度方向將上述第2部分切斷所得之剖面中的非穿透位錯之位錯密度小於沿厚度方向將上述第1部分切斷所得之剖面中的非穿透位錯之位錯密度的方式形成；及 控制部，其控制上述半導體層形成部。
  35. 一種電子零件，其具備請求項1至32中任一項之半導體基板中之至少上述半導體層。
  36. 一種電子機器，其具備請求項35之電子零件。
TW110149160A 2020-12-29 2021-12-28 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器 TWI819447B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020219849 2020-12-29
JP2020-219849 2020-12-29

Publications (2)

Publication Number Publication Date
TW202234479A true TW202234479A (zh) 2022-09-01
TWI819447B TWI819447B (zh) 2023-10-21

Family

ID=78610937

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110149160A TWI819447B (zh) 2020-12-29 2021-12-28 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
TW112135225A TW202401523A (zh) 2020-12-29 2021-12-28 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112135225A TW202401523A (zh) 2020-12-29 2021-12-28 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器

Country Status (7)

Country Link
US (1) US20240322078A1 (zh)
EP (1) EP4273305A4 (zh)
JP (1) JP6971415B1 (zh)
KR (1) KR20230112144A (zh)
CN (1) CN116802349A (zh)
TW (2) TWI819447B (zh)
WO (1) WO2022145453A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024211817A1 (en) 2023-04-06 2024-10-10 Slt Technologies, Inc. High quality group-iii metal nitride crystals and methods of making

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914053A (en) * 1987-09-08 1990-04-03 Texas Instruments Incorporated Heteroepitaxial selective-area growth through insulator windows
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
JP3801125B2 (ja) * 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
JP4182935B2 (ja) * 2004-08-25 2008-11-19 住友電気工業株式会社 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法
JP2011066398A (ja) 2009-08-20 2011-03-31 Pawdec:Kk 半導体素子およびその製造方法
JP5681937B2 (ja) * 2010-11-25 2015-03-11 株式会社パウデック 半導体素子およびその製造方法
JP2013251304A (ja) 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法
KR102608902B1 (ko) * 2016-06-14 2023-12-04 삼성전자주식회사 질화물 반도체 기판 제조방법
US11466384B2 (en) * 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate

Also Published As

Publication number Publication date
EP4273305A4 (en) 2024-07-10
CN116802349A (zh) 2023-09-22
WO2022145453A1 (ja) 2022-07-07
US20240322078A1 (en) 2024-09-26
KR20230112144A (ko) 2023-07-26
TW202401523A (zh) 2024-01-01
JP2022104770A (ja) 2022-07-11
TWI819447B (zh) 2023-10-21
EP4273305A1 (en) 2023-11-08
JPWO2022145453A1 (zh) 2022-07-07
JP6971415B1 (ja) 2021-11-24

Similar Documents

Publication Publication Date Title
US6635901B2 (en) Semiconductor device including an InGaAIN layer
KR101646064B1 (ko) 질화물 반도체 발광 소자의 제조 방법, 웨이퍼, 질화물 반도체 발광 소자
US20240072198A1 (en) Semiconductor substrate, semiconductor device, and electronic device
US20070108456A1 (en) Superlattice strain relief layer for semiconductor devices
US20240079856A1 (en) Method of fabricating a resonant cavity and distributed bragg reflector mirrors for a vertical cavity surface emitting laser on a wing of an epitaxial lateral overgrowth region
US10847625B1 (en) Indium-gallium-nitride structures and devices
CN113826188A (zh) 使用空隙部分移除器件的基板
WO2020092722A9 (en) Method of obtaining a smooth surface with epitaxial lateral overgrowth
JP2009071174A (ja) 半導体発光素子
US20100317131A1 (en) Method for manufacturing light emitting device
JPH11274560A (ja) 半導体素子およびその製造方法
TWI819447B (zh) 半導體基板、半導體基板之製造方法、半導體基板之製造裝置、電子零件及電子機器
JP3884969B2 (ja) 半導体発光素子およびその製造方法
US20150364646A1 (en) Crystal layered structure and light emitting element
TW202309358A (zh) 半導體基板及其製造方法、以及其製造裝置、ＧａＮ系晶體、半導體裝置、電子機器
JP2009043832A (ja) 半導体発光素子
JP2003264314A (ja) 半導体装置及びその製造方法
JP2000332293A (ja) Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
KR100793443B1 (ko) 질화물계 화합물 반도체용 기판 구조체 및 그 제조방법
WO2022181584A1 (ja) テンプレート基板並びにその製造方法および製造装置、半導体基板並びにその製造方法および製造装置
WO2023027086A1 (ja) 半導体デバイスの製造方法および製造装置
US20240313151A1 (en) Semiconductor device manufacturing method and manufacturing apparatus, semiconductor device and electronic device
WO2022255252A1 (ja) 半導体デバイス、半導体デバイスの製造方法および製造装置、並びに電子機器
JP2007300146A (ja) 半導体装置及びその製造方法