CN116802349A - 半导体基板及其制造方法、制造装置、电子部件以及电子设备 - Google Patents

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based semiconductor
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神川刚
正木克明
林雄一郎
小林敏洋
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Kyocera Corp
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    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
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Abstract

半导体基板具备基底基板、具有开口部及掩模部的掩模层、以及包括GaN系半导体的GaN系半导体层。GaN系半导体层具有：第一部分，其位于掩模部上；第二部分，位于开口部上，并且沿厚度方向切断GaN系半导体层的剖面中的非穿透位错的位错密度小于第一部分。

Description

半导体基板及其制造方法、制造装置、电子部件以及电子设备
技术领域
本公开涉及半导体基板、半导体基板的制造方法、电子部件以及电子设备，更详细而言，涉及能够应用于氮化镓系半导体元件的半导体基板及其制造方法、以及包括氮化镓系半导体元件的电子部件及电子设备。
背景技术
使用了GaN(氮化镓)的半导体装置与一般包含Si(硅)的半导体装置相比电力变换效率高。由此，使用了GaN的半导体装置与包含Si的半导体装置相比电力损耗小，因此期待节能效果。
以往，为了制造使用了GaN的半导体装置，进行了与形成GaN系半导体元件的技术相关的研究。通常，通过半导体薄膜生长而在基板上形成的GaN系薄膜大量具有穿透位错等缺陷(晶格中的缺陷)。
作为减少这样的GaN系薄膜中的穿透位错的技术，已知有ELO(Epitaxial LateralOvergrowth：外延生长)法等选择生长技术(例如，参照专利文献1、专利文献2、非专利文献1)。
具体而言，在非专利文献1中，记载了使用在蓝宝石基板上依次形成有GaN基底层和具有开口部的氧化硅(SiO2)层的基底基板，通过ELO法形成GaN系半导体层的技术。
在先技术文献
专利文献
专利文献1：日本国日本特开2013-251304号公报
专利文献2：日本国日本特开2011-66398号公报
非专利文献
非专利文献1：A.Usui，H.Sunakawa，A.Sasaki，and A.Yamaguc hi，″Thick GaNEpitaxial Growth with Low Dislocation Density by Hy dride Vapor PhaseEpitaxy″，Japanese Journal of Applied Physics，19 97年7月15日，voL.36，Pt.2，No.7B，p.L899-L902
发明内容
本公开的一个方式中的半导体基板具备：基底基板；掩模层，其位于所述基底基板上，并且具有开口部及掩模部；以及半导体层，其从在所述开口部露出的所述基底基板上一直配置到所述掩模部上，且包括GaN系半导体。所述半导体层具有：第一部分，其位于所述掩模部上；以及第二部分，其位于所述开口部上，并且沿厚度方向切断所述半导体层的剖面中的非穿透位错的位错密度小于所述第一部分。
此外，本公开的一个方式中的半导体基板具备：基底基板；掩模层，其位于所述基底基板上，并且具有开口部及掩模部；以及半导体层，其从在所述开口部露出的所述基底基板上一直配置到所述掩模部上，且包括GaN系半导体。所述半导体层包括位于所述掩模部上的第一部分，在所述第一部分包括非穿透位错，所述第一部分的穿透位错密度为5×106/cm2以下。
此外，本公开的一个方式中的半导体基板的制造方法包括如下工序：
准备模板基板，该模板基板包括基底基板和掩模层，该掩模层位于比所述基底基板靠上层的位置且具有开口部以及掩模部；
形成位于所述掩模部上且包括GaN系半导体的第一部分和位于所述开口部上且包括GaN系半导体的第二部分，以使得沿厚度方向将所述第二部分切断的剖面中的非穿透位错的位错密度小于沿厚度方向将所述第一部分切断的剖面中的非穿透位错的位错密度。
此外，本公开的一个方式中的半导体基板的制造装置，具备：
半导体层形成部，在包括基底基板和掩模层的模板基板上形成第一部分和第二部分，其中，所述掩模层位于比所述基底基板靠上层的位置，并且具有开口部及掩模部，所述第一部分位于所述掩模部上且包括GaN系半导体，所述第二部分位于所述开口部上且包括GaN系半导体，以使得沿厚度方向将所述第二部分切断的剖面中的非穿透位错的位错密度小于沿厚度方向将所述第一部分切断的剖面中的非穿透位错的位错密度；
以及控制部，控制所述半导体层形成部。
附图说明
图1A是示意性地表示本公开的实施方式1中的半导体基板具有的位错的俯视图。
图1B是示意性地表示图1A的IB-IB线的向视剖视图，是示意性地表示半导体基板具有的位错的剖视图。
图2A是表示对本公开的实施方式1中的半导体基板的表面进行CL测定而得到的CL像的一个例子的照片。
图2B是表示对图2A的半导体基板的m面剖面进行CL测定而得到的CL像的一个例子的照片。
图3是用于说明本公开的实施方式1中的半导体基板的示意图。
图4是用于说明形成了器件层叠构造的半导体基板的剖视图。
图5是将图4的一部分放大的图，是用于对器件层叠构造进行说明的剖视图。
图6A是用于说明制造LED的器件工艺的一个例子的示意图。
图6B是示意性地表示对图6A的器件工艺后的第一中间器件进行蚀刻处理后的第二中间器件的情形的剖视图。
图6C是表示使用印戳将发光元件从掩模部剥离的情形的剖视图。
图7是表示通过倒装芯片将发光元件安装到电路基板上的结构例的剖视图。
图8是表示发光元件安装于电路基板的微LED显示器的一部分的示意图。
图9是表示GaN系半导体层的横向生长的一个例子的剖视图。
图10A是本公开的实施方式4中的半导体基板所具备的模板基板的剖视图。
图10B是表示关于本公开的实施方式4中的半导体基板GaN系半导体层的缔合前的状态的剖视图。
图10C是表示在图10B所示的状态之后GaN系半导体层缔合而生长的状态的半导体基板的剖视图。
图11A是表示关于本公开的实施方式4中的半导体基板GaN系半导体层的成膜中的状态的剖视图。
图11B是表示图11A所示的状态之后GaN系半导体层的缔合时的状态的半导体基板的剖视图。
图11C是表示在图11B所示的状态之后GaN系半导体层缔合而生长的状态的半导体基板的剖视图。
图12是表示半导体基板的制造方法的一个例子的流程图。
图13是表示半导体基板的制造装置的结构例的框图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，以下的记载用于更好地理解发明的主旨，只要没有特别指定，就不限定本公开。只要在本说明书中没有特别记载，则表示数值范围的“A～B”是指“A以上且B以下”。此外，本申请中的各附图中记载的结构的形状以及尺寸(长度、宽度等)并不一定反映实际的形状以及尺寸，为了附图的明确化以及简化而适当变更。
在以下的说明中，为了容易理解本公开的一个方式中的半导体基板以及其制造方法，首先，概略地说明本公开的见解。
(本公开的见解的概要)
通常，在基板上制造GaN系半导体层的情况下，存在GaN系半导体层产生缺陷(穿透位错等)等各种课题。该问题尤其在使用与GaN系半导体不同种类的材质的基板(以下，有时称为异种基板)并在异种基板上制造GaN系半导体层时显著。
作为减少GaN系半导体层的缺陷的方法，例如，有时通过ELO法形成GaN系半导体层(也称为“ELO-GaN系半导体层”)。具体而言，使用具有条纹状的掩模部和条纹状的开口部的生长掩模层，使GaN系半导体层从开口部生长，并且使GaN系半导体层在掩模部上横向生长。然后，基于从多个开口部生长的多个ELO-GaN系半导体层制作一个器件。
然而，近年来，例如对如微LED那样的微小芯片的器件的需求提高。例如，在红色发光的GaN系的微LED中，对缺陷的要求变得更加严格，要求具有高品质的GaN系半导体层的半导体基板。此外，如果能够实现具有比以往更大面积的活性区域的ELO-GaN系半导体层，则具有这样的ELO-GaN系半导体层的半导体基板能够优选用于例如GaN系的半导体元件(例如微LED芯片)的制造。
关于这一点，对通过以往的ELO法较宽地形成GaN系半导体层的宽度进行报道的例子很少。其原因之一是，通过ELO法形成宽度较宽的高品位的GaN系半导体层并不容易。对于在掩模部上横向较宽地成膜(宽度宽地横向生长而形成的)ELO-GaN系半导体层产生怎样的缺陷，对于ELO-GaN系半导体层中的缺陷的产生原因以及减少该缺陷的方法的研究尚不充分。
相对于此，本发明人等进行了深入研究，结果发现了以下内容。即，对掩模部上的ELO-GaN系半导体层(后面详述的第一部分)中的缺陷(例如位错、杂质)进行详细调查，其结果，发现了能够提高上述第一部分的表面中的能够形成器件的区域的品质的条件。
此外，发现本公开的一个方式中的半导体基板，即使在使生长掩模层的掩模部的宽度比以往更宽、形成宽度比较宽的ELO-GaN系半导体层的情况下，也能够较大地确保能够形成器件的高品位的区域的面积。
这例如能够通过在掩模部上的ELO-GaN系半导体层的内部积极地产生位错(典型的是基底面位错)来实现。即，通过积极地产生ELO-GaN系半导体层的内部的位错，(i)能够缓和掩模部上的ELO-GaN系半导体层的内部应力，(ii)能够有效地减少掩模部上的ELO-GaN系半导体层的表面以及表面附近部的位错的密度。另外，至此为止，除了本发明人等的认知之外，就没有观察到关于掩模部上的ELO-GaN系半导体层的内部的位错的详细的报道例。
〔实施方式1〕
以下，参照附图对本公开的一个实施方式进行说明。在本实施方式中，为了说明更加清楚，对具有单层GaN系半导体层的半导体基板进行说明。另外，如后所述，本实施方式的半导体基板也可以通过蚀刻等除去GaN系半导体层的一部分，在这种情况下，可以分割单层的GaN系半导体层。由此形成的具有多个GaN系半导体层的半导体基板当然也属于本公开的一个方式中的半导体基板的范畴。
(GAN系半导体层中的表面以及内部的位错)
首先，使用图1以及图2对本公开的一个实施方式中的半导体基板的在GaN系半导体层中产生的位错进行说明。图1A是示意性地表示本实施方式中的存在于半导体基板1的表面的位错(在该表面能观察的位错)的俯视图。图1B是图1A所示的半导体基板1的IB-IB线向视剖视图，是示意性地表示存在于半导体基板1的内部的缺陷(在该剖面能观察的位错)的剖视图。
如图1A以及图1B所示，半导体基板1具有模板基板10和GaN系半导体层20。模板基板10具有基底基板11和掩模层12。基底基板11具有主基板110以及基底层(半导体膜)111。掩模层12具有开口部120以及掩模部121。GaN系半导体层20包括GaN或者GaN系半导体，从在开口部120露出的基底基板11上配置到掩模部121上。关于半导体基板1的各部分的详细情况在后面叙述。GaN系半导体是指包括镓原子(Ga)以及氮原子(N)的半导体(例如，GaN、AlGaN、AlGaInN和InGaN)以及AlN、AlInN和InN。在主基板110使用了Si基板、SiC基板或者蓝宝石基板的情况下，可以使AlN层直接接触地形成在主基板110上，在这种情况下，能够提高在AlN层上形成的氮化物层的晶体性。此外，能够在主基板110上适当地形成氮化物层。
在此，在图1A以及图1B中，为了便于说明，将半导体基板1的厚度方向规定为Z轴方向，将掩模层12中的开口部120的延伸方向(长度方向)规定为Y轴方向，将与Z轴方向以及Y轴方向双方正交的方向规定为X轴方向。此外，在图1A以及图1B中，用箭头表示XYZ轴各自的正方向。另外，在本说明书中的以下的说明中也同样规定XYZ轴，在图中图示XYZ轴。
本实施方式中的半导体基板1具有在模板基板10上进行了c面成膜的GaN系半导体层20。GaN系半导体层20的开口部120的延伸方向(图1A以及图1B所示的Y方向)为GaN系半导体层20(GaN系晶体)的<1-100>方向，与开口部120的延伸方向正交的方向(图1A以及图1B所示的X方向；开口部120的宽度方向)为GaN系半导体层20的<11-20>方向。GaN系半导体层20的厚度方向为GaN系晶体的<0001>方向。<1-100>方向、<11-20>方向以及<0001>方向能够分别表示为[1-100]方向、[11-20]方向、以及[0001]方向。
半导体基板1中的GaN系半导体层20具有(i)位于掩模部121上的第一部分S1和(ii)位于开口部120上的第二部分S2。也可以说第一部分S1是GaN系半导体层20中的俯视时与掩模部121重叠的部分。此外，第二部分S2也可以说是GaN系半导体层20中的俯视时与开口部120重叠的部分。能够将以与半导体基板1的法线方向平行的视线观察半导体基板1称为“俯视”。
GaN系半导体层20在第二部分S2具有从位于开口部120的部分延伸至GaN系半导体层20的表面或者表层的多个穿透位错D1。穿透位错D1例如由起因于主基板110或者基底基板11与GaN系半导体层20的晶格常数差或者热膨胀系数差等的应变而产生。穿透位错D1是沿着GaN系半导体层20的厚度方向从GaN系半导体层20的下表面或者内部以线状延伸至上层部(表层)的位错。穿透位错D1能够通过如后所述对GaN系半导体层20的表面进行CL(Cathode luminescence：阴极射线管)测定来观察。
另外，在图1A中用黑圆点表示穿透位错D1，但图1A是示意图，穿透位错D1的大小、数量、分布等当然不限定于图1A所示的黑圆点。
GaN系半导体层20在第一部分S1的表面上具有低位错区域AR1。低位错区域AR1在通过CL测定而得到的CL像中，例如具有5×106/cm2以下的位错密度的穿透位错D1。这样的低位错区域AR1能够优选用作半导体器件的活性区域。位错密度能够以〔个/cm2〕的单位表示，在本说明书中，有时省略“个”表示为〔/cm2〕。在本说明书中，有时将穿透位错D1的位错密度称为“穿透位错密度”。
本实施方式中的半导体基板1在第一部分S1包括穿透位错D1，第一部分S1的表面的穿透位错密度可以为5×106/cm2以下，也可以为1×106/cm2以下。
另外，低位错区域AR1例如也可以与第二部分S2相比，具有1/500倍的穿透位错密度。进而，低位错区域AR1也可以是第一部分S1的表面的区域、即穿透位错D1的位错密度减少至无法用CL像检测穿透位错D1(无法确认)的程度的区域。
另外，在图1A中用虚线表示的低位错区域AR1是一个例子，低位错区域AR1的位置以及大小并不限定于该例。低位错区域AR1在图1A中可以在X轴方向或者Y轴方向上进一步较长地延伸，以使得扩展至省略图示的区域。
图1B所示的剖面是将本实施方式中的半导体基板1沿厚度方向切断后的剖面。该剖面是在面内侧方向上包括X轴方向(GaN系半导体层20的<11-20>方向)和Z轴方向(GaN系半导体层20的<0001>方向)的面。此外，该剖面可以说是用与Y轴方向(GaN系半导体层20的<1-100>方向)垂直的面(即GaN系半导体层20的m面)切割半导体基板1时的剖面，因此在本说明书中以下有时称为m面剖面。
对上述m面剖面进行CL测定并详细地进行调查，结果得知以下内容。半导体基板1的GaN系半导体层20在第一部分S1的内部具有与上述穿透位错D1不同的非穿透位错D2。非穿透位错D2是在与c轴平行的面(与厚度方向平行的面)的剖面中被CL观测的位错，主要是基底面(c面)位错。与c轴平行的面可以是与(1-100)面平行的面(法线为Y方向的面)，也可以是与(11-20)面平行的面(法线为X方向的面)。更具体而言，非穿透位错D2是与穿透位错D1不同的位错，是指从GaN系半导体层20的下表面或者内部至表层未延伸成线状的位错。此外，如后所述，该非穿透位错D2可以是在使用CL法观察上述m面剖面时得到的CL像中能够计测的位错。因此，非穿透位错D2也能够表现为在上述m面剖面中能够计测地表现的“可计测位错”，也能够表现为在本公开的半导体基板1中关注的“关注位错”。在本说明书中，有时将非穿透位错D2的位错密度称为“非穿透位错密度”。
非穿透位错D2可以包括基底面位错。在GaN系半导体层20中，基底面可以是c面，基底面位错可以是位错的传播方向位于基底面(c面)内的缺陷。此外，在本公开中，非穿透位错D2是未穿透(露出)于GaN系半导体层20的表面的位错。因此，存在于第一部分S1的内部的非穿透位错D2是对于在GaN系半导体层20的表面形成(成膜)的半导体器件不易受到使该半导体器件的性能恶化的影响的位错。
另外，在图1B中用白圆点表示非穿透位错D2，但图1B是示意图，非穿透位错D2的大小、数量、分布等当然不限定于图1B所示的白圆点。
在图2中示出半导体基板1的一个例子中的CL像。图2A是表示对半导体基板1的表面进行CL测定而得到的CL像的一个例子的照片。图2B是表示对半导体基板1的m面剖面进行CL测定而得到的CL像的一个例子的照片。这样的CL像例如通过使用解理或者气相蚀刻等方法使半导体基板1的剖面露出，对该剖面照射电子束激发各种物质，测定来自该剖面的发光而得到。
如图2A所示，在CL像中，在第二部分S2的表面(GaN系半导体层20的上表面)观察到多个暗点。具体而言，如图2A所示，半导体基板1具有在GaN系半导体层20中的第二部分S2的表面露出的多个位错(穿透位错D1)。另一方面，半导体基板1在GaN系半导体层20中的第一部分S1的表面几乎不具有穿透位错D1(在第一部分S1的表面无法观察穿透位错D1)。
此外，如图2B所示，在第一部分S1的内部(GaN系半导体层20的内部)也观察到暗点。己知CL像中所示的这样的暗点表示位错。具体而言，半导体基板1在GaN系半导体层20中的第一部分S1的内部具有多个非穿透位错D2。另外，在此，在上述m面剖面的CL像中，在第一部分S1的内部观察到对比度不同的多个区域。通常，在CL像中杂质浓度较高时，亮度变高。因此，认为由于在GaN系半导体层20的生长时获取的杂质浓度的差异，存在对比度不同的多个区域。在获取Si等杂质的情况下，有时也看到这样的对比度。
此外，在上述m面剖面的CL像中，有时观察到某1条穿透位错D1的一部分或者全部。例如，在形成上述m面剖面之前的GaN系半导体层20的内部延伸成倾斜地横穿相当于上述m面剖面的部分的穿透位错D1，在上述m面剖面的CL像中能够线状地观察到该穿透位错D1的一部分。
(关于位错密度)
在本公开中，GaN系半导体层20的上表面的位错密度是指，在CL像中从GaN系半导体层20的上表面(例如图2A所示那样的CL像)观察为暗点的、GaN系半导体层20的表层的可计测的位错(典型的是穿透位错D1)的密度。另外，在CL像中，内部稍微透视可见，因此上述表层可以包括表面以及表面附近的部分(例如从表面到GaN系半导体层20的厚度的10％的深度的部分)。
例如，在第一部分S1中，GaN系半导体层20的上表面的位错密度如下计算。即，求出以GaN系半导体层20的上表面的第一部分S1的给定的面积(例如25μm2以上的面积)检测出的穿透位错D1的数量除以该面中的第一部分S1的该给定的面积而得的值。在第二部分S2中也同样地求出在GaN系半导体层20的上表面的给定的面积(例如10μm2以上的面积)检测出的穿透位错D1的数量除以该面中的第二部分S2的该给定的面积而得到的值。
此外，在本公开中，GaN系半导体层20的上述m面剖面中的位错密度是指，在CL像中作为暗点而观察到GaN系半导体层20的上述m面剖面的、能够计测的位错(非穿透位错D2)的密度。
例如，在第一部分S1中，GaN系半导体层20的上述m面剖面中的位错密度如下计算。即，求出以GaN系半导体层20的上述m面剖面中的第一部分S1的给定的面积(例如30μm2以上的面积)检测出的非穿透位错D2的数量除以该面中的第一部分S1的该给定的面积而得的值。在第二部分S2中也同样地求出在GaN系半导体层20的上述m面剖面中的给定的面积(例如3μm2以上的面积)检测出的非穿透位错D2的数量除以该面的第二部分S2的该给定的面积而得的值。
在本说明书中的以下的说明中，某个部分的位错密度也可以与上述同样地计算。
关于GaN系半导体层20中的第一部分S1以及第二部分S2的位错密度的关系，详细内容在后面详述。
(半导体基板)
以下，使用图3对本实施方式中的半导体基板1进行说明。图3是用于对本实施方式中的半导体基板1进行说明的示意图。在图3中，示意性地示出了从Z轴方向的正朝向负的方向观察GaN系半导体层20时(俯视半导体基板1时)的半导体基板1的俯视图、和以与Y轴方向垂直的面剖切时的半导体基板1的剖视图(表示上述m面剖面的图)。
(基底基板)
半导体基板1中的基底基板11具有主基板110以及基底层111。
(主基板)
如上所述，主基板110可以是与GaN系半导体不同的材质的基板(异种基板)。如果列举上述异种基板的例子，则为蓝宝石(Al2O3)基板、硅(Si)基板、碳化硅(SiC)基板、以及ScAlMgO4基板等，但并不限定于这些。异种基板可以是由与GaN系半导体不同种类的物质构成的基板，也可以是具有与GaN系半导体不同的晶格常数的基板。
主基板110可以是各种材质的单晶的基板。主基板110的面方位也可以与材质对应地如下所述。例如，如果材质为Si，则主基板110也可以为(111)面的面方位，如果材质为Al2O3，则也可以为(0001)面的面方位(c面)，如果材质为SiC，则也可以为6H-SiC的(0001)面的面方位。
主基板110只要能够在形成了基底层111的状态(形成了基底基板11的状态)下通过ELO法形成GaN系半导体层20即可，主基板110的形状、材质以及面方位没有特别限定。其中，基本上，从优选地成膜GaN系半导体层20的观点出发，GaN系半导体层20可以通过以基底基板11的表面为起点使c面(基底面)成膜而形成。因此，主基板110可以是在形成了基底层111的状态(形成了基底基板11的状态)下，能够成为通过ELO法使GaN系半导体层20在(0001)面方位上生长的起点的基板。
另外，主基板110也可以是GaN系半导体的材质的基板(例如GaN系板)。作为GaN系半导体，可举出GaN、AlGaN、AlGaInN、InGaN等。作为GaN系半导体，也可以使用AlN、AlInN、InN等不含Ga的材料。
(基底层)
此外，基底基板11中的基底层111包括含有GaN或者GaN系半导体的薄膜(以下，有时称为GaN系薄膜)。上述GaN系薄膜构成为与GaN系半导体层20对应。即，上述GaN系薄膜的组成可以对应于GaN系半导体层20的组成。其原因在于，上述GaN系薄膜在GaN系半导体层20的成膜时成为GaN系半导体层20的生长的起点。因此，基底层111只要至少位于与掩模层12的开口部120重叠的位置即可。此外，基底层111在形成GaN系半导体层20之前的时间点，在掩模层12的开口部120露出。基底层111中包括的上述GAN系薄膜可以在掩模层12的开口部120露出。
作为基底层111所包括的GaN系半导体，可举出AlGaN、AlGaInN、InGaN等。另外。作为GaN系半导体，并不限定于这些。
基底层111可以包括氮化铝(AlN)层或者AlInN层。该AlN层例如可以是厚度为10nm左右至5μm左右。
在主基板110为包括Si的材质的情况下，基底层111可以包括AlN层。通过设置包括AlN层的基底层111，能够利用AlN层将主基板110与GaN系半导体层20分离。因此，例如，在后续工序中形成GaN系半导体层20时，能够防止主基板110所包括的Si与GaN系半导体层20的GaN相互熔融(回熔)的现象的产生。
基底层111也可以是多层膜。此外，在基底层111为多层膜的情况下，也可以包括AlN层。作为该多层膜，例如也可以是Al0.7Ga0.3N层/Al0.3Ga0.7N层等那样Al组成阶段性地接近GaN的多层膜。这样的多层膜能够使用有机金属化学气相生长(MOCVD)法容易地成膜。通过使基底层111为多层膜，能够缓和在GaN系半导体层20产生的来自主基板110(例如Si基板)的应力。
例如通过MOCVD法在作为主基板110的Si(111)基板上形成AlN层/AlGaN层/GaN层的层叠体作为基底层111。基底层111所包括的AlGaN层可以是多层膜，该多层膜可以是多个AlGaN层，在Z轴正方向Al组成阶段性地变小(接近GaN)。
基底层111的厚度可以为0.1μm以上且10.0μm以下，也可以为0.2μm以上且6.0μm以下。此外，在半导体基板1中，基底层111的厚度也可以比掩模层12中的掩模部121的厚度厚。
另外，在图3中，作为单一的层图示了基底层111，但如上所述，基底层111也可以具有多个层。此外，基底层111也可以具有包括碳的层。
如上所述，在本实施方式中的半导体基板1中，基底基板11具有主基板110、和位于主基板110上并且至少与掩模层12的开口部120重叠的包括GaN或者GaN系半导体的基底层111。GaN系半导体层20与基底层111接触。由此，能够使GaN系半导体层20从与开口部120重叠的基底层111优选地生长。另外，在本实施方式中，基底层111也位于掩模层12的掩模部121与主基板110之间。
(掩模层)
半导体基板1中的掩模层12是为了使GaN系半导体层20选择生长而在ELO法中使用的生长掩模。掩模层12具有覆盖基底基板11上的至少一部分的掩模部121，以使得GaN系半导体层20的生长的起点成为在开口部120露出的基底基板11上。掩模层12只要形成于基底基板11的上层即可，半导体基板1也可以在基底基板11与掩模层12之间具有其他层。
掩模层12的掩模部121例如可以由硅的氧化膜(例如SiO2)、氮化钛膜(TiN等)、氮化硅膜(SiN等)、氮氧化硅膜(例如SiON)等绝缘膜形成。此外，作为掩模层12，也可以使用包括以上例示的膜的多层膜，该多层膜也可以包括其他材料的膜。此外，作为掩模层12，也可以使用金属膜(贵金属、高熔点金属等)。通过在基底基板11上形成掩模层12而得到模板基板10。在本实施方式中，掩模层12由单层的SiO2构成。
作为掩模部121，也可以使用硅的氮化膜(SiNx膜)或者硅的氧氮化膜(SiON膜)。其结果，与掩模层12由例如SiO2等构成的情况相比，能够减少掩模层12与GaN系半导体层20的粘接强度，在之后将GaN系半导体层20从掩模部121剥离时，剥离变得容易。
从上述观点出发，掩模层12也可以在基底层111与GaN系半导体层20之间成为SiOx/SiNx或者SiNx/SiOx那样的2层构造。
此外，半导体基板1也可以具有基底层111/SiNx/SiOx/SiNx/GaN系半导体层20那样的层构造，掩模层12也可以为以SiNx夹着SiOx的两侧的三层构造。掩模层12当然也可以是硅的氮化膜的单膜。掩模层12也可以是以使GaN系半导体层20与掩模部121的剥离变得容易为目的，在与GaN系半导体层20相接的一侧具有SiNx膜的构造。
另外，即使在将ELO法中通常使用的硅的氧化膜(SiOx膜)作为掩模层12的情况下，通过掩模层12的成膜条件、GaN系半导体层20的成膜条件等的优化，也能够容易地进行GaN系半导体层20的剥离。关于这些成膜条件，与半导体基板1的制造方法的说明一起在后面详述。
如上所述，掩模层12例如可以包括氧化硅、氮化硅、氮氧化硅或者氮化钛。半导体基板1能够使用上述材质的掩模层12来形成。此外，掩模层12也可以使用氮化物。
掩模层12例如可以是长度方向上的长度为100μm以上且25cm以下。掩模层12的长度方向上的长度也可以说是开口部120的长度方向上的长度或者掩模部121的长度方向上的长度。掩模层12的厚度(即掩模部121的厚度)可以为100nm以上且4μm以下，也可以为150nm以上且2μm以下。
此外，掩模层12的由相邻的两个掩模部121各自的侧面夹着的空间成为开口部120。
掩模层12中的开口部120具有在GaN系半导体层20的<1-100>方向上延伸的狭缝形状。图3中的Y轴方向是GaN系半导体层20的<1-100>方向，X轴方向是GaN系半导体层20的<11-20>方向。由于开口部120具有狭缝形状，因此通过ELO法，能够使GaN系半导体层20在模板基板10上优选地生长。
开口部120的开口宽度W1可以为0.1μm以上且30μm以下，也可以为1μm以上且6μm以下。开口宽度W1越窄，从形成于开口部120的表面的初始生长层传播至GaN系半导体层20的内部的穿透位错D1的数量越减少。此外，容易将GaN系半导体层20从模板基板10机械地剥离。
进而，开口宽度W1越窄，在GaN系半导体层20中，能够增大成为活性区域的低位错区域AR1的有效面积。所谓活性区域，是与GaN系半导体层20的表面中的只要是发光元件就在俯视时与发光的区域重叠的部分，通常是形成有p接触电极且在俯视时与向器件注入电流的区域重叠的部分。由此，能够得到以大面积发光的LED器件。此外，能够扩大大脊状条纹宽度，能够得到高输出激光器件。
在本实施方式中的半导体基板1中，开口部120具有基底基板11侧的开口宽度比GaN系半导体层20侧的开口宽度小的形状。此外，开口部120也可以具有宽度随着朝向Z轴正方向而逐渐变大的锥形状(换言之，朝向基底层111侧而宽度变窄的形状)。换言之，掩模部121的X轴方向上的侧面也可以倾斜。半导体基板1中，形成开口部120的掩模部121的X轴方向上的侧面与基底基板11的表面所成的角可以是锐角。半导体基板1中，形成开口部120的掩模部121的X轴方向上的侧面与掩模部121中的距基底基板11远的一方的表面所成的角为钝角。其结果，在使GaN系半导体层20生长时，能够顺利地搭在掩模部121上而横向生长，容易提高GaN系半导体层20的品质。
在开口部120为锥形状的情况下，开口部120的开口宽度W1是在上述m面剖面中被确定为形成开口部120的两个掩模部121各自的倾斜的侧面与基底基板11的表面的交点的两个点(点P1以及点P2)之间的距离。
(GaN系半导体层)
在本实施方式中的半导体基板1中，基本上，GaN系半导体层20通过c面(基底面)成膜而形成，具体而言，通过在(0001)面方位以岛状生长而形成。在这种情况下，在露出于开口部120的基底层111的表面选择性地生长GaN系半导体层20，接着在掩模部121上横向生长，由此在掩模部121上使GaN系半导体层20生长。
GaN系半导体层20是包括GaN或者GaN系半导体的层。GaN系半导体层20可以根据半导体元件而适当地构成，也可以具有n型、i型以及p型中的至少一个导电型。
具体而言，构成GaN系半导体层20的层例如可以是GaN层、AlGaN层、A1GaInN层、InGaN层等。换句话说，作为GaN系半导体层20所包括的GaN系半导体，可举出AlGaN、AlGaInN、InGaN等。此外，作为GaN系半导体层20的包括GaN或者GaN系半导体的层可以是未掺杂层，也可以是掺杂的层。
在半导体基板1中，GaN系半导体层20的厚度可以为0.5μm以上且25μm以下，也可以为1μm以上且10μm以下。该GaN系半导体层20的厚度可以是上述m面剖面中的从掩模部121与GaN系半导体层20的边界到GaN系半导体层20的表面的距离。根据使用半导体基板1制造的器件的用途，GaN系半导体层20的厚度越薄越有效。半导体基板1的GaN系半导体层20的厚度也可以小于开口部120的开口宽度W1。此外，GaN系半导体层20的厚度也可以小于掩模层12的厚度。
从能够在宽范围内设定优选的ELO成膜条件的观点出发，GaN系半导体层20可以是GaN层。此外，GaN系半导体层20可以是InGaN层。为了使用ELO使InGaN层横向成膜，例如在低于1000℃的低温的温度条件下进行InGaN层的成膜即可。此外，在将GaN系半导体层20设为InGaN层的情况下，能够减少与掩模层12的粘接强度。InGaN层例如只要是以In组成水平掺入了1％以上(InxGa1-xN：x＞0.01)的In的层即可。
在制造本实施方式的半导体基板1的过程中，如后所述，形成GaN系半导体层20，以使得在第一部分S1的内部积极地产生非穿透位错D2。本实施方式的半导体基板1中的GaN系半导体层20具有第一部分S1和上述m面剖面中的非穿透位错D2的位错密度小于第一部分S1的第二部分S2(参照图2B)。
GaN系半导体层20的第一部分S1的内部的非穿透位错D2的位错密度比较大。其结果，本发明人等推测能够缓和第一部分的内部应力，在俯视GaN系半导体层20时的第一部分S1的表面，能够减少穿透位错D1的位错密度。
在GaN系半导体层20的表面上形成半导体器件的区域中存在的穿透位错D1对半导体器件造成使该半导体器件的性能恶化那样的影响。即，在本实施方式的半导体基板1的制造过程中，使GaN系半导体层20生长，以使第一部分S1中的非穿透位错D2的位错密度大于第二部分S2中的非穿透位错D2的位错密度。由此，即使在宽度较宽的掩膜层12上形成GaN系半导体层20的情况下，也能够在第一部分S1的较宽的区域中减少穿透位错D1的位错密度。换句话说，半导体基板1能够确保GaN系半导体层20的表面中的能够形成器件的高品位的低位错区域AR1(参照图1)的面积较大。其结果，能够提供能制造高品质的半导体器件的半导体基板1。这样，在半导体基板1中，沿厚度方向切断GaN系半导体层20而得到的剖面(例如上述m面剖面)中的非穿透位错D2的位错密度，与第二部分S2相比，第一部分S1更大。而且，第一部分S1的表面具有低位错区域AR1(后面详述的电子部件形成区域)。由此，能够减少第一部分S1的表面的穿透位错D1的位错密度，提高GaN系半导体层20的品质。
此外，GaN系半导体层20在第一部分S1中，GaN系半导体层20的上表面的位错密度(穿透位错密度)可以小于将GaN系半导体层20沿厚度方向切断而成的剖面(例如上述m面剖面)中的位错密度(非穿透位错D2的位错密度)。
半导体基板1通过减少第一部分S1的表面的位错密度，能够提高在GaN系半导体层20上形成的半导体器件的晶体性、特性以及可靠性。
例如，半导体基板1在将GaN系半导体层20沿厚度方向切断而成的剖面(例如上述m面剖面)中，第一部分S1的非穿透位错密度可以为5×108/cm2以下，也可以为1×107/cm2以上且8×108/cm2以下。
在半导体基板1中，GaN系半导体层20的第一部分S1的表面的位错密度(非穿透位错D2的位错密度)可以为5×106/cm2以下。第一部分S1可以是在GaN系半导体层20的表面俯视时与掩模部121重叠的15μm×15μm以上的区域。
在半导体基板1中，开口部120具有长条形状，第一部分S1在俯视时，开口部120的长度方向(Y轴方向)上的尺寸可以为100μm以上。第一部分S1的从Y轴方向的一方的端部到另一方的端部的长度L11可以为100μm以上且25cm以下。
这样，在半导体基板1中，能够较大地确保GaN系半导体层20的表面中的能够制造高品质的半导体器件的区域的面积。
此外，在半导体基板1中，第一部分S1的从X轴方向的一方的端部到另一方的端部的长度L12可以为10μm以上且80μm以下。上述长度L12例如可以是上述m面剖面的X轴方向上的、(i)第一部分S1的远离开口部120的一方的端部(端面)的位置与(ii)掩模部121的开口部120侧的侧面的位置的距离。在掩模部121的开口部120侧的侧面为锥状的情况下，上述(ii)可以是该侧面中的远离基底基板11的一方的端部的位置。
在本实施方式中的半导体基板1中，GaN系半导体层20在第二部分S2中穿透位错可以从开口部120延伸至GaN系半导体层20的表面。因此，在第二部分S2中，GaN系半导体层20的上表面的位错密度(穿透位错D1的位错密度)可以大于沿厚度方向切断GaN系半导体层20的剖面中的位错密度(非穿透位错D2的位错密度)。
在半导体基板1中，第二部分S2的穿透位错D1的位错密度可以高于第一部分S1的位错密度。在半导体基板1中，在使用ELO法形成的GaN系半导体层20的内部，穿透位错D1从开口部120朝向GaN系半导体层20的表层延伸。由此，能够减少穿透位错D1在第一部分S1上延伸的情况。其结果，能够减少第一部分S1的表面的穿透位错D1的位错密度。
此外，在半导体基板1中，GaN系半导体层20在将GaN系半导体层20沿厚度方向切断而成的剖面(例如上述m面剖面)中，可以具有在厚度方向上穿透GaN系半导体层20的多个穿透位错D1，多个穿透位错D1全部可以形成为通过开口部120。
在半导体基板1中，例如，通过控制成膜条件或者掩模层12的尺寸等，可以减少在GaN系半导体层20的表面附近产生的非穿透位错D2的密度。在本实施方式中的半导体基板1中，GaN系半导体层20在第一部分S1中具有位于掩模部121上(靠近掩模部121的一侧)的第三部分S3和位于比第三部分S3更靠近GaN系半导体层20的表面侧的位置且位错密度小于第三部分S3的第四部分S4。根据上述结构，能够进一步减少第一部分S1的表面的位错密度。
在此，如上所述，半导体基板1在上述m面剖面的CL像中，有时在第一部分S1的内部看到对比度不同的多个区域。这样的对比度的差异因杂质浓度的差异而产生。也可以使用通过使用加速电压为1～5kV的比较低速的电子束进行CL测定而得到的高分辨率的CL像来观察对比度的差异。本实施方式中的半导体基板1通过适当地控制成膜条件而使GaN系半导体层20成膜，能够将第一部分S1形成为包括杂质浓度不同的多个部分。
在本说明书中，作为GaN系半导体层20的杂质，可以为氧以及Si。被掺入GaN系半导体层20中的硅以及氧能够作为n型掺杂剂起作用。另外，GaN系半导体层20中的氧以及Si的杂质浓度例如可以如下进行控制。即，例如在使用了SiO2作为掩模层12的情况下，通过调整GaN系半导体层20的成膜中的温度或者成膜速度，能够使氧以及Si从SiO2向GaN系半导体层20中扩散，并且控制氧以及Si的扩散量。
GaN系半导体层20中的杂质浓度(单位例如为atom/cm3)能够使用例如二次离子质量分析法(SIMS)，沿Z轴方向(厚度方向)对GaN系半导体层20进行分析而进行定量测定。
在本实施方式中的半导体基板1中，在将GaN系半导体层20沿厚度方向切断而成的剖面(例如上述m面剖面)中，第一部分S1的杂质浓度可以比第二部分S2的杂质浓度大。
在本实施方式中的半导体基板1中，GaN系半导体层20在第一部分S1中可以具有位于掩模部121上的第三部分S3和位于比第三部分S3更靠近GaN系半导体层20的表面侧的位置且杂质浓度比第三部分S3小的第四部分S4。由此，能够减少第一部分S1的表面的杂质浓度。因此，能够提高GaN系半导体层20的品质，能够制成能制造高品质的半导体器件的半导体基板1。
在本实施方式中的半导体基板1中，GaN系半导体层20可以具有在第一部分S1中位于GaN系半导体层20的厚度方向上的第三部分S3与第四部分S4之间，并且杂质浓度比第三部分S3大的第五部分S5。
在半导体基板1中，GaN系半导体层20也可以在X轴方向上的侧面部具有倾斜刻面部21(参照图1B以及图2B)。该倾斜刻面部21可以是GaN系半导体层20中的例如(11-22)面，也可以与第五部分S5的端面对应。在以具有倾斜刻面部21地形成GaN系半导体层20的情况下，GaN系半导体层20中的一边具有倾斜刻面部21一边生长的部分可以为第五部分S5。在这样生长的第五部分S5中，能够较多地掺入杂质。例如，通过控制V族原料/III族原料比，能够具有倾斜刻面部21地形成GaN系半导体层20。
倾斜刻面部21例如可以是GaN系半导体层20中的(11-2β)面(β为整数)。通过以具有这样的倾斜刻面部21地形成GaN系半导体层20，能够容易形成具有上述的第三部分S3、第四部分S4以及第五部分S5的GaN系半导体层20。
在本实施方式中的半导体基板1中，第一部分S1可以在GaN系半导体层20的第一部分S1的表面具有第六部分S6、和位于比第六部分S6更靠第二部分S2侧的位置并且杂质浓度比第六部分S6小的第七部分S7。
在GaN系半导体层20的侧面部，从掩模部121蒸发的杂质容易被掺入GaN系半导体层20中。因此，第六部分S6的杂质浓度比第七部分S7的杂质浓度大。第七部分S7能够优选用作能够制造高品质的半导体器件的区域。
GaN系半导体层20具有仅与第一部分S1重叠的电子部件形成区域AR10。半导体基板1中的电子部件形成区域AR10能够确保较大的面积，并且位错密度小，能够优选地形成器件。
在半导体基板1中，开口部120具有长条形状，GaN系半导体层20可以具有沿开口部120的长度方向分别与第一部分S1重叠的多个电子部件形成区域AR10。根据上述结构，能够使用半导体基板1形成多个电子部件。换句话说，能够容易地大量生产电子部件。
在半导体基板1中，GaN系半导体层20可以沿与开口部120的长度方向相交的方向具有分别与第一部分S1重叠的多个电子部件形成区域AR10。根据上述结构，能够使用半导体基板1形成更多的电子部件。
此外，半导体基板1还具有包括位于GaN系半导体层20的表面的位错的位错区域DA，从位错区域DA减去第二部分S2的表面区域FA而得到的差分区域SA也可以小于第二部分S2的表面区域FA。使与基底层111露出的开口部120对应的第二部分S2的表面区域FA变窄有助于确保电子部件形成区域AR10较大。在此，例如，根据使掩模部121的宽度变窄而缩短掩模部121与开口部120的周期，能够增加来自1片晶片的器件(半导体器件)的取得数。与此相对，根据缩窄差分区域SA，即使在上述周期较短的情况下，也容易确保电子部件形成区域AR10的面积较大。其结果，能够容易地制造尺寸比较大的器件。
半导体基板1的位错区域DA的宽度的大小可以大于第二部分S2的表面区域FA的宽度，并且为第二部分S2的表面区域FA的宽度的大小的1.3倍以下。为了得到更大的电子部件形成区域AR10，减少从表面区域FA扩大的位错区域DA的宽度的大小是有效的。如果能够得到大面积的电子部件形成区域AR10，则能够形成更高输出的发光元件，以及能够形成能控制更大电力的电子元件。例如，如果是发光元件，则可以在电子部件形成区域AR10形成发光区域。
此外，开口部120的基底基板11侧的开口宽度与GaN系半导体层20侧的开口宽度之差也可以小于掩模部121的厚度。其结果，能够较大地确保在掩模部121上生长的GaN系半导体层20的面积。
另一方面，开口部120的基底基板11侧的开口宽度与GaN系半导体层20侧的开口宽度之差也可以大于掩模部121的厚度。其结果，容易提高从开口部120向掩模部121上生长的GaN系半导体层20的品质。
作为基底基板11的主基板110，半导体基板1可以具有单晶的Si基板。由此，能够使用作为异种基板的廉价的Si基板作为主基板110，形成半导体基板1。由此，能够大幅减少半导体器件的制造成本。
通常，在ELO法中，大多在GaN基板或者蓝宝石基板等昂贵的基板上形成GaN系半导体层。然而，在使用这样的昂贵的基板的情况下，减少产品成本存在极限。例如，微LED显示器的价格很大程度上依赖于微LED芯片的制造成本。例如，在4K尺寸的微LED显示器中需要2400万个LED芯片。
通过使用半导体基板1，与使用在GaN基板或者蓝宝石基板上形成的GaN系半导体层制造微LED芯片的情况相比，能够大幅减少微LED芯片的制造成本。
(半导体基板的制造方法)
以下，半导体基板1的制造方法的一个例子进行说明。
首先，准备具有主基板110以及基底层111的基底基板11(准备基底基板的工序)。在基底层111包括AlN层的情况下，形成AlN层的方法并不限定于MOCVD，也可以使用溅射法等。在使用溅射装置的情况下，具有能够以低成本制作模板基板10等优点。
基底层111的成膜方法没有特别限定，可以适当使用公知的方法在主基板110上形成基底层111。
例如，通过MOCVD法在主基板110上形成AlN层/Al0.6Ga0.4N层/GaN层的层叠体作为基底层111。在具体的一个例子的基底层111中，AlN层的厚度可以为30nm，Al0.6Ga0.4N层的厚度可以为300nm，GaN层的厚度司以为1～2μm。
接着，在本实施方式中的半导体基板1的制造方法中，在基底基板11上形成具有开口部120以及掩模部121的掩模层12(形成掩模层的工序)。
在形成掩模层的工序中，首先，例如在基底层111上通过等离子体化学气相沉积(CVD)法或者溅射法等形成绝缘膜(例如层叠SiO2膜和SiN膜的膜)。之后，例如，使用光刻法涂敷抗蚀剂并且进行图案形成。由此，形成具有条纹状的开口部的抗蚀剂。接着，例如使用氢氟酸(HF)、缓冲氢氟酸(BHF)等湿式蚀刻剂，将SiNx膜以及SiOx膜部分地除去后，进行有机清洗而除去抗蚀剂。由此，能够得到在基底基板11上形成有掩模层12的模板基板10。
在具体的一个例子的模板基板10中，掩模层12的SiO2膜的厚度例如为0.3μm，SiO2膜上的SiN膜的厚度例如为70nm。此外，开口宽度W1为5μm。掩模层12可以与GaN系半导体层20的种类(成分组成)对应地选择掩模部121的材质以及层构造。
此外，在掩模部121中可能存在针孔。因此，也可以在成膜装置中进行一次成膜后，进行有机清洗等，再次导入成膜装置，形成相同的膜种。其结果，能够减少掩模层12的针孔。
如上所述，准备配置有具有开口部120以及掩模部121的掩模层12的模板基板10(准备模板基板的工序)。接着，在本实施方式中的半导体基板1的制造方法中，从在开口部120露出的基底基板11上遍及掩模部121上形成包括GaN或者GaN系半导体的GaN系半导体层20(形成半导体层的工序)。
在形成半导体层的工序中，形成GaN系半导体层20，以使得具有位于掩模部121上的第一部分S1和位于开口部120上的第二部分S2。例如，将模板基板10装入MOCVD装置，形成GaN系半导体层20。作为成膜条件的一个例子，例如，在主基板110采用Si基板，在基底层111采用AlN层和Al0.2Ga0.8N/Al0.8Ga0.2N的超晶格层构造40对，在掩模层12采用SiOx膜的情况下，可以在基板温度：1120℃、生长压力：50kPa、TMG(三甲基镓)：22sccm、NH3：15slm、V/III＝6000(V族原料的供给量相对于III族原料的供给量之比)的条件下使GaN系半导体层20生长。
具体而言，在形成半导体层的工序中，首先，优选在掩模层12的开口部120的部分形成初始生长层(晶种生长层)，然后，使GaN系半导体层20从初始生长层横向生长。该初始生长层是在使GaN系半导体层20在掩模部121上横向生长时成为起点(晶种)的生长层。该初始生长层的端部可以在即将登上掩模部121的上表面之前(掩模部121的具有锥形状的部分(侧面)的中途)或者刚登上之后停止初始生长层的成膜。其结果，在使GaN系半导体层20沿横向生长时，能够以高速生长。初始生长层例如形成为2.0μm以上且3.0μm以下的高度即可。
如上所述，通过在使初始生长层成膜后使GaN系半导体层20横向生长，能够增多第一部分S1的内部的非穿透位错D2(减少表面中的穿透位错D1的位错密度)。此外，能够控制第一部分S1的内部的杂质浓度的分布(形成第三部分S3～第五部分S5)。另外，通过适当控制成膜中的条件，能够进行使GaN系半导体层20在Z轴方向上生长、或者在X轴方向上生长的控制。
由此，得到在模板基板10上形成有GaN系半导体层20的半导体基板1。
在具体的一个例子的GaN系半导体层20中，横向宽度L20(图3所示)为53μm。在开口宽度W1为5μm的情况下，能够形成器件的第一部分S1的有效宽度(长度L12)为24μm。此外，GaN系半导体层20的厚度方向上的从掩模部121的表面到GaN系半导体层20的表面的厚度为6μm。此外，GaN系半导体层20中的纵横比高达24μm/6μm＝4.0。
另外，在ELO法中，通过延长Ga原子的扩散长度，能够实现快的横向成膜速度。在本实施方式中的半导体基板1的制造方法中，形成半导体层的工序中的成膜温度为900℃以上且1180℃以下即可。形成半导体层的工序中的成膜温度可以为1000℃以下的比较低的温度。
在将形成半导体层的工序中的成膜温度设为1000℃以下的比较低的温度的情况下，作为Ga原料气体，也可以使用三乙基镓(TEG)。TEG在低温下有效地分解有机原料。因此，能够实现基于ELO法的GaN系半导体层20快的横向成膜。
此外，例如在由InGaN形成GaN系半导体层20的情况下，将In添加于GaN而形成InGaN层的GaN系半导体层20，但在这种情况下，也重要的是进行低温下的成膜。
(其他结构)
在半导体基板1中，GaN系半导体层20也可以在第三部分S3具有X轴方向的杂质浓度的分布。在半导体基板1中，第三部分S3也可以包括俯视时与开口部120相邻的内侧部、和在俯视时与所述内侧部相比离开口部120远且杂质浓度比所述内侧部的杂质浓度低的外侧部。更详细而言，第三部分S3的上述外侧部在上述m面剖面中位于接近GaN系半导体层20的端面的一方(远离开口部120的一方)。第三部分S3的上述内侧部位于靠近开口部120的一侧，与开口部120相邻。上述外侧部的杂质浓度也可以比上述内侧部的杂质浓度低。第三部分S3的杂质浓度分布能够通过SIMS沿X轴方向分析第三部分S3来测定。第三部分S3的杂质浓度例如在GaN系半导体层20包括Si作为n型掺杂剂的情况下，在GaN系半导体层20的成膜时，通过控制Si的供给量，能够在第三部分S3带来杂质浓度的分布。
在第三部分S3中，上述外侧部(远离开口部120的一方)成为比较低的杂质浓度。因此，通过在第一部分S1的表面选择设定电子部件形成区域AR10的位置，也能够使该电子部件形成区域AR10的相反一侧的GaN系半导体层20的表面的杂质浓度变化。
另外，在第四部分S4、第五部分S5中，也可以存在X轴方向的杂质浓度的分布。在这种情况下，第四部分S4在上述m面剖面中，与GaN系半导体层20的端面接近的一方(远离开口部120的一方；外侧部)也可以杂质浓度比接近开口部120的一方(内侧部)低。此外，第五部分S5也可以在上述m面剖面中，与GaN系半导体层20的端面接近的一方(远离开口部120的一方；外侧部)的杂质浓度比接近开口部120的一方(内侧部)低。
本公开的一个方式中的半导体基板具备：基底基板；掩模层，其位于所述基底基板上，并且具有开口部及掩模部；以及半导体层，其包括GaN系半导体，该GaN系半导体从在所述开口部露出的所述基底基板上配置到所述掩模部上。所述半导体层具有位于所述掩模部上的第一部分和位于所述开口部上的第二部分。沿厚度方向切断所述半导体层而得到的剖面中的非穿透位错的位错密度，与所述第二部分相比，所述第一部分更大。所述第一部分的表面具有电子部件形成区域。
以往，强烈要求提高GaN系半导体层的品质。根据本公开的一个方式，能够减少第一部分的穿透位错密度，提高半导体层的品质。而且，能够提供能制造高品质的半导体器件的半导体基板。
〔实施方式2〕
以下对本公开的其他实施方式进行说明。另外，为了便于说明，对于具有与在上述实施方式中说明的构件相同的功能的构件，标注相同的附图标记，不重复其说明。在以后的实施方式中也是同样的。
在本实施方式中，参照附图对使用实施方式1所记载的半导体基板1制造的半导体器件进行说明。
图4是用于说明形成了本公开的一个例子中的器件层叠构造30的半导体基板1的剖视图。图5是用于说明器件层叠构造30的剖视图，是将图4的一部分放大的图。
如图4以及图5所示，在使用半导体基板1制作器件的情况下，在半导体基板1上形成器件层叠构造30。器件层叠构造30包括GaN系半导体层20、活性层31、电子阻挡层32和p型GaN系半导体层33。
(器件层叠构造为LED的情况)
作为一个例子，以下对在半导体基板1的第一部分S1的表面上形成的器件层叠构造30为LED的情况进行说明。在这种情况下，活性层31例如是具有5～6周期的构造的MQW(Multi-Quantum Well：InGaN/GaN)。活性层31中的In组成可以在作为目标的发光波长下不同，例如，如果是蓝色(波长450nm附近)，则可以适当设定为15～20％左右的In浓度，如果是绿色(波长530nm附近)，则可以适当设定为30％左右的In浓度。
电子阻挡层32例如为AlGaN层，该AlGaN层通常为15～25％左右的Al组成，厚度为5～25nm。p型GaN系半导体层33例如为GaN层，该GaN层例如厚度为0.1～0.3μm。
虽然省略了图示，但器件层叠构造30也可以在p型GaN系半导体层33的表面形成10nm左右的P++层(Mg掺杂剂的高掺杂层)。GaN系半导体层20以及器件层叠构造30也可以不从MOCVD装置取出而连续地成膜。此外，为了抛光半导体基板1的表面并使其平坦化，可以在成膜GaN系半导体层20后，从MOCVD装置或者各种成膜装置取出半导体基板1。之后，也可以通过抛光或者CMP(Chemical mechanical polish)等将GaN系半导体层20的表面平坦化之后，再次将半导体基板1放入上述成膜装置中，形成器件层叠构造30。
作为各种成膜装置，可列举出溅射装置、远程等离子体CVD装置(RPCVD)、PSD(Pulse Sputter Deposition)装置等。远程等离子体CVD装置以及PSD装置等能够进行低温成膜并且不使用氢作为载体气体，因此能够得到低电阻的p型GaN系半导体层33。
另外，也可以在对半导体基板1的表面进行抛光或者CMP的前后，变更所使用的成膜装置的种类。
在将GaN系半导体层20成膜后，从成膜装置取出并进行抛光等的情况下，也可以在GaN系半导体层20与活性层31之间插入n型GaN系半导体层。n型GaN系半导体层的厚度适当为0.2～4μm左右。
也可以使用本公开的一个方式中的半导体基板1来制作面发光器件。在制作面发光激光器件的情况下，基本的器件层叠构造30与LED类似，后面详述的器件工艺稍微不同。
(器件层叠构造为激光二极管的情况)
作为另一个例子，以下对在半导体基板1的第一部分S1的表面上形成的器件层叠构造为激光二极管(LD：Laser Diode)的情况进行说明。本例的器件层叠构造与前述的LED的情况类似，并且可以是一般的LD的构造，因此进行图示而省略详细说明。概略而言，LD的情况下的器件层叠构造在活性层31的上下追加p型以及n型的光引导层。该光引导层是厚度为50nm左右、In组成为3～10％左右的InGaN层。
此外，LD的情况下的器件层叠构造在上述p型的光引导层的外侧追加p型的光包层，在上述n型的光引导层的外侧追加n型的光包层，以使得夹着p型的光引导层、活性层31以及n型的光引导层。作为上述光包层，可以选择GaN系半导体层、AlGaN系半导体层或者AlInGaN系半导体层。上述p型的光包层的厚度可以为0.4～1.0μm。此外，上述n型的光包层的厚度可以为0.8～2.0μm。
LD的情况下的器件层叠构造的各部分可以根据想要制作的器件的目的、用途而适当最佳化。
使用本公开的一个方式中的半导体基板1，能够使用一般的制程(成膜条件：例如MOCVD的成膜制程)来制造器件层叠构造30。因此，不需要重新进行成膜条件的优化。当然，也可以使用本公开的一个方式中的半导体基板1来进行成膜条件的优化。
另外，并不限定于上述的例子，能够在GaN系半导体层20上形成各种器件层叠构造30。
(器件层叠构造的器件工艺)
接着，说明对形成于半导体基板1上的器件层叠构造30进行器件工艺的工序。在使用半导体基板1形成器件的情况下，能够应用一般的器件工艺是有利的。
图6是用于说明制造LED的器件工艺的一个例子的图。以下，为了便于说明，将在半导体基板1上形成器件层叠构造30、并在器件层叠构造30的表面上形成电极后的状态的构件称为第一中间器件50。
如图6A所示，第一中间器件50在器件层叠构造30的表面具有p型电极部17以及n型电极部18。p型电极部17包括p型的接触电极以及焊盘电极。n型电极部18包括n型的接触电极以及焊盘电极。本例中的第一中间器件50是单面2电极构造(在单侧的面形成p型电极部17以及n型电极部18这两个的构造)。
形成n型电极部18的区域预先通过光刻工艺以及干式蚀刻工艺使n型GaN系半导体层露出，在其表面形成n型电极部18。在一个例子中，n型电极部18使用Ti/A1电极、作为焊盘电极的Mo/Au等作为n型的接触电极，通过镀敷法等形成。
p型电极部17形成在p型GaN系半导体层33上。在一个例子中，使用Ag/Ni电极等作为p型的接触电极。p型电极部17中的Ag电极与p型半导体层相接，起到用于将来自活性层的光向背面反射的反射层的作用。作为p型电极部17中的电极焊盘，使用W/Au等。p型电极部17由镀敷法等形成。
如上所述，n型接触电极被干式蚀刻，形成在比p型接触电极低的位置。因此，形成在n型接触电极上的焊盘电极形成得较厚，可以使n型电极的焊盘表面的高度与p型电极的焊盘表面的高度相同。由此，之后的向载体基板接合时的接合非常容易，能够提高进行向载体基板的接合的工序中的成品率。
(剥离工艺)
如上所述，在半导体基板1上形成器件层叠构造30，进而，在对器件层叠构造30进行器件工艺的时间点，第一中间器件50发挥功能。但是，在使用了GaN系半导体的发光元件中，异种基板(例如硅基板)吸收从作为活性层发挥功能的GaN系半导体层20发出的光，因此器件的芯片可以从异种基板剥离。
虽然可以考虑多个剥离方法，但在此，作为剥离工艺的一个例子，使用图6B以及图6C对使用气相蚀刻法进行剥离的方法进行说明。
在本公开的一个方式中的半导体基板1中，GaN系半导体层20与基底基板11在开口部120化学键合。另一方面，GaN系半导体层20与掩模部121以较弱的力(例如范德华力)结合。因此，通过气相蚀刻除去GaN系半导体层20的俯视时与开口部120重叠的部分、GaN系半导体层GaN系半导体层20与基底基板11(基底层111)的结合部。由此，能够容易地将GaN系半导体层20以及器件层叠构造30从模板基板10剥离。
图6B是示意性地表示对图6A所示的第一中间器件50进行蚀刻处理之后的第二中间器件51的情形的剖视图。
如图6B所示，通过气相蚀刻对开口部120的上方的GaN系半导体层20以及器件层叠构造30的部分进行挖掘。此时，对开口部120上的GaN系半导体层20进行蚀刻，以使得至少掩模部121的一部分露出。换句话说，作为蚀刻深度，可以比GaN系半导体层20的厚度更深地进行蚀刻。此外，蚀刻区域的上部的开口宽度J可以比开口部的宽度W1宽(W1<J)地挖掘。由此，开口部120中的GaN系半导体层20与基底基板11的结合部也通过气相蚀刻而被除去。
将包括GaN系半导体层20、器件层叠构造30、一个p型电极部17和一个n型电极部18的一个单元称为发光元件40。
图6C是表示使用印戳55将发光元件40从掩模部121剥离的情形的剖视图。
如图6C所示，使用印戳55，能够容易地将发光元件40从掩模部121上剥离。印戳55可以是粘弹性弹性体印戳、PDMS(Polydimethylsiloxane)印戳、或者、静电粘接印戳等。这样，能够从掩模部121上直接剥离发光元件40，在工业上在成本以及吞吐量等方面具有非常大的优点。
对于剥离而得到的发光元件40(例如微LED元件)的表面，利用CL法测定缺陷状态，结果在发光元件40的发光区域中没有观测到暗点以及暗线。
(向电路基板上的安装)
对将从基底基板11分离的发光元件40向已被电气布线的安装基板转印安装的方法进行说明。在此，以微LED显示器为例进行说明。
通过印戳等所具有的粘接力，选择性地剥离的发光元件(LED)40暂时配置于其他的中间板(省略图示)。发光元件40通过再转印而使上下翻转，通过倒装芯片安装在电路基板上。图7是表示通过倒装芯片将发光元件40安装在电路基板201上的结构例的剖视图。
如图7所示，使用在表面形成反射层202的电路基板201(例如TFT基板)，在电路基板201的上层配置用于保持芯片的粘合层203、p型用布线电极204和n型用布线电极205。在这样的电路基板201上倒装芯片安装发光元件40。由此，将发光元件40与电路基板201电连接。
图8是表示发光元件40安装于电路基板201的微LED显示器400的一部分的图。如图8所示，在制作微LED显示器的情况下，将以蓝色(B)、绿色(G)、红色(R)发光的LED芯片410安装于电路基板201。因此，将RGB各自的LED芯片制作成单个的半导体基板1。如上所述，制造RGB各自的发光元件40，将发光元件40安装于电路基板201。通过按照显示器尺寸反复进行这些作业，能够制作微LED显示器。
另外，在上述的例子中，例示并说明了微LED元件以及微LED显示器，但也能够使用半导体基板1来制作例如法布里-珀罗型的激光器以及面发光激光器(VCSEL)。
如上所述，能够使用半导体基板1来制造发光元件40等各种电子部件。作为具备半导体基板1的电子部件，例如可举出LED、激光器等光半导体元件。此外，具备这样的电子部件的电子设备也属于本公开的范畴。作为该电子设备，可举出便携式信息终端、显示器(电视机等)、投影仪等。
〔实施方式3〕
以下，参照图9对本公开的其他实施方式进行说明。图9是表示GaN系半导体层20的横向生长的一个例子的剖视图。
在本实施方式中，对使用具有多个开口部120的掩模层12A来形成GaN系半导体层20的例子进行说明，但并不限定于此。在其他实施方式中也同样可以形成GaN系半导体层20。
将在掩模层12的开口部120露出的基底层111的部分称为晶种部112。GaN系半导体层20以晶种部112为起点，通过ELO法形成。
如图9所示，优选在与开口部120重叠的晶种部112上形成初始生长层SL，然后，使GaN系半导体层20从初始生长层SL横向生长。初始生长层SL成为GaN系半导体层20的横向生长的起点。
在GaN系半导体层20的成膜中，初始生长层SL的边缘在即将登上掩模部121的上表面之前(与掩模部121的侧面上端接触的阶段)、或者刚登上掩模部121的上表面之后的定时停止初始生长层SL的成膜(即，在该定时，将ELO成膜条件从c轴方向成膜条件切换为a轴方向成膜条件)。这样，由于从初始生长层SL从掩模部121稍微突出的状态进行横向成膜，因此能够减少在GaN系半导体层20的厚度方向的生长中消耗材料，能够有效地使GaN系半导体层20高速地横向生长。初始生长层SL例如形成为2.0μm以上且3.0μm以下的厚度即可。
通过如图9那样使初始生长层SL成膜后使GaN系半导体层20横向生长，能够增多第一部分S1内部的非穿透位错(减少第一部分S1表面的穿透位错密度)。此外，能够控制第一部分S1内部的杂质浓度(例如硅、氧)的分布。另外，通过适当控制GaN系半导体层20的成膜中的条件，能够进行使GaN系半导体层20在Z方向(c轴方向)上生长、或者在X方向(a轴方向)上生长的控制。
如图9所示，在本实施方式中的半导体基板1中，GaN系半导体层20的第一部分S1在俯视时位于开口部120与掩模部121的中央125之间。此外，在本实施方式中的半导体基板1中，GaN系半导体层20具有位于掩模部121上的开口部120与掩模部121的中央125之间的边缘面(边缘)20e。
另外，也可以在形成多个GaN系半导体层20之后，对GaN系半导体层20的表面进行抛光或者CMP(更详细而言，参照后面详述的实施方式4)。由此，能够改善GaN系半导体层20的表面的平坦性，改善GaN系半导体层20的表面的高度的面内分布。其结果，由此，能够抑制形成器件层叠构造30时的各层的面内分布，能够有效地改善成品率。另外，在对GaN系半导体层20的表面进行抛光的情况下，开口部120的开口宽度W1也可以为0.1μm以上。
〔实施方式4〕
以下对本公开的其他实施方式进行说明。
在实施方式1所记载的半导体基板1中，对具有从一个开口部120生长的单层GaN系半导体层20的半导体基板1进行了说明。相对于此，在本实施方式中，对通过使用具有多个开口部120的掩模层12A进行成膜而具有多个GaN系半导体层20缔合而形成的GaN系半导体层20A的半导体基板1A进行说明。
图10是用于说明本实施方式中的半导体基板1A的图。
如图10A所示，首先，通过在基底基板11上形成掩模层12A来制作模板基板10A。掩模层12A具有多个开口部120。掩模层12A具有形成于基底基板11上的多个掩模部121、以及设置于掩模部121之间的狭缝形状的多个开口部120。换句话说，掩模层12A也可以将多个掩模部121设置为条纹状。
掩模层12A例如可以是一个掩模部121中的X轴方向的长度(即掩模宽度L31)为25μm以上且200μm以下。换言之，掩模层12A例如可以是多个开口部120的X轴方向上的间距为25μm以上且200μm以下。
掩模层12A的开口部120的开口宽度W1可以为0.5μm以上且20μm以下，也可以为1μm以上且5μm以下。掩模层12A例如开口宽度W1可以为6μm以上且7μm以下，也可以为3μm以上且5μm以下。
在具体的一个例子中，掩模部121的宽度L31为50μm，开口部120的开口宽度W1为5μm，但并不限定于此。
如图10B所示，在模板基板10A上形成GaN系半导体层20。此时，以在多个开口部120的每一个中露出的基底层111的表面(晶种部112；参照图9)为起点，生长多个GaN系半导体层20。通过多个GaN系半导体层20各自生长，从某个开口部120横向生长的GaN系半导体层20与从该开口部120的相邻的开口部120横向生长的另一GaN系半导体层20缔合。由此，在模板基板10A上形成覆盖掩膜层12A的一体的GaN系半导体层20A，从而制造半导体基板1A。
如图10C所示，半导体基板1A具有相邻的GaN系半导体层20相互缔合而形成的GaN系半导体层20A。GaN系半导体层20A具有与第一部分S1相邻的缔合部25。GaN系半导体层20A是在掩模部121上不具有边缘面20e(参照图9)的一体形状，包括俯视时与掩模部121的中央125重叠的空隙(中空部)60。半导体基板1A是控制成膜条件、掩模宽度等而制造的，以使得在GaN系半导体层20A中的缔合部25形成空隙(Void)60。在半导体基板1A中，第一部分S1位于俯视时的开口部120与空隙60之间。
空隙60在GaN系半导体层20与掩模部121之间位于掩模部121的表面上。空隙60的形状在剖视时接近三角形状，成为向掩模部121的表面侧扩展的形状。换言之，空隙60是朝向接近掩模部121的表面的方向变宽的形状。在缔合部25形成这样的三角形状的空隙60，具有大幅减少GaN系半导体层20A的内部应力的效果。空隙60在Y轴方向上延伸，也可以说是棱锥状。
通常，用于掩模部121的材质(SiO2或者SiN)的热膨胀系数比GaN系半导体小。因此，在以1000℃左右的成膜温度使GaN系半导体层20A成膜后，降温至室温时，GaN系半导体层20A有时因与掩模部121的热膨胀系数的差异而产生裂缝。
相对于此，如果形成三角形状的空隙60地缔合而形成GaN系半导体层20A，则能够有效地减少产生上述那样的裂缝的可能性。如图10C所示，空隙60的宽度以V1表示，此外，空隙60的高度以V2表示。此外，从空隙60的顶部到GaN系半导体层20的表面的距离为L40。
此外，如图10C所示，半导体基板1A也可以在空隙60的上方的GaN系半导体层20A的表面包括浅的凹陷(凹部)p。凹陷p的深度可以为10nm以上且200nm以下。凹陷p也可以在俯视时位于与空隙60重叠的位置，即，在形成凹陷p的正下方也可以存在空隙60。认为空隙60缓和GaN系半导体层20A的内部应力，由此形成凹陷p。因此，半导体基板1A也可以在GaN系半导体层20A的表面形成凹陷p。
如果空隙60的高度V2为1μm以上，则能够有效地缓和GaN系半导体层20A的内部应力。此外，空隙60的宽度V1(在剖视时，在掩模部121上未形成GaN系半导体层20的区域的宽度)可以为1μm以上，也可以为2μm以上。
根据GaN系半导体层20A的成膜条件，空隙60的高度V2与相邻的GaN系半导体层20缔合时的GaN系半导体层20的厚度对应。为了使空隙60的高度V2低至15μm以下，可以调整掩模部121的掩模宽度或者成膜条件。这是因为，如果相邻的GaN系半导体层20缔合时的GaN系半导体层20的厚度超过15μm，则在两个GaN系半导体层20接近时，有时向两个GaN系半导体层20之间的成膜原料的供给不足，在这种情况下，有时两个GaN系半导体层20不相互缔合。
此外，在使用形成了掩模部121的掩模宽度L31比25μm大的掩模层12A的模板基板10A的情况下，在将相邻的GaN系半导体层20缔合时的GaN系半导体层20的厚度设为13μm以下的情况下，还具有优点。以下对该情况进行说明。
图11是用于说明半导体基板1A中的GaN系半导体层20的成膜时的情形的图。
如图11A所示，例如，当相邻的GaN系半导体层20的厚度变大时，GaN系半导体层20的厚度可能相互不同。这在使用宽幅的掩模作为掩模层12A的情况下容易成为问题。这是因为在GaN系半导体层20的横向上形成的距离变长。
在相邻的GaN系半导体层20的厚度相互不同的情况下，有时产生高度间隙G。在这种情况下，GaN系半导体层20A在使相邻的GaN系半导体层20缔合时，使成膜进展而形成，以使得填埋高度间隙G。GaN系半导体层20A在相邻的GaN系半导体层20的缔合部分(缔合部25)形成上述空隙60和大量包括缔合时产生的缺陷的缺陷集中部70。缺陷集中部70不包括于图3的第一部分S1。
在此，可知高度间隙G越大，在缔合后生长的GaN系半导体层20A的缔合部25所形成的缺陷集中部70的宽度(图11C所示的W2)越大。而且，可知在将空隙60的高度V2设为13μm以下的情况下，能够将该高度间隙G控制得较小，并且能够将缺陷集中部70的宽度W2抑制在10μm以下。通过使相邻的GaN系半导体层20缔合时的GaN系半导体层20的厚度为13μm以下，能够使空隙60的高度V2为13μm以下。通过将缺陷集中部70的宽度W2抑制在10μm以下，能够放大能够形成器件的第一部分S1的有效宽度f。其结果，在器件制作中能够改善成品率。
如上所述的半导体基板1A与所述实施方式1同样地，能够较大地确保能够形成器件的高品位的低位错区域AR1(参照图1)的面积。其结果，能够提供能够制造高品质的半导体器件的半导体基板1A。
(关于抛光)
如上所述，如果产生高度间隙G，则GaN系半导体层20A的表面方式可能会恶化。此外，如果高度间隙G过大，则有时也无法通过之后的活性层等成膜来填埋由高度间隙G引起的GaN系半导体层20A的表面的高低差。
因此，也可以对GaN系半导体层20A的表面进行抛光或者CMP。由此，能够改善GaN系半导体层20A的表面的平坦性，改善GaN系半导体层20A的表面的高度的面内分布。
此外，在存在高度间隙G的状态下GaN系半导体层20缔合的情况下，缺陷集中部70的宽度W2与从空隙60的顶部到GaN系半导体层20A的表面的厚度(距离L40、参照图10C)相关。从GaN系半导体层20刚缔合之后，缺陷集中部70的宽度W2放大。因此，上述距离L40可以为12μm以下，也可以为6μm以下。根据抛光或者CMP，能够减小上述距离L40。
在抛光GaN系半导体层20A的情况下，抛光的厚度M可以是M>h(将半导体基板1A中的厚度最薄的GaN系半导体层20与厚度最厚的GaN系半导体层20的厚度之差定义为h)。此外，从确保工艺似然性的观点出发，可以为M>(h+0.2)μm。由此，能够得到表面高度均匀的半导体基板1A。
GaN系半导体层20A的抛光例如可以是包裹抛光(wrapping polishing)或者研磨抛光(buff polishing)。在这种情况下，抛光剂例如可以包括胶态二氧化硅或者氧化材料、或者它们的混合物。例如，在抛光剂中使用胶态二氧化硅与氧化材料的混合物的情况下，能够将GaN系半导体层20A的表面层(表层)的极少的数进行氧化而形成变质层，并且通过磨粒的机械作用除去该变质层，能够缩短抛光时间。
此外，也可以通过抛光来切削或者溶解GaN系半导体层20A的表面，由此使GaN系半导体层20A的表面平坦化。
此外，作为抛光技术，也可以使用被称为CARE(Catalyst Surface referredEtching)法的抛光方法。在采用CARE法的情况下，能够通过两个工序使GaN系半导体的表面平坦化。
在这种情况下，首先，利用光电化学反应对GaN系半导体层20A的表面进行抛光。具体而言，例如使用在表面蒸镀有SiO2的催化垫、以及在抛光中能够透过紫外光源(Hg-Xe光源：比GaN的带隙短的波长的光)的石英制的抛光台，一边照射上述紫外光一边对GaN系半导体层20A进行抛光。利用比GaN系半导体20A的带隙短的波长的光照射和浆料中所包括的H2O、O2的氧化种来促进GaN系半导体层20A的表面的氧化。即，例如在表面形成Ga2O3等，如果抛光液为酸性、碱性，则Ga2O3离子化而溶解。由此，逐渐抛光GaN系半导体表面并使其平坦化。另外，在该工序中，也可以施加2.5V的电压，以使得GaN系半导体层20A成为正电位。
接着，利用贵金属催化剂的氧化作用，对GaN系半导体层20A的表面进行抛光。具体而言，例如使用在表面形成Pt膜的催化垫进行GaN系半导体层20A的抛光。其结果，电子从GaN系半导体层20A的表面向Pt移动，在GaN系半导体层20A的表面的价电子带上生成空穴，通过该空穴与水分子反应，GaN系半导体层20A的表面被氧化。而且，通过使该表面氧化膜离子化而被除去，能够对GaN系半导体层20A的表面进行抛光。
〔实施方式5〕
在本公开的实施方式5中的半导体基板中，使用硅基板作为主基板110，形成InGaN层作为GaN系半导体层20。其结果，实施方式5中的半导体基板能够用作模拟InGaN基板。即，能够将实施方式5中的半导体基板的GaN系半导体层20用作模拟基板来形成器件层叠构造。另外，InGaN层的In浓度例如为3～5％即可。
在GaN系半导体层20未缔合的情况下，主基板110(异种基板)的影响仅传递至开口部120上的GaN系半导体层20。因此，能够如在InGaN基板上成膜那样形成器件层叠构造。其结果，在长波长发光元件所具有的高组成In(In组成为25％以上的区域)中，来自半导体基板的应力减少。因此，能够减少缺陷的产生，在GaN系半导体层20上形成高品质的活性层。
在具有上述结构的情况下，使用将InGaN层作为GaN系半导体层20的本实施方式的半导体基板，能够高效率地制作绿色(530nm)半导体激光器、红色LED(610-630nm)。
在本实施方式的半导体基板中，GaN系半导体层20可以缔合，也可以不缔合。
〔实施方式6〕
在本公开的实施方式6中，在主基板110使用Si基板，在相邻的GaN系半导体层20缔合之前使GaN系半导体层20的成膜停止。在这种情况下，半导体基板在多个GaN系半导体层20之间具有间隙。实施方式6中的半导体基板能够通过上述间隙有效地缓和起因于作为主基板110的构成材料的Si与GaN系半导体的热膨胀系数的差异而在GaN系半导体层20产生的内部应力(拉伸应力)。
半导体基板在主基板110的热膨胀系数小于GaN系半导体层20的热膨胀系数的情况下，可以具有未缔合的GaN系半导体层20。在这种情况下，能够减少因内部应力而在GaN系半导体层20产生裂缝的可能性。由此，即使在增大GaN系半导体层20的膜厚的情况下，也能够减少在GaN系半导体层20产生裂缝的可能性。
〔实施方式7〕
在本公开的实施方式7中，在主基板110使用蓝宝石基板，使相邻的GaN系半导体层20缔合后，使GaN系半导体层20的成膜停止。起因于作为主基板110的结构材料的蓝宝石与GaN系半导体的热膨胀系数的差异，在GaN系半导体层20产生内部应力(压缩应力)。
半导体基板在主基板110的热膨胀系数比GaN系半导体层20的热膨胀系数大的情况下，可以具有相邻的GaN系半导体层20相互缔合而形成的GaN系半导体层20A，在缔合部25可以具有空隙60(参照前述的实施方式4)。在这种情况下，能够有效地缓和GaN系半导体层20A中的内部应力。
因此，能够得到具有均匀的GaN系半导体层20A的半导体基板。
(制造方法以及制造装置)
以下，使用图12以及图13对如上所述的本公开的一实施方式中的制造半导体基板的方法以及其制造装置进行说明。
如图12所示，本公开的一个实施方式中的半导体基板1/1A的制造方法可以包括准备模板基板10/10A的工序ST1和形成GaN系半导体层20/20A的工序ST2。
在上述工序ST1中，准备包括基底基板11和位于比基底基板11靠上层的位置并且具有开口部120及掩模部121的掩模层12/12A的模板基板10/10A。
在上述工序ST2中，将位于掩模部121上的第一部分S1和位于开口部120上的第二部分S2形成为：沿厚度方向切断第二部分S2的剖面中的非穿透位错D2的位错密度小于沿厚度方向切断第一部分S1的剖面中的非穿透位错D2的位错密度。
半导体基板1/1A例如能够通过图13中记载的半导体基板的制造装置80来制作。半导体基板的制造装置80至少包括半导体层形成部85和控制部87。
半导体层形成部85在模板基板10/10A上将第一部分S1和第二部分S2形成为：沿厚度方向切断第二部分S2的剖面中的非穿透位错D2的位错密度小于沿厚度方向切断第一部分S1的剖面中的非穿透位错D2的位错密度。控制部87控制半导体层形成部85。
半导体层形成部85可以包括MOCVD装置，控制部87也可以包括处理器以及存储器。控制部87例如也可以是通过执行在内置存储器、能够连接的通信装置或者能够连接的网络上保存的程序来控制半导体层形成部85的结构，该程序也包括于本实施方式。半导体基板的制造装置80也可以包括进行在主基板110上形成基底层111以及掩模层12的工序的模板基板形成部、进行在GaN系半导体层20上形成器件层叠构造30的工序的层叠构造形成部等。进而，也能够构成进行元件剥离的工序的半导体器件制造装置。半导体器件制造装置也可以进行元件分离的工序。半导体器件制造装置也可以包括半导体基板的制造装置80。
〔附加事项〕
以上，基于各附图以及实施例对本公开所涉及的发明进行了说明。但是，本公开所涉及的发明并不限定于上述的各实施方式。即，本公开所涉及的发明能够在本公开所示的范围内进行各种变更，将不同的实施方式中分别公开的技术手段适当组合而得到的实施方式也包括在本公开所涉及的发明的技术范围内。换句话说，应该注意本领域技术人员容易基于本公开进行各种变形或者修正。此外，应当注意的是，这些变形或者修改包括在本公开的范围内。
-附图标记说明-
1、1A 半导体基板
10、10A 模板基板
11 基底基板
110 主基板
111 基底层(半导体膜)
12 掩模层
120 开口部
121 掩模部
20 GAN系半导体层(半导体层)
40 发光元件
AR10 电子部件形成区域
S1 第一部分
S2 第二部分
S3 第三部分
S4 第四部分
S5 第五部分
S6 第六部分
S7 第七部分。

Claims (36)

1.一种半导体基板，具备：
基底基板；
掩模层，其位于所述基底基板上，并具有开口部及掩模部；以及
半导体层，其从在所述开口部露出的所述基底基板上一直配置到所述掩模部上，包括GaN系半导体，
所述半导体层具有：
第一部分，其位于所述掩模部上；以及
第二部分，其位于所述开口部上，并且沿厚度方向将所述半导体层切断的剖面中的非穿透位错的位错密度小于所述第一部分。
2.根据权利要求1所述的半导体基板，其中，
在所述第一部分中，所述半导体层的上表面的穿透位错密度小于沿厚度方向将所述半导体层切断的剖面中的非穿透位错密度。
3.根据权利要求1或2所述的半导体基板，其中，
在所述第二部分中，所述半导体层的上表面的穿透位错密度大于沿厚度方向将所述半导体层切断的剖面中的非穿透位错密度。
4.一种半导体基板，具备：
基底基板；
掩模层，其位于所述基底基板上，并具有开口部及掩模部；以及
半导体层，其从在所述开口部露出的所述基底基板上一直配置到所述掩模部上，包括GaN系半导体，
所述半导体层包括位于所述掩模部上的第一部分，
在所述第一部分包括非穿透位错，
所述第一部分的穿透位错密度为5×106/cm2以下。
5.根据权利要求1～4中任一项所述的半导体基板，其中，
在俯视时，所述第一部分位于所述开口部与所述掩模部的中央之间。
6.根据权利要求1～5中任一项所述的半导体基板，其中，
沿厚度方向将所述半导体层切断的剖面中的、所述第一部分中的非穿透位错的位错密度为5×108/cm2以下。
7.根据权利要求1～6中任一项所述的半导体基板，其中，
所述基底基板具有单晶硅基板。
8.根据权利要求1～7中任一项所述的半导体基板，其中，
所述掩模层包括氧化硅、氮化硅、氮氧化硅、或者氮化钛。
9.根据权利要求1～8中任一项所述的半导体基板，其中，
所述开口部为沿所述半导体层的<1-100>方向延伸的狭缝形状。
10.根据权利要求1～9中任一项所述的半导体基板，其中，
所述开口部的宽度为0.1μm以上且30μm以下。
11.根据权利要求1～10中任一项所述的半导体基板，其中，
所述基底基板具有：
主基板；以及
半导体膜，其位于所述主基板上并且至少与所述掩模层的开口部重叠，包括GaN或者GaN系半导体，
所述半导体层与所述半导体膜接触。
12.根据权利要求1～11中任一项所述的半导体基板，其中，
所述半导体层在所述第一部分中具有：
第三部分，其位于所述掩模部上；以及
第四部分，该第四部分位于比所述第三部分更靠所述半导体层的表面侧的位置，并且非穿透位错密度比所述第三部分小。
13.根据权利要求1所述的半导体基板，其中，
沿厚度方向将所述半导体层切断的剖面中，所述第一部分的杂质浓度比所述第二部分的杂质浓度大。
14.根据权利要求1～11中任一项所述的半导体基板，其中，
所述半导体层在所述第一部分中具有：
第三部分，其位于所述掩模部上；以及
第四部分，该第四部分位于比所述第三部分更靠所述半导体层的表面侧的位置，并且杂质浓度比第三部分小。
15.根据权利要求14所述的半导体基板，其中，
所述半导体层具有第五部分，该第五部分在所述第一部分位于所述半导体层的厚度方向上的所述第三部分与所述第四部分之间，并且杂质浓度比所述第三部分大。
16.根据权利要求1所述的半导体基板，其中，
所述第一部分在所述半导体层的所述第一部分的表面中具有：
第六部分；以及
第七部分，其位于比所述第六部分更靠所述第二部分侧的位置，并且杂质浓度比所述第六部分小。
17.根据权利要求14所述的半导体基板，其中，
所述第三部分包括：
俯视时与所述开口部相邻的内侧部；以及
在俯视时比所述内侧部远离开口部、且杂质浓度比所述内侧部低的外侧部。
18.根据权利要求5所述的半导体基板，其中，
所述半导体层在所述掩模部上具有边缘。
19.根据权利要求5所述的半导体基板，其中，
所述半导体层是在所述掩模部上不具有边缘的一体形状，包括俯视时与所述掩模部的中央重叠的中空部。
20.根据权利要求19所述的半导体基板，其中，
所述中空部位于所述掩模部的表面上。
21.根据权利要求20所述的半导体基板，其中，
所述中空部是朝向接近所述掩模部的表面的方向变宽的形状。
22.根据权利要求19～21中任一项所述的半导体基板，其中，
所述半导体层的表面包括俯视时与所述中空部重叠的凹部。
23.根据权利要求19～22中任一项所述的半导体基板，其中，
所述第一部分位于俯视时的所述开口部与所述中空部之间。
24.根据权利要求4所述的半导体基板，其中，
所述半导体层具有仅与所述第一部分重叠的电子部件形成区域。
25.根据权利要求4所述的半导体基板，其中，
所述开口部具有长条形状，
所述半导体层具有沿所述开口部的长度方向分别与所述第一部分重叠的多个电子部件形成区域。
26.根据权利要求4所述的半导体基板，其中，
所述半导体层具有沿与所述开口部的长度方向相交的方向分别与所述第一部分重叠的多个电子部件形成区域。
27.根据权利要求1所述的半导体基板，其中，
所述半导体层还具有包括位于所述半导体层的表面的穿透位错的位错区域，
从所述位错区域减去所述第二部分的表面区域而得到的差分区域比所述第二部分的表面区域小。
28.根据权利要求1～27中任一项所述的半导体基板，其中，
所述半导体层的厚度小于所述开口部的宽度。
29.根据权利要求1～28中任一项所述的半导体基板，其中，
所述第一部分的表面的穿透位错密度为5×106/cm2以下，所述第一部分是与所述掩模部重叠的15μm×15μm以上的区域。
30.根据权利要求1所述的半导体基板，其中，
所述第二部分的穿透位错的位错密度高于所述第一部分。
31.根据权利要求1～30中任一项所述的半导体基板，其中，
所述开口部具有长条形状，
在俯视时，所述第一部分的所述开口部的长度方向上的尺寸为100μm以上。
32.根据权利要求1～31中任一项所述的半导体基板，其中，
所述半导体层在沿厚度方向将所述半导体层切断的剖面中，具有沿厚度方向穿透所述半导体层的多个穿透位错，
所述多个穿透位错全部通过所述开口部。
33.一种半导体基板的制造方法，包括如下工序：
准备模板基板，该模板基板包括基底基板和掩模层，该掩模层位于比所述基底基板靠上层的位置，并且具有开口部以及掩模部；
形成位于所述掩模部上且包括GaN系半导体的第一部分和位于所述开口部上且包括GaN系半导体的第二部分，以使得沿厚度方向将所述第二部分切断的剖面中的非穿透位错的位错密度小于沿厚度方向将所述第一部分切断的剖面中的非穿透位错的位错密度。
34.一种半导体基板的制造装置，具备：
半导体层形成部，在包括基底基板和掩模层的模板基板上形成第一部分和第二部分，其中，所述掩模层位于比所述基底基板靠上层的位置、并且具有开口部以及掩模部，所述第一部分位于所述掩模部上且包括GaN系半导体，所述第二部分部分位于所述开口部上且包括GaN系半导体，以使得沿厚度方向将所述第二部分切断的剖面中的非穿透位错的位错密度小于沿厚度方向将所述第一部分切断的剖面中的非穿透位错的位错密度；以及
控制部，控制所述半导体层形成部。
35.一种电子部件，具备权利要求1～32中任一项所述的半导体基板中的至少所述半导体层。
36.一种电子设备，具备权利要求35所述的电子部件。
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