TW202221806A - 封裝件及形成封裝件的方法 - Google Patents
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- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Abstract
本發明提供一種封裝件及形成封裝件方法。一種形成封裝件的方法,包括:在載體的上方放置第一晶片層,所述第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器;在所述第一晶片層上放置並組裝第二晶片層,所述第二晶片層包括正面朝下的多個第二晶片;在所述載體的上方對所有晶片層進行模塑處理;去除所述載體以形成封裝件主體,並在所述封裝件主體的下方添加重佈線層和凸點;以及分割所述封裝件主體以形成多個所述封裝件。
Description
本發明涉及半導體技術領域,尤其涉及一種封裝件及形成封裝件方法。
目前,半導體積體電路所需的功能越來越多,所需的計算速度越來越快,在這種形勢下,業界已經開始在晶片堆疊技術的研發上增加投入,以探索在晶片堆疊技術中更有效的解決方案。然而,傳統的晶圓級封裝(WLP)技術無法實現晶片的堆疊。而在傳統的晶片堆疊技術中,堆疊大多是在最終組裝中完成的,並且需要利用矽片通孔(TSV,Through Silicon Via)、玻璃基板通孔(TGV,Through Glass Via)、塑封層通孔(TMV,Through Mold Via)或者引線鍵合(Wire-bond)等技術來實現豎直聯接堆疊的晶片。傳統堆疊技術的封裝工藝較複雜並且成本較高。
本發明實施例提供一種形成封裝件的方案,該封裝件包含堆疊的多個晶片。
在一個方面,本發明提供了一種形成封裝件的方法,所述方法可以包括:在載體的上方放置第一晶片層,所述第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器;在所述第一晶片層上放置並組裝第二晶片層,所述第二晶片層包括正面朝下的多個第二晶片;在所述載體的上方對所述第一晶片層和所述第二晶片層進行模塑處理;去除所述載體以形成封裝件主體,並在所述封裝件主體的下方添加重佈線層和凸點;以及分割所述封裝件主體以形成多個所述封裝件。
所述封裝件可以包括第一晶片、第二晶片和被分割的晶片聯接器,其中,所述第二晶片被放置在所述第一晶片的上方並且被組裝在所述被分割的晶片聯接器的上方,其中,所述第二晶片能夠通過所述被分割的晶片聯接器和所述重佈線層電聯接至所述第一晶片。
所述封裝件可以包括第一晶片、第二晶片和晶片聯接器,其中,所述第二晶片被放置在所述第一晶片的上方並且被組裝在所述晶片聯接器的上方,其中,所述第二晶片能夠通過所述晶片聯接器和所述重佈線層電聯接至所述第一晶片。
在另一個方面,本發明提供了一種形成封裝件的方法,所述方法可以包括:在載體的上方放置第一晶片層,所述第一晶片層包括多個第一晶片聯接器和正面朝下的多個第一晶片;在所述第一晶片層的上方放置並組裝至少一個第二晶片層,每個第二晶片層包括正面朝下的多個第二晶片以及多個第二晶片聯接器;在所述至少一個第二晶片層上放置並組裝第三晶片層,所述第三晶片層包括正面朝下的多個第三晶片;在所述載體的上方對所述第一晶片層、所述至少一個第二晶片層和所述第三晶片層進行模塑處理;去除所述載體以形成封裝件主體,並在所述封裝件主體的下方添加重佈線層和凸點;以及分割所述封裝件主體以形成多個所述封裝件。
所述封裝件可以包括第一晶片、至少一個第二晶片、第三晶片、被分割的第一晶片聯接器和至少一個被分割的第二晶片聯接器,其中,所述至少一個被分割的第二晶片聯接器被組裝在所述被分割的第一晶片聯接器的上方,所述至少一個第二晶片被放置在所述第一晶片的上方,所述第三晶片被放置在所述至少一個第二晶片的上方,其中,所述第三晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器電聯接至所述至少一個第二晶片,所述第三晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,並且所述至少一個第二晶片能夠通過所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
所述封裝件可以包括第一晶片、至少一個第二晶片、第三晶片、第一晶片聯接器和至少一個第二晶片聯接器,其中,所述至少一個第二晶片聯接器被組裝在所述第一晶片聯接器的上方,所述至少一個第二晶片被放置在所述第一晶片的上方,所述第三晶片被放置在所述至少一個第二晶片的上方,其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器電聯接至所述至少一個第二晶片,所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,並且所述至少一個第二晶片能夠通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
所述多個第一晶片聯接器中的部分第一晶片聯接器可以與堆疊在其上的至少一個第二晶片聯接器能夠一體成型。
所述多個第一晶片聯接器中的部分第一晶片聯接器可以與堆疊在其上的至少一個第二晶片聯接器在水準方向上的面積相同。
所述多個第一晶片聯接器中的部分第一晶片聯接器可以與堆疊在其上的至少一個第二晶片聯接器在水準方向上的面積不同。
在又一個方面,本發明提供了一種封裝件,包括:重佈線層,其包括第一側和第二側;多個凸點,其設置在所述重佈線層的第一側上;第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側;第一晶片聯接器和第二晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且分別水準地放置並組裝在所述第一晶片的兩側;以及第二晶片和第三晶片,其分別包括正面和背面,在所述第一晶片的背面和所述第一晶片聯接器的上方放置並組裝正面朝下的所述第二晶片,在所述第一晶片的背面和所述第二晶片聯接器的上方放置並組裝正面朝下的所述第三晶片,其中,所述封裝件被模塑處理成塑封結構。其中,所述第二晶片通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,所述第三晶片通過所述第二晶片聯接器和所述重佈線層電聯接至所述第一晶片。
在又一個方面,本發明提供了一種封裝件,包括:重佈線層,其包括第一側和第二側;多個凸點,其設置在所述重佈線層的第一側上;第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側;第一晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的側面;至少一個第二晶片聯接器,其放置並組裝在所述第一晶片聯接器的上方;至少一個第二晶片,其包括正面和背面,所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面並組裝在所述第一晶片聯接器的上方;以及第三晶片,其放置在所述至少一個第二晶片的背面的上方並組裝在所述至少一個第二晶片聯接器的上方,其中,所述封裝件被模塑處理成塑封結構。其中,所述至少一個第二晶片通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器和所述第一晶片聯接器電聯接至所述至少一個第二晶片,或者所述第三晶片能夠通過所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片,其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
在又一個方面,本發明提供了一種封裝件,包括:重佈線層,其包括第一側和第二側;多個凸點,其設置在所述重佈線層的第一側上;第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側;第一晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的一側;跨層晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的另一側;至少一個第二晶片,其包括正面和背面,所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面的上方並組裝在所述第一晶片聯接器的上方;至少一個第二晶片聯接器,其放置並組裝在所述第一晶片聯接器的上方;以及第三晶片,其放置在所述至少一個第二晶片的背面的上方並組裝在所述跨層晶片聯接器的上方,其中,所述封裝件被模塑處理成塑封結構。其中,所述至少一個第二晶片能夠通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,其中,所述第三晶片能夠通過所述跨層晶片聯接器、所述重佈線層、所述第一晶片聯接器和所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片,或者所述第三晶片能夠通過所述跨層晶片聯接器、所述重佈線層和所述第一晶片聯接器電聯接至所述至少一個第二晶片,其中,所述第三晶片能夠通過所述跨層晶片聯接器和所述重佈線層電聯接至所述第一晶片。
本發明的實施例利用晶片聯接器和一站式的WLP工藝實現晶片的堆疊,無需在功能晶片中使用TSV等垂直聯接晶片的技術。因此,降低了三維多層晶片封裝的複雜度和製造成本。
上述說明僅是本發明技術方案的概述,為了能夠更清楚瞭解本發明的技術手段,而可依照說明書的內容予以實施,並且為了讓本發明的上述和其它目的、特徵和優點能夠更明顯易懂,以下特舉本發明的具體實施方式。
以下公開內容提供了許多用於實現本發明的不同特徵的不同實施例或實例。下面描述了元件和佈置的具體實例以簡化本發明。當然,這些僅僅是實例,而不旨在限制本發明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例,並且也可以包括在第一部件和第二部件之間可以形成額外的部件,從而使得第一部件和第二部件可以不直接接觸的實施例。此外,本發明可在各個實施例中重複參考標號和/或字元。該重複是為了簡單和清楚的目的,並且其本身不指示所討論的各個實施例和/或配置之間的關係。
而且,為便於描述,在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”、“在…上方”等空間相對術語,以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關係。除了圖中所示的方位外,空間相對術語旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋轉90度或在其它方位上),而本文使用的空間相對描述符可以同樣地作出相應的解釋。另外,在本文中,術語“組裝”是指在各個電子器件之間實現電路聯接。術語“晶片”可以指各種類型的晶片,例如邏輯晶片、儲存晶片等。
圖14示出了根據本發明實施例的形成封裝件的方法的流程圖。在該方法中包括如下四個步驟:
步驟100:在載體上放置並組裝晶片層。
步驟200:對晶片層進行模塑處理。
步驟300:去除載體以形成封裝件主體,並添加重佈線層和凸點。
步驟400:分割封裝件主體以形成封裝件。
在一些實施例中,載體是表面平整度很高的部件,可以將至少一個晶片層堆疊在載體上。在對晶片層進行模塑處理後,可以在載體上形成塑封結構。在一些實施例中,用於模塑處理的材料可以包括添加或沒有添加矽基或玻璃填料的環氧樹脂、有機聚合物或其它化合物為原料的固體或者液體塑封材料。
在一些實施例中,去除載體的步驟、添加重佈線層和凸點的步驟和分割封裝件主體的步驟是晶圓級封裝(WLP)中已知的步驟。
下面將基於上述方法並參照各個附圖說明本發明的各個實施例。
圖1至3示出了形成根據本發明第一實施例的封裝件的剖面示意圖。
如圖1所示,在載體10上放置了兩個晶片層。第一晶片層包括多個第一晶片11和多個晶片聯接器13。第二晶片層包括多個第二晶片12。
可以首先將第一晶片11和晶片聯接器13在水準方向上間隔地放置在載體10上,然後將第二晶片12放置並組裝在第一晶片11和晶片聯接器13上。晶片包括正面和背面。在本領域中,具有例如凸點的表面被認為是正面。在一些實施例中,第一晶片11和第二晶片12是正面朝下放置的。
在本文中,晶片聯接器可以用於電聯接不同的電子器件,所述電子器件例如包括晶片、重佈線層和其他晶片聯接器等各種器件;晶片聯接器所聯接的電子器件通常不與晶片聯接器處於相同的晶片層中。在一些實施例中,晶片聯接器可以由玻璃或矽等材料製成。在一些實施例中,晶片聯接器可以是有源聯接器件或無源聯接器件。例如,晶片聯接器在豎直方向上可以具有若干通孔18。可以在通孔18中填充導電介質。在一些實施例中,晶片聯接器的上表面和下表面上都可以設置導電線路,從而在一個表面上使不同的通孔電聯接。
在不同的晶片層之間還可以設置黏合點(adhesive dot),如在圖1中所示的黏合點14。黏合點用於隔離和固定不同的晶片層。在一些實施例中,黏合點由非導電介質製成。在一些實施例中,將省略對黏合點的說明。
圖2示出了在實施步驟200和300後的封裝件主體的結構。
如圖2所示,兩個晶片層被模塑處理,從而形成了塑封結構15。在去除載體10後,可以在封裝件主體的下方添加重佈線層16,並且在重佈線層16下添加凸點17。
圖3示出了在實施步驟400後的封裝件的結構。
該封裝件包括兩個被分割的晶片聯接器、兩個第二晶片和一個第一晶片。兩個第二晶片能夠分別通過兩個被分割的晶片聯接器和重佈線層電聯接到第一晶片。
圖4至5示出了形成根據本發明第二實施例的封裝件的剖面示意圖。第二實施例是第一實施例的變體。
圖4示出了在實施步驟200和300後的封裝件主體的結構。在封裝件主體中,包括多個第一晶片21、多個第二晶片22和多個晶片聯接器23。
圖5示出了在實施步驟400後的封裝件的結構。
該封裝件包括一個晶片聯接器、一個第二晶片和一個第一晶片。第二晶片能夠通過晶片聯接器和重佈線層電聯接到第一晶片。
圖6至8示出了形成根據本發明第三實施例的封裝件的剖面示意圖。
如圖6所示,在載體30上放置了三個晶片層。第一晶片層包括多個第一晶片31和多個第一晶片聯接器33。第二晶片層包括多個第二晶片32和多個第二晶片聯接器34。第三晶片層包括多個第三晶片35。
可以首先將多個第一晶片31和多個第一晶片聯接器33放置在載體10上,然後多個第二晶片32和多個第二晶片聯接器34放置並組裝在第一晶片11和晶片聯接器13上,最後將多個第三晶片35放置並組裝在多個第二晶片32和多個第二晶片聯接器34上。在一些實施例中,第一晶片31、第二晶片32和第三晶片35是正面朝下放置的。
在一些實施例中,如圖6至8所示的封裝結構可以包含多個第二晶片層。多個第二晶片層中的每一層都包含多個第二晶片和多個第二晶片聯接器。多層第二晶片聯接器可以堆疊在第一晶片聯接器33上。在一些實施例中,在由多層第二晶片聯接器和第一晶片聯接器33形成的堆疊中,每層晶片聯接器在水準方向上的面積可以不完全相同。例如,在由多層第二晶片聯接器和第一晶片聯接器33形成的堆疊中,任一層中的晶片聯接器在水準方向上的面積可以比在該晶片聯接器下方的晶片聯接器在水準方向上的面積小或大。
圖7示出了在實施步驟200和300後的封裝件主體的結構。
如圖7所示,三個晶片層被模塑處理,從而形成了塑封結構。在去除載體30後,可以在封裝件主體的下方添加重佈線層36,並且在重佈線層36下添加凸點37。
圖8示出了在實施步驟400後的封裝件的結構。
該封裝件可以包括一個被分割的第一晶片聯接器、一個被分割的第二晶片聯接器、一個第三晶片、一個第二晶片和一個第一晶片。在一些實施例中,該封裝件可以包括一個被分割的第一晶片聯接器、至少一個被分割的第二晶片聯接器、一個第三晶片、至少一個第二晶片和一個第一晶片。
由於可以在被分割的第一晶片聯接器的表面上設置有導電線路,因此第三晶片可以通過至少一個被分割的第二晶片聯接器、被分割的第一晶片聯接器電聯接到至少一個第二晶片。第三晶片還可以通過至少一個被分割的第二晶片聯接器、被分割的第一晶片聯接器和重佈線層電聯接至第一晶片。至少一個第二晶片可以通過被分割的第一晶片聯接器和重佈線層電聯接至第一晶片,或者至少一個第二晶片可以通過至少一個被分割的第二晶片聯接器、被分割的第一晶片聯接器和重佈線層電聯接至第一晶片。
圖9至11示出了形成根據本發明第四實施例的封裝件的剖面示意圖。
如圖9所示,在載體40上放置了三個晶片層。第一晶片層包括多個第一晶片41、多個第一晶片聯接器44、多個跨層晶片聯接器45,其中跨層晶片聯接器45的厚度超過至少一個晶片層。第二晶片層包括多個第二晶片42。
第三晶片層包括多個第三晶片43。在一些實施例中,跨層晶片聯接器可以是堆疊在一起的多個晶片聯接器,也可以是一體成型的晶片聯接器。在一些實施例中,在多個晶片聯接器被堆疊在一起的情況下,其中的每個晶片聯接器在水準方向上的面積可以相同也可以不同。在一些實施例中,在跨層晶片聯接器是一體成型的情況下,跨層晶片聯接器可以具有階梯形狀、金字塔形狀或其他形狀。
可以首先將多個第一晶片41、多個跨層晶片聯接器45和多個第一晶片聯接器44放置在載體40上,然後多個第二晶片42放置並組裝在多個第一晶片41和多個第一晶片聯接器44上,最後將多個第三晶片43放置並組裝在多個第二晶片42和多個跨層晶片聯接器45上。在一些實施例中,第一晶片41、第二晶片42和第三晶片43是正面朝下放置的。
在一些實施例中,如圖9至11所示的封裝結構可以包含多個第二晶片層。多個第二晶片層中的每一層都包含多個第二晶片和多個第二晶片聯接器。多層第二晶片聯接器可以堆疊在第一晶片聯接器44上。在一些實施例中,在由多層第二晶片聯接器和第一晶片聯接器44形成的堆疊中,每層晶片聯接器在水準方向上的面積可以不完全相同。例如,在由多層第二晶片聯接器和第一晶片聯接器44形成的堆疊中,任一層中的晶片聯接器在水準方向上的面積可以比在該晶片聯接器下方的晶片聯接器在水準方向上的面積小或大。
圖10示出了在實施步驟200和300後的封裝件主體的結構。
如圖10所示,三個晶片層被模塑處理,從而形成了塑封結構。在去除載體40後,可以在封裝件主體的下方添加重佈線層46,並且在重佈線層46下添加凸點47。
圖11示出了在實施步驟400後的封裝件的結構。
該封裝件可以包括一個被分割的第一晶片聯接器、一個被分割的跨層晶片聯接器、一個第三晶片、一個第二晶片和一個第一晶片。在一些實施例中,該封裝件可以包括一個被分割的第一晶片聯接器、至少一個被分割的第二晶片聯接器、一個被分割的跨層晶片聯接器、一個第三晶片、至少一個第二晶片和一個第一晶片。
至少一個第二晶片可以通過被分割的第一晶片聯接器和重佈線層電聯接至第一晶片,或者至少一個第二晶片可以通過至少一個被分割的第二晶片聯接器、被分割的第一晶片聯接器和重佈線層電聯接至第一晶片。第三晶片可以通過被分割的跨層晶片聯接器、重佈線層、被分割的第一晶片聯接器和至少一個被分割的第二晶片聯接器電聯接到至少一個第二晶片,或者第三晶片可以通過被分割的跨層晶片聯接器、重佈線層和被分割的第一晶片聯接器電聯接到至少一個第二晶片。第三晶片可以通過被分割的跨層晶片聯接器和重佈線層電聯接至第一晶片。
圖12至13示出了形成根據本發明第五實施例的封裝件的剖面示意圖。第五實施例是第四實施例的變體。
圖12示出了在實施步驟200和300後的封裝件主體的結構。
如圖12所示,封裝件主體的晶片層被模塑處理,從而形成了塑封結構。封裝件主體包括三個晶片層、多個凸點56和重佈線層57。第一晶片層包括多個第一晶片51、多個第一晶片聯接器55、多個跨層晶片聯接器54,其中跨層晶片聯接器54的厚度超過至少一個晶片層。第二晶片層包括多個第二晶片52。第三晶片層包括多個第三晶片53。在一些實施例中,在多個晶片聯接器被堆疊在一起的情況下,其中的每個晶片聯接器在水準方向上的面積可以相同也可以不同。在一些實施例中,在跨層晶片聯接器是一體成型的情況下,跨層晶片聯接器可以具有階梯形狀、金字塔形狀或其他形狀。
可以首先將多個第一晶片51、多個跨層晶片聯接器54和多個第一晶片聯接器55放置在載體上,然後多個第二晶片52放置並組裝在多個第一晶片51和多個第一晶片聯接器55上,最後將多個第三晶片53放置並組裝在多個第二晶片52和多個跨層晶片聯接器54上。在一些實施例中,第一晶片51、第二晶片52和第三晶片53是正面朝下放置的。
在一些實施例中,如圖12至13所示的封裝結構可以包含多個第二晶片層。多個第二晶片層中的每一層都包含多個第二晶片和多個第二晶片聯接器。多層第二晶片聯接器可以堆疊在第一晶片聯接器55上。在一些實施例中,在由多層第二晶片聯接器和第一晶片聯接器55形成的堆疊中,每層晶片聯接器在水準方向上的面積可以不完全相同。例如,在由多層第二晶片聯接器和第一晶片聯接器55形成的堆疊中,任一層中的晶片聯接器在水準方向上的面積可以比在該晶片聯接器下方的晶片聯接器在水準方向上的面積小或大。
圖13示出了在實施步驟400後的封裝件的結構。
該封裝件可以包括一個第一晶片聯接器、一個跨層晶片聯接器、一個第三晶片、一個第二晶片和一個第一晶片。在一些實施例中,該封裝件可以包括一個第一晶片聯接器、至少一個第二晶片聯接器、一個跨層晶片聯接器、一個第三晶片、至少一個第二晶片和一個第一晶片。
至少一個第二晶片可以通過第一晶片聯接器和重佈線層電聯接至第一晶片,或者至少一個第二晶片可以通過至少一個第二晶片聯接器、第一晶片聯接器和重佈線層電聯接至第一晶片。第三晶片可以通過跨層晶片聯接器、重佈線層、第一晶片聯接器和至少一個第二晶片聯接器電聯接到至少一個第二晶片,或者第三晶片可以通過跨層晶片聯接器、重佈線層和第一晶片聯接器電聯接到至少一個第二晶片。第三晶片可以通過跨層晶片聯接器和重佈線層電聯接至第一晶片。
在本發明的各個實施例中,各個晶片不僅可以利用晶片聯接器和/或重佈線層互聯,還可以利用晶片聯接器、和/或重佈線層以及凸點聯接到封裝件外部的各種電路結構。
如本領域技術人員所公知的,凸點可以由導電材料或焊料製成,導電材料包括Cu、Ni、Au、Ag等或其它合金材料,也可以包括其他材料。在一些實施例中,凸點可以具有焊盤的形式,也可以具有其他可能的形式。
上面概述了若干實施例的特徵,使得本領域人員可以更好地理解本發明的各個方面。本領域人員應該理解,它們可以容易地被使用並以本發明作為基礎來設計或修改用於實施與本文所介紹實施例相同的目的和/或實現相同優勢的其它工藝和結構。本領域技術人員也應該意識到,這種等同構造並不背離本發明的精神和範圍,並且在不背離本發明的精神和範圍的情況下,本文中它們可以做出多種變化、替換以及改變。
10:載體
11:第一晶片
13:晶片聯接器
14:黏合點
15:塑封結構
16:重佈線層
17:凸點
18:通孔
21:第一晶片
22:第二晶片
23:晶片聯接器
30:載體
31:第一晶片
33:第一晶片聯接器
34:第二晶片聯接器
35:第三晶片
36:重佈線層
37:凸點
40:載體
41:第一晶片
42:第二晶片
43:第三晶片
44:第一晶片聯接器
45:跨層晶片聯接器
46:重佈線層
47:凸點
51:第一晶片
52:第二晶片
53:第三晶片
54:跨層晶片聯接器
55:第一晶片聯接器
56:凸點
57:重佈線層
通過參考附圖閱讀下文的詳細描述,本發明示例性實施方式的上述以及其他目的、特徵和優點將變得易於理解。在附圖中,以示例性而非限制性的方式示出了本發明的若干實施方式,其中:
在附圖中,相同或對應的標號表示相同或對應的部分。
[圖1至3]示出了形成根據本發明第一實施例的封裝件的剖面示意圖。
[圖4至5]示出了形成根據本發明第二實施例的封裝件的剖面示意圖。
[圖6至8]示出了形成根據本發明第三實施例的封裝件的剖面示意圖。
[圖9至11]示出了形成根據本發明第四實施例的封裝件的剖面示意圖。
[圖12至13]示出了形成根據本發明第五實施例的封裝件的剖面示意圖。
[圖14]示出了根據本發明實施例的形成封裝件的方法的流程圖。
10:載體
11:第一晶片
12:第二晶片
13:晶片聯接器
14:黏合點
Claims (25)
- 一種形成封裝件的方法,所述方法包括: 在載體的上方放置第一晶片層,所述第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器; 在所述第一晶片層上放置並組裝第二晶片層,所述第二晶片層包括正面朝下的多個第二晶片; 在所述載體的上方對所述第一晶片層和所述第二晶片層進行模塑處理; 去除所述載體以形成封裝件主體,並在所述封裝件主體的下方添加重佈線層和凸點;和 分割所述封裝件主體以形成多個所述封裝件。
- 如請求項1所述的方法,其中,所述多個晶片聯接器是有源聯接器件或無源聯接器件。
- 如請求項1所述的方法,其中,所述多個晶片聯接器被設置成在豎直方向上包含至少一個通孔。
- 如請求項1所述的方法,其中,所述封裝件包括第一晶片、第二晶片和被分割的晶片聯接器,其中,所述第二晶片被放置在所述第一晶片的上方並且被組裝在所述被分割的晶片聯接器的上方,其中,所述第二晶片能夠通過所述被分割的晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項1所述的方法,其中,所述封裝件包括第一晶片、第二晶片和晶片聯接器,其中,所述第二晶片被放置在所述第一晶片的上方並且被組裝在所述晶片聯接器的上方,其中,所述第二晶片能夠通過所述晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 一種形成封裝件的方法,所述方法包括: 在載體的上方放置第一晶片層,所述第一晶片層包括多個第一晶片聯接器和正面朝下的多個第一晶片; 在所述第一晶片層的上方放置並組裝至少一個第二晶片層,每個第二晶片層包括正面朝下的多個第二晶片以及多個第二晶片聯接器; 在所述至少一個第二晶片層上放置並組裝第三晶片層,所述第三晶片層包括正面朝下的多個第三晶片; 在所述載體的上方對所述第一晶片層、所述至少一個第二晶片層和所述第三晶片層進行模塑處理; 去除所述載體以形成封裝件主體,並在所述封裝件主體的下方添加重佈線層和凸點;和 分割所述封裝件主體以形成多個所述封裝件。
- 如請求項6所述的方法,其中,所述多個第一晶片聯接器是有源聯接器件或無源聯接器件,並且所述多個第二晶片聯接器是有源聯接器件或無源聯接器件。
- 如請求項6所述的方法,其中,所述多個第一晶片聯接器和所述多個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
- 如請求項6所述的方法,其中,所述封裝件包括第一晶片、至少一個第二晶片、第三晶片、被分割的第一晶片聯接器和至少一個被分割的第二晶片聯接器, 其中,所述至少一個被分割的第二晶片聯接器被組裝在所述被分割的第一晶片聯接器的上方,所述至少一個第二晶片被放置在所述第一晶片的上方,所述第三晶片被放置在所述至少一個第二晶片的上方, 其中,所述第三晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器電聯接至所述至少一個第二晶片, 所述第三晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,並且 所述至少一個第二晶片能夠通過所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個被分割的第二晶片聯接器、所述被分割的第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項6所述的方法,其中,所述封裝件包括第一晶片、至少一個第二晶片、第三晶片、第一晶片聯接器和至少一個第二晶片聯接器, 其中,所述至少一個第二晶片聯接器被組裝在所述第一晶片聯接器的上方,所述至少一個第二晶片被放置在所述第一晶片的上方,所述第三晶片被放置在所述至少一個第二晶片的上方, 其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器電聯接至所述至少一個第二晶片, 所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,並且 所述至少一個第二晶片能夠通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項6所述的方法,其中,所述多個第一晶片聯接器中的部分第一晶片聯接器與堆疊在其上的至少一個第二晶片聯接器能夠一體成型。
- 如請求項6所述的方法,其中,所述多個第一晶片聯接器中的部分第一晶片聯接器與堆疊在其上的至少一個第二晶片聯接器在水準方向上的面積相同。
- 如請求項6所述的方法,其中,所述多個第一晶片聯接器中的部分第一晶片聯接器與堆疊在其上的至少一個第二晶片聯接器在水準方向上的面積不同。
- 一種封裝件,包括: 重佈線層,其包括第一側和第二側; 多個凸點,其設置在所述重佈線層的第一側; 第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側; 第一晶片聯接器和第二晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且分別水準地放置並組裝在所述第一晶片的兩側;和 第二晶片和第三晶片,其分別包括正面和背面,在所述第一晶片的背面和所述第一晶片聯接器的上方放置並組裝正面朝下的所述第二晶片,在所述第一晶片的背面和所述第二晶片聯接器的上方放置並組裝正面朝下的所述第三晶片, 其中,所述封裝件被模塑處理成塑封結構。
- 如請求項14所述的封裝件,其中,所述第二晶片通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,所述第三晶片通過所述第二晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項14所述的封裝件,其中,所述第一晶片聯接器是有源聯接器件或無源聯接器件,並且所述第二晶片聯接器是有源聯接器件或無源聯接器件。
- 如請求項14所述的封裝件,其中,所述第一晶片聯接器和所述第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
- 一種封裝件,包括: 重佈線層,其包括第一側和第二側; 多個凸點,其設置在所述重佈線層的第一側; 第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側; 第一晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的側面; 至少一個第二晶片聯接器,其放置並組裝在所述第一晶片聯接器的上方; 至少一個第二晶片,其包括正面和背面,所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面並組裝在所述第一晶片聯接器的上方;和 第三晶片,其放置在所述至少一個第二晶片的背面的上方並組裝在所述至少一個第二晶片聯接器的上方, 其中,所述封裝件被模塑處理成塑封結構。
- 如請求項18所述的封裝件,其中,所述至少一個第二晶片能夠通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片, 其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器和所述第一晶片聯接器電聯接至所述至少一個第二晶片,或者所述第三晶片能夠通過所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片, 其中,所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項18所述的封裝件,其中,所述第一晶片聯接器是有源聯接器件或無源聯接器件,並且所述至少一個第二晶片聯接器是有源聯接器件或無源聯接器件。
- 如請求項18所述的封裝件,其中,所述多個第一晶片聯接器和所述至少一個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
- 一種封裝件,包括: 重佈線層,其包括第一側和第二側; 多個凸點,其設置在所述重佈線層的第一側; 第一晶片,其包括正面和背面,所述第一晶片的正面放置並組裝在所述重佈線層的第二側; 第一晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的一側; 跨層晶片聯接器,其放置並組裝在所述重佈線層的第二側上,並且水準地放置並組裝在所述第一晶片的另一側; 至少一個第二晶片,其包括正面和背面,所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面的上方並組裝在所述第一晶片聯接器的上方; 至少一個第二晶片聯接器,其放置並組裝在所述第一晶片聯接器的上方;和 第三晶片,其放置在所述至少一個第二晶片的背面的上方並組裝在所述跨層晶片聯接器的上方, 其中,所述封裝件被模塑處理成塑封結構。
- 如請求項22所述的封裝件,其中,所述至少一個第二晶片能夠通過所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片,或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器和所述重佈線層電聯接至所述第一晶片, 其中,所述第三晶片能夠通過所述跨層晶片聯接器、所述重佈線層、所述第一晶片聯接器和所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片,或者所述第三晶片能夠通過所述跨層晶片聯接器、所述重佈線層和所述第一晶片聯接器電聯接至所述至少一個第二晶片, 其中,所述第三晶片能夠通過所述跨層晶片聯接器和所述重佈線層電聯接至所述第一晶片。
- 如請求項22所述的封裝件,其中,所述第一晶片聯接器是有源聯接器件或無源聯接器件,所述跨層晶片聯接器是有源聯接器件或無源聯接器件,並且所述至少一個第二晶片聯接器是有源聯接器件或無源聯接器件。
- 如請求項22所述的封裝件,其中,所述多個第一晶片聯接器、所述跨層晶片聯接器和所述至少一個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011352636.4A CN112420529B (zh) | 2020-11-27 | 2020-11-27 | 封装件及形成封装件的方法 |
CN202011352636.4 | 2020-11-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202221806A true TW202221806A (zh) | 2022-06-01 |
TWI782803B TWI782803B (zh) | 2022-11-01 |
Family
ID=74842606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110144187A TWI782803B (zh) | 2020-11-27 | 2021-11-26 | 封裝件及形成封裝件的方法 |
Country Status (3)
Country | Link |
---|---|
KR (4) | KR20220075183A (zh) |
CN (1) | CN112420529B (zh) |
TW (1) | TWI782803B (zh) |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI122217B (fi) * | 2008-07-22 | 2011-10-14 | Imbera Electronics Oy | Monisirupaketti ja valmistusmenetelmä |
US7838337B2 (en) * | 2008-12-01 | 2010-11-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming an interposer package with through silicon vias |
US8963339B2 (en) * | 2012-10-08 | 2015-02-24 | Qualcomm Incorporated | Stacked multi-chip integrated circuit package |
WO2014066153A1 (en) * | 2012-10-23 | 2014-05-01 | Tessera, Inc. | Multiple die stacking for two or more die |
US8975754B2 (en) * | 2013-02-11 | 2015-03-10 | Oracle International Corporation | Chip package for high-count chip stacks |
CN103887291B (zh) * | 2014-04-02 | 2017-01-04 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
CN104810332A (zh) * | 2015-05-05 | 2015-07-29 | 三星半导体(中国)研究开发有限公司 | 一种扇出晶圆级封装件及其制造方法 |
CN105118823A (zh) * | 2015-09-24 | 2015-12-02 | 中芯长电半导体(江阴)有限公司 | 一种堆叠型芯片封装结构及封装方法 |
WO2017160284A1 (en) * | 2016-03-16 | 2017-09-21 | Intel Corporation | Stairstep interposers with integrated shielding for electronics packages |
US10050024B2 (en) * | 2016-06-17 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package and manufacturing method of the same |
US10109617B2 (en) * | 2016-07-21 | 2018-10-23 | Samsung Electronics Co., Ltd. | Solid state drive package |
KR102600106B1 (ko) * | 2016-09-13 | 2023-11-09 | 삼성전자주식회사 | 반도체 패키지의 제조 방법 |
DE112016007578T5 (de) * | 2016-12-30 | 2019-10-24 | Intel IP Corporation | Verbindungstruktur für einen gestapelten Die in einem mikroelektronischen Bauelement |
US10770433B1 (en) * | 2019-02-27 | 2020-09-08 | Apple Inc. | High bandwidth die to die interconnect with package area reduction |
US11139249B2 (en) * | 2019-04-01 | 2021-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of forming the same |
-
2020
- 2020-11-27 CN CN202011352636.4A patent/CN112420529B/zh active Active
-
2021
- 2021-11-25 KR KR1020210163984A patent/KR20220075183A/ko active IP Right Grant
- 2021-11-26 TW TW110144187A patent/TWI782803B/zh active
-
2023
- 2023-09-04 KR KR1020230116743A patent/KR20230132417A/ko not_active Application Discontinuation
- 2023-09-04 KR KR1020230116745A patent/KR20230131458A/ko active IP Right Grant
- 2023-09-04 KR KR1020230116744A patent/KR20230131457A/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
CN112420529A (zh) | 2021-02-26 |
CN112420529B (zh) | 2022-04-01 |
KR20220075183A (ko) | 2022-06-07 |
KR20230131458A (ko) | 2023-09-13 |
KR20230132417A (ko) | 2023-09-15 |
TWI782803B (zh) | 2022-11-01 |
KR20230131457A (ko) | 2023-09-13 |
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