KR20150109477A - 초박막 PoP 패키지 - Google Patents

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KR20150109477A
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die
layer
package
terminals
interposer layer
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준 자이
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애플 인크.
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    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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Abstract

PoP(패키지-온-패키지) 패키지(100)는 상부 패키지에 결합된 하부 패키지(120)를 포함한다. 하부 패키지는 접착 층(110)을 이용하여 인터포저 층(102)에 결합된 다이(108)를 포함한다. 하나 이상의 단자(104)는 다이의 주변부 상의 인터포저 층에 결합된다. 단자들 및 다이는 봉지재(112) 내에 적어도 부분적으로 봉지된다. 단자들 및 다이는 재배선 층(RDL)에 결합된다. RDL(114)의 하부 상의 단자들(116)은 PoP 패키지를 마더보드 또는 인쇄회로기판(PCB)에 결합하는 데 사용된다. 하나 이상의 추가 단자(132)는 인터포저 층을 상부 패키지에 결합한다. 추가 단자들은 인터포저 층의 표면을 따라 어디든지 위치될 수 있다.

Description

초박막 PoP 패키지{ULTRA THIN PoP PACKAGE}
본 발명은 반도체 패키징 및 반도체 디바이스를 패키징하기 위한 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 PoP(패키지-온-패키지)의 하부 패키지에 관한 것이다.
패키지-온-패키지("PoP") 기술은, 반도체 산업에서 저비용, 고성능, 향상된 집적회로 밀도 및 향상된 패키지 밀도에 대한 수요가 계속됨에 따라 크게 인기가 많아지고 있다. 더욱 더 작은 패키지에 대한 압박이 증가함에 따라, 다이 및 패키지의 집적(예컨대, "프리-스택킹(pre-stacking)" 또는 메모리 기술을 이용한 시스템 온 칩("SoC") 기술의 집적)은 더 얇은 패키지를 허용한다. 그러한 프리-스택킹은 얇고 미세한 피치 PoP 패키지들을 위한 중요 구성요소가 되어 왔다.
패키지(예컨대, PoP 패키지에서 상부 패키지(메모리 패키지)나 하부 패키지(SoC 패키지) 중 어느 하나)의 크기를 감소시키는 데 있어 하나의 제약은 패키지에 사용되는 기판의 크기이다. 얇은 기판 및/또는 코어리스(coreless) 기판(예컨대, 라미네이트(laminate) 기판)이 일정 레벨로 패키지들의 크기를 감소시키는 데 사용되어 왔다. 그러나, 크기의 추가 감소는 차세대 디바이스들을 위한 심지어 더 작은 패키지를 제공하기 위해 필요할 수 있다.
패키지의 크기를 감소시킬 때 발생하는 잠재적인 문제는 패키지가 더욱 더 얇아짐에 따라 패키지에서의 휨(warpage) 가능성이 증가한다는 점이다. 휘는 문제들은 PoP 패키지의 고장이나 감소된 성능 및/또는 PoP 패키지를 활용하는 디바이스들의 신뢰성의 문제점들을 유발할 수 있다. 예를 들면, PoP 패키지의 상부 패키지와 하부 패키지 사이의 휨 성질의 차이는 패키지들을 결합하는 솔더 조인트들에서의 수율 손실을 초래할 수 있다. PoP 구조체들의 많은 부분은 상부 및 하부 패키지들에 대해 평가되는 엄격한 휨 사양때문에 버려질(불합격 처리될) 수 있다. 불합격 처리된 PoP 구조체들은 낮은 프리-스택 수율, 폐기물 및 증가된 제조 비용에 기여한다.
얇은 기판 또는 코어리스 기판을 사용하는 패키지들에서 휨을 억제하기 위하여 많은 개발들 및/또는 설계 수정들이 취해지고 고려된다. 얇은 기판 또는 코어리스 기판을 갖는 패키지들보다 심지어 더 작은 패키지들에서 휨을 감소시키는 것은 추가의 개발 또는 설계 수정들을 요구할 수 있다.
소정 실시예들에서, PoP 패키지는 하부 패키지 및 상부 패키지를 포함한다. 하부 패키지는 인터포저 층(interposer layer)과 재배선 층(redistribution layer; RDL) 사이에 결합된 다이를 포함할 수 있다. 다이는 인터포저 층과 재배선 층 사이의 봉지재 내에 적어도 부분적으로 봉지될 수 있다. 다이는 접착 층을 이용하여 인터포저 층에 결합될 수 있다. 다이의 주변부 상의 하나 이상의 단자는 인터포저 층을 재배선 층에 결합할 수 있다. 단자들은 봉지재 내에 적어도 부분적으로 봉지될 수 있다.
하나 이상의 단자는 인터포저 층의 상부를 상부 패키지의 하부에 결합할 수 있다. 상부 패키지는 (예를 들면, 하나 이상의 메모리 다이를 포함하는) 메모리 패키지일 수 있다. 인터포저 층과 상부 패키지를 결합하는 단자들은 인터포저 층의 표면 상 어디든지 분포될 수 있다(예를 들면, 단자들은 하부 패키지의 다이의 주변부 상에 있는 것으로 제한되지 않는다). 하부 패키지의 인터포저 층 및 RDL은 하부 패키지의 휨을 억제하고 PoP 패키지의 전체 두께를 줄이는 것을 돕는다.
본 발명의 방법들 및 장치들의 특징 및 이점은 첨부된 도면과 함께 본 발명에 따른 바람직하면서도 예시적인 실시예에 대한 이하의 상세한 설명을 참조함으로써 보다 완전히 이해될 것이다.
도 1a 내지 도 1e는 PoP 패키지를 형성하기 위한 공정 흐름의 일 실시예의 단면도들을 도시한다.
본 발명은 다양한 수정 및 대안적인 형태를 수용할 수 있지만, 본 발명의 특정 실시예들은 예로서 도면에 도시되고 본 명세서에서 상세히 설명될 것이다. 본 도면은 정확한 축척이 아닐 수도 있다. 그러나, 도면 및 이에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 한정하려는 의도가 아니라, 오히려 첨부된 청구범위에 의하여 한정된 본 발명의 기술적 사상과 범주 내에 속하는 모든 변형들, 등가물들 및 대안예들을 포함하려는 의도임을 이해하여야 한다.
도 1a 내지 도 1e는 PoP 패키지를 형성하기 위한 공정 흐름의 일 실시예의 단면도들을 도시한다. 도 1a는 인터포저 층(102)의 하부 표면(측면)에 결합된 단자들(104)을 갖는 인터포저 층의 일 실시예의 단면도를 도시한다. 소정 실시예들에서, 인터포저 층/단자 조합은 단자들(104)이 인터포저 층(102)에 이미 부착된(예컨대, 미리부착된) 채로 공정 흐름에 제공된다. 단자들(104)은 예를 들면, 알루미늄 볼(ball) 또는 다른 적합한 도전성 재료의 볼일 수 있다. 일부 실시예들에서, 단자들(104)은 솔더-코팅되거나 Sn-코팅된다.
소정 실시예들에서, 인터포저 층(102)은 인터포저 층이 2-층 인터포저 층(two layer interposer layer)이 되도록 2개의 활성 층(106)(예컨대, 2개의 활성 금속 층)을 포함한다. 일부 실시예들에서, 인터포저 층(102)은 3개 이상의 활성 층(106)을 포함한다. 인터포저 층(102)의 다수의 활성 층(106)은 인터포저 층을 통해 비수직 라우팅(non-vertical routing)을 제공하도록 설계될 수 있다(예를 들면, 인터포저 층의 활성 층들은 그것들이 다층 PCB(인쇄회로기판) 내에 있는 것처럼 설계된다). 따라서, 인터포저 층(102)은 서로의 미러 이미지(mirror image)들이 아닌 단자들을 결합하도록 설계될 수 있다(예를 들면, 단자들은 인터포저 층의 반대 측면들 상에서 서로 정반대편은 아니다).
소정 실시예들에서, 인터포저 층(102)은 라미네이트 재료를 포함한다. 예를 들면, 인터포저 층(102)은 BT(비스말레이미드/트리아진) 라미네이트 또는 임의의 다른 적합한 프리프레그(prepreg)(미리 스며든(pre-impregnated)) 라미네이트 재료를 포함할 수 있다. 활성 층(106)은 구리, 알루미늄 또는 금과 같은 도전성 금속 층들을 포함할 수 있다. 인터포저 층(102)은 라미네이트 재료들을 형성하기 위한 본 발명이 속한 기술분야에서 알려진 기법들을 사용하여 형성될 수 있다.
부착된 단자들(104)을 갖는 인터포저 층(102)이 형성되고/제공된 후에, 다이가 인터포저 층에 결합될 수 있다. 도 1b는 다이(108)에 결합된 인터포저 층(102)의 일 실시예의 단면도를 도시한다. 소정 실시예들에서, 다이(108)는 프로세서 또는 로직 다이이거나, 다이(108)는 시스템 온 칩("SoC")이다. 다이(108)는 예를 들면, 플립 칩 다이와 같은 반도체 칩 다이일 수 있다.
다이(108)는 다이/라미네이트 인터페이스들을 위한 알려진 접합 기법들을 사용하여 인터포저 층(102)에 결합(예컨대, 부착)될 수 있다. 소정 실시예들에서, 다이는 접착 층(110)을 이용하여 인터포저 층(102)에 결합된다. 접착 층(110)은 예를 들면 경화 가능한 에폭시 또는 다른 적합한 다이 부착 필름일 수 있다.
다이(108)가 인터포저 층(102)에 결합된 후에, 다이 및 단자들(104)은 인터포저 층에 결합된 봉지재 내에 적어도 부분적으로 봉지될 수 있다. 도 1c는 봉지재(112) 내에 봉지된 다이(110) 및 단자들(104)의 일 실시예의 단면도를 도시한다. 봉지재(112)는 예를 들면 폴리머 또는 몰드 화합물(mold compound)일 수 있다. 일부 실시예들에서, 인터포저 층(102), 단자들(104) 및 다이(108)는 재구조체 상에 배치되며 봉지재(몰드)는 단자들 및 다이 위에 형성되고 그들을 봉지한다. 단자들(104) 및 다이(108)의 하부 표면의 적어도 일부분은 봉지재(112)에 의해 노출되어 PoP 패키지 내에 후에 형성되는 층들에 대한 단자들 및 다이의 결합(예컨대, 접합)을 허용할 수 있다.
다이(108) 및 단자들(104)의 봉지 후에, 재배선 층(RDL)이 형성되고 다이 및/또는 단자들에 결합되어 하부 패키지를 형성할 수 있다. 도 1d는 하부 패키지(120)를 형성하기 위해 다이(108) 및 단자들(104)에 결합된 재배선 층(RDL)(114)의 일 실시예의 단면도를 도시한다. RDL(114)은 또한 봉지재(112)에 결합될 수 있다. RDL(114)은 PI(폴리이미드), PBO(폴리벤족사졸), BCB(벤조사이클로부텐) 및 WPR(WPR-1020, WPR-1050 및 WPR-1201(WPR은 일본 도쿄에 소재하는 JSR 코포레이션의 등록 상표임)을 포함하는 상표명 WPR 하에서 구입할 수 있는 노보락 레진 및 폴리(하이드록시스티렌)(PHS))와 같은 웨이퍼 포토 레지스트와 같은 재료들을 포함하지만, 이로 제한되지 않는다. RDL(114)은 본 발명이 속한 기술분야에서 알려진 기법들(예컨대, 폴리머 증착을 위해 사용되는 기법들)을 사용하여 다이(108), 단자들(104) 및 봉지재(112) 상에 형성될 수 있다, 소정 실시예들에서, RDL(114)은 단자들(104)에 결합하기 위한 하나 이상의 랜딩 패드(landing pad)를 포함한다. 예를 들면, RDL(114)은 단자들(104)에 결합하기 위한 알루미늄 랜딩 패드 또는 솔더-코팅되거나 Sn-코팅된 알루미늄 랜딩 패드를 포함할 수 있다.
RDL(114)의 형성 이후에, 단자들(116)은 RDL에 결합될 수 있으며, 이는 도 1d에 도시된 바와 같다. 단자들(116)은 하부 패키지(120)를 마더보드 또는 인쇄회로기판(PCB)에 결합하는 데 사용될 수 있다. 단자들(116)은 알루미늄 또는 다른 적합한 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 단자들(116)은 솔더-코팅되거나 Sn-코팅된다.
소정 실시예들에서, RDL(114)은 다이(108)와 하나 이상의 단자(116) 사이의 라우팅(예컨대, 배선 또는 접속) 및/또는 단자들(104)과 하나 이상의 단자(116) 사이의 라우팅을 포함한다. 따라서, RDL(114)은 다이 및 단자들로부터 이격된 위치들에서 다이(108) 및/또는 단자들(104)을 위한 마더보드 또는 PCB에 단자들(116)을 통해 접합하는 것 및 전기적 결합하는 것을 허용한다.
RDL(114)은 SOC 패키지들(예컨대, PoP 패키지들에서 하부 패키지들)에 전형적으로 사용되는 기판들과 비교하여 상대적으로 얇은 층일 수 있다. 예를 들면, RDL(114)은 약 50 μm 미만(예컨대, 약 25 μm)의 두께를 가질 수 있지만, 전형적인 얇은 기판들은 약 300 내지 400 μm의 두께를 가지며 코어리스 기판은 약 200 μm의 범위 내의 두께를 갖는다. 따라서, 하부 패키지(120)에서 RDL(114)을 사용하면 하부 패키지 및 하부 패키지를 포함하는 PoP 패키지의 전체 두께를 줄인다. 예를 들면, 하부 패키지(120)는 약 350 μm 이하의 두께를 가질 수 있다.
부가적으로, 하부 패키지(102)의 상부에 인터포저 층(102) 그리고 하부 패키지의 하부 상에 RDL(114)을 사용하면 하부 패키지에서의 휨 문제들을 줄일 수 있다. 예를 들면, 인터포저 층(102) 및 RDL(114)은 유사한 열 특성들(예컨대, 열팽창 계수("CTE") 및/또는 수축률)을 가져, 하부 패키지(120)에서의 휨을 억제하기 위하여 상대적으로 유사한 레이트로 인터포저 층 및 RDL이 팽창/수축하게 할 수 있다. 일부 실시예들에서, 하부 패키지(120)는 인터포저 층(102)과 RDL(114)의 사용 때문에 평평하게 될 수 있다(예를 들면, 압축력을 사용하여). 하부 패키지(120)를 평평하게 하는 것은 하부 패키지에서의 휨을 줄이거나 제거할 수 있다. 하부 패키지(120)에서의 휨 문제들을 줄이면 PoP 패키지에 대한 더 높은 수율을 생성할 수 있으므로(예를 들면, 휨 문제들에 기인하여 불합격 처리되는 패키지들의 수를 줄임), 신뢰성을 향상시키고 제조 비용을 낮춘다.
소정 실시예들에서, 상부 패키지(130)는 하부 패키지(120)에 결합되어 PoP 패키지(100)를 형성하며, 이는 도 1e에 도시된 바와 같다. 상부 패키지(130)는 하나 이상의 단자(132)를 사용하여 하부 패키지(120)에 결합될 수 있다. 단자들(132)은 인터포저 층(102) 내의 개구들(예컨대, 인터포저 층 내의 활성 층(106)에 대한 개구들)과 결합될 수 있다. 인터포저 층(102)은 단자들(132)을 활성 층(106)에 결합하기 위하여 개구들과 함께 미리 형성될 수 있다(예를 들면, 도 1a에 도시된 바와 같이, 인터포저 층(102)은 이미 개구들을 가질 수 있다). 단자들(132)은 예를 들면, 솔더 볼, 구리 필라(copper pillar), 또는 상부 패키지(130)와 인터포저 층(102) 사이의 접촉을 위한 다른 적합한 단자들일 수 있다.
전형적인 PoP 패키지들의 상부 패키지들은 상부 패키지의 주변부 주위에 위치된 단자들을 갖는다(예컨대, 다이로부터 팬 아웃(fan out)되는 단자들을 위한 배선). 단자들은 팬 아웃되어, 하부 패키지 내의 다이가 하부 패키지 내의 봉지재 위에 전형적으로 노출됨에 따라 하부 패키지 내의 다이의 주변부 상에서 접속이 이루어질 수 있다. 상부 패키지(130)의 단자들(132)은 인터포저 층(102)에 결합되고, 인터포저 층은 실질적으로 하부 패키지(120)의 상부 표면을 덮고 다이(108)를 덮으며, 단자들(132)은 주변부 상에만 위치되는 것으로 제한되지 않는다(예를 들면, 단자들은 인터포저 층의 표면 상 어디든지 위치될 수 있다). 따라서, PoP 패키지(100)는 전형적인 PoP 패키지들보다 더 많은 수의 단자들(132)을 사용하여 상부 패키지(130)를 하부 패키지(120)에 결합할 수 있다. 더욱 많은 단자들(132)의 사용 및 단자들에 대한 이용가능한 위치들의 증가는 상부 패키지(130)의 설계 시에 유연성을 더 허용하므로, PoP 패키지(100)에서의 무결성(integrity)을 향상시킨다. 예를 들면, 상부 패키지(130)는 전형적인 PoP 패키지들과는 상이한 크기의 메모리 다이를 가질 수 있고/있거나 상부 패키지는 팬 아웃 와이어 본드 패턴 대신에 팬 인(fan in) 와이어 본드 패턴을 가질 수 있다.
상부 패키지(130)는 봉지재 내에 봉지된 기판 및 하나 이상의 다이를 포함할 수 있다. 상부 패키지(130) 내의 다이는 예를 들면, 하나 이상의 와이어 본드를 사용하여 기판에 결합(예컨대, 접속)될 수 있다. 상부 패키지(130) 내의 다이는 예를 들면 와이어-본드 다이 또는 플립 칩 다이와 같은 반도체 칩일 수 있다. 소정 실시예들에서, 상부 패키지(130) 내의 다이는 메모리 다이(예컨대, DRAM 다이)이다.
소정 실시예들에서, 상부 패키지(130)는 최소의 층 수(layer count)를 갖는 메모리 다이를 포함한다. 예를 들면, 상부 패키지(130)는 2-층(2L)의 층 수의 메모리 다이를 포함할 수 있다. 상부 패키지(130)에서 최소의 층 수를 갖는 것은 PoP 패키지(100)의 전체 두께를 최소화한다. 소정 실시예들에서, 상부 패키지(130)는 약 450 μm의 두께를 갖는다. 따라서, PoP 패키지는 하부 패키지(120)가 약 350 μm의 두께를 가지면 약 800 μm의 전체 두께를 가질 수 있다. PoP 패키지의 두께는 예를 들면 상부 패키지(130)나 하부 패키지(120) 중 하나를 평평하게 함으로써 추가로 감소될 수 있다.
소정 실시예들에서, 상부 패키지(130) 및 인터포저 층(102)은 공동-설계된다(co-designed)(예를 들면, 각각에서 레이아웃/라우팅은 서로에 관련되어 설계된다). 상부 패키지(130) 및 인터포저 층(102)을 공동-설계하는 것은 상부 패키지와 인터포저 층 사이의 신호 무결성을 개선하고/하거나 최대화할 수 있으므로, PoP 패키지(100)의 성능을 개선시킨다.
본 발명의 다양한 양태들의 부가의 수정들 및 대안의 실시예들은 본 명세서에 비추어 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 기재는 단지 설명을 위한 것으로 해석되어야 하고, 본 발명을 수행하는 일반적인 방식을 통상의 기술자에게 교시하기 위한 목적인 것이다. 본 명세서에 기재되고 도시된 본 발명의 형태는 현재 바람직한 실시예로서 취해진 것임을 이해하여야 한다. 구성요소 및 재료가 본 명세서에 예시 및 기재된 바에 대하여 치환될 수 있고, 부품 및 프로세스가 뒤바뀔 수 있으며, 본 발명의 특정 특징들은 독립적으로 이용될 수 있고, 이는 전부 본 발명의 이러한 설명의 이점을 가진 후에 통상의 기술자에게 명백할 것이다. 다음의 청구항에 기재된 본 발명의 기술적 사상 및 범위에서 벗어나지 않으면서 본 명세서에 기재된 구성요소들에 있어서 변경이 행해질 수 있다.

Claims (14)

  1. 재배선 층(redistribution layer);
    상기 재배선 층 위의 봉지재;
    상기 봉지재 위의 인터포저 층(interposer layer);
    상기 봉지재 내에 적어도 부분적으로 봉지된 다이 - 상기 다이는 상기 재배선 층의 상부 표면 및 상기 인터포저 층의 하부 표면에 결합됨 -; 및
    상기 인터포저 층의 적어도 일부분을 상기 재배선 층의 적어도 일부분에 결합하는 하나 이상의 단자 - 상기 단자들은 상기 다이의 주변부 상의 상기 봉지재 내에 위치됨 ―
    를 포함하는, 반도체 디바이스 패키지.
  2. 제1항에 있어서, 상기 다이는 접착 층을 이용하여 상기 인터포저 층의 상기 하부 표면에 결합되는, 반도체 디바이스 패키지.
  3. 제1항에 있어서, 상기 다이로부터 상기 인터포저 층의 반대 측면 상에 위치된 하나 이상의 추가 단자를 통해 상기 인터포저 층에 결합된 메모리 패키지를 추가로 포함하는, 반도체 디바이스 패키지.
  4. 제3항에 있어서, 상기 추가 단자들은 상기 다이의 상기 주변부 상 및 상기 다이 위 둘 다에 위치설정되는, 반도체 디바이스 패키지.
  5. 제3항에 있어서, 상기 인터포저 층은, 상기 인터포저 층의 적어도 일부를 상기 재배선 층의 적어도 일부에 결합하는 상기 하나 이상의 단자 및 상기 다이로부터 상기 인터포저의 반대 측면 상에 위치된 상기 하나 이상의 추가 단자의 위치들에 대응하는 라우팅(routing)을 포함하는, 반도체 디바이스 패키지.
  6. 반도체 디바이스 패키지를 형성하기 위한 방법으로서,
    인터포저 층의 제1 측면에 결합된 하나 이상의 제1 단자를 갖는 상기 인터포저 층을 제공하는 단계;
    다이의 주변부 상에 위치된 상기 단자들을 이용하여 상기 다이를 상기 인터포저 층의 상기 제1 측면에 결합하는 단계;
    봉지재 내에 상기 다이 및 상기 단자들을 적어도 부분적으로 봉지하는 단계; 및
    재배선 층을 상기 다이 및 상기 단자들에 결합하는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 접착 층을 이용하여 상기 다이를 상기 인터포저 층에 결합하는 단계를 추가로 포함하는, 방법.
  8. 제6항에 있어서, 상기 제1 측면과는 반대인 상기 인터포저 층의 제2 측면 상에 위치된 하나 이상의 추가 단자를 이용하여 메모리 패키지를 상기 인터포저 층에 결합하는 단계를 추가로 포함하는, 방법.
  9. 제6항에 있어서, 하나 이상의 추가 단자를 상기 재배선 층의 하부 표면에 결합하는 단계, 및 상기 추가 단자들을 마더보드 또는 인쇄회로기판에 결합하는 단계를 추가로 포함하는, 방법.
  10. 인터포저 층과 재배선 층 사이에 위치설정된 몰드 재료;
    상기 몰드 재료 내에 적어도 부분적으로 봉지된 다이 - 상기 다이는 상기 인터포저 층 및 상기 재배선 층에 결합됨 -; 및
    상기 인터포저 층을 상기 재배선 층에 결합하는 하나 이상의 단자 - 상기 단자들은 상기 다이의 주변부 상의 상기 몰드 재료 내에 위치됨 ―
    를 포함하는, 반도체 디바이스 패키지.
  11. 제10항에 있어서, 상기 다이는 접착 층을 이용하여 상기 인터포저 층에 결합되는, 반도체 디바이스 패키지.
  12. 제10항에 있어서, 상기 다이로부터 상기 인터포저 층의 반대 측면 상에 위치된 하나 이상의 추가 단자를 추가로 포함하며, 상기 추가 단자들은 상기 패키지를 메모리 패키지에 결합하도록 구성되는, 반도체 디바이스 패키지.
  13. 제10항에 있어서, 상기 재배선 층은 상기 다이를 상기 다이의 상기 주변부 상의 하나 이상의 추가 단자에 결합하는 전기 라우팅을 포함하는, 반도체 디바이스 패키지.
  14. 제10항에 있어서, 상기 인터포저 층은 2-층 인터포저 층(two layer interposer layer)을 포함하는, 반도체 디바이스 패키지.
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