KR20230132417A - 패키지 및 패키지 형성 방법 - Google Patents

패키지 및 패키지 형성 방법 Download PDF

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KR20230132417A
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리 웨이핑
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상하이 이부 세미컨덕터 컴퍼니 리미티드
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Abstract

본 발명은 패키지 및 패키지 형성 방법을 제공한다. 패키지 형성 방법은 캐리어의 상부에 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 제1 칩층을 배치하는 단계; 상기 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 모든 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.

Description

패키지 및 패키지 형성 방법{A package and a method of forming the package}
본 발명은 반도체 기술분야에 관한 것으로서, 특히 패키지 및 패키지 형성 방법에 관한 것이다.
현재, 반도체 집적회로에 필요한 기능이 갈수록 많아지고, 필요한 계산 속도가 빨라지고 있는 추세하에 업계에서는 칩 적층 기술에서 더욱 효과적인 해결방안을 모색하기 위해, 칩 적층 기술의 연구에 투자를 확대하기 시작하였다. 그러나 종래의 웨이퍼 레벨 패키징(WLP) 기술은 칩 적층을 구현할 수 없다. 종래의 칩 적층 기술에서 적층은 대부분 최종 조립 과정에서 완료되고, 또한 실리콘 관통 비아(TSV, Through Silicon Via), 유리 관통 비아(TGV，Through Glass Via), 몰드 관통 비아(TMV，Through Mold Via) 또는 와이어 본드(Wire-bond) 등 기술을 이용하여 적층된 칩의 수직 연결을 구현해야 한다. 종래의 적층 기술은 패키징 공정이 비교적 복잡하고 원가가 높다.
본 발명의 실시예는 패키지를 형성하는 방안을 제공하며, 상기 패키지는 적층되는 복수의 칩을 포함한다.
일 측면으로, 본 발명은 패키지 형성방법을 제공하며, 상기 방법은 캐리어의 상부에 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 제1 칩층을 배치하는 단계; 상기 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계;를 포함할 수 있다.
상기 패키지는 제1 칩, 제2 칩 및 분할된 칩 커플러를 포함할 수 있으며, 상기 제2 칩은 상기 제1 칩의 상부에 배치되어 상기 분할된 칩 커플러의 상부에 조립되고, 상기 제2 칩은 상기 분할된 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
상기 패키지는 제1 칩, 제2 칩과 칩 커플러를 포함할 수 있으며, 상기 제2 칩은 상기 제1 칩의 상부에 배치되어 상기 칩 커플러의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
다른 측면으로, 본 발명은 패키지 형성 방법을 제공하며, 상기 방법은, 캐리어의 상부에 복수의 제1 칩 커플러와 정면이 아래를 향하는 복수의 제1 칩을 포함하는 제1 칩층을 배치하는 단계; 상기 제1 칩층의 상부에 각각 정면이 아래를 향하는 복수의 제2 칩 및 복수의 제2 칩 커플러를 포함하는 적어도 하나의 제2 칩층을 배치하여 조립하는 단계; 상기 적어도 하나의 제2 칩층에 정면이 아래를 향하는 복수의 제3 칩을 포함하는 제3 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 제1 칩층, 상기 적어도 하나의 제2 칩층과 상기 제3 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계;를 포함할 수 있다.
상기 패키지는 제1칩, 적어도 하나의 제2 칩, 제3 칩, 분할된 제1 칩 커플러 및 적어도 하나의 분할된 제2 칩 커플러를 포함할 수 있으며, 상기 적어도 하나의 분할된 제2 칩 커플러는 상기 분할된 제1 칩 커플러의 상부에 조립되고, 상기 적어도 하나의 제2 칩은 상기 제1 칩의 상부에 배치되고, 상기 제3 칩은 상기 적어도 하나의 제2 칩의 상부에 배치되며, 상기 제3 칩은 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제1 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있고, 상기 제3 칩은 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있으며, 또한 상기 적어도 하나의 제2 칩은 상기 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 적어도 하나의 제2 칩은 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
상기 패키지는 제1 칩, 적어도 하나의 제2 칩, 제3 칩, 제1 칩 커플러와 적어도 하나의 제2 칩 커플러를 포함할 수 있으며, 상기 적어도 하나의 제2 칩 커플러는 상기 제1 칩 커플러의 상부에 조립되고, 상기 적어도 하나의 제2 칩은 상기 제1 칩의 상부에 배치되고, 상기 제3 칩은 상기 적어도 하나의 제2 칩의 상부에 배치되며, 상기 제3 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있고, 상기 제3 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있으며, 또한 상기 적어도 하나의 제2 칩은 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 적어도 하나의 제2 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
상기 복수의 제1 칩 커플러 중의 일부 제1 칩 커플러는 그 위에 적층되는 적어도 하나의 제2 칩 커플러와 일체형으로 성형될 수 있다.
상기 복수의 제1 칩 커플러 중의 일부 제1 칩 커플러는 그 위에 적층되는 적어도 하나의 제2 칩 커플러와 수평 방향에서의 면적이 동일할 수 있다.
상기 복수의 제1 칩 커플러 중의 일부 제1 칩 커플러는 그 위에 적층되는 적어도 하나의 제2 칩 커플러와 수평 방향에서의 면적이 상이할 수 있다.
다른 일 측면에서, 본 발명은 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 범프; 정면과 배면을 포함하며, 상기 정면이 상기 재배선층의 제2측에 배치되어 조립되는 제1 칩; 상기 재배선층의 제2측에 배치되어 조립되며, 각각 상기 제1 칩의 양측에 수평으로 배치되어 조립되는 제1 칩 커플러 및 제2 칩 커플러; 및 각각 정면과 배면을 포함하며, 상기 제1칩의 배면과 상기 제1 칩 커플러의 상부에 정면이 아래를 향하도록 배치되어 조립되는 제2칩, 상기 제1 칩의 배면과 상기 제2 칩 커플러의 상부에 정면이 아래를 향하도록 배치되어 조립되는 제3 칩을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는 패키지를 제공한다. 여기서, 상기 제2 칩은 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결되고, 상기 제3 칩은 상기 제2 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결된다.
또 다른 일 측면으로, 본 발명은 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 범프; 정면과 배면을 포함하며, 상기 정면이 상기 재배선층의 제2측에 배치되어 조립되는 제1 칩; 상기 재배선층의 제2측에 배치되어 조립되며, 상기 제1 칩의 측면에 수평으로 배치되어 조립되는 제1 칩 커플러; 상기 제1 칩 커플러의 상부에 배치되어 조립되는 적어도 하나의 제2 칩 커플러; 정면과 배면을 포함하며, 상기 정면이 아래를 향하도록 상기 제1칩의 배면에 배치되고 상기 제1 칩 커플러의 상부에 조립되는 적어도 하나의 제2 칩; 및 상기 적어도 하나의 제2 칩의 배면의 상부에 배치되어 상기 적어도 하나의 제2 칩 커플러의 상부에 조립되는 제3 칩을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는 패키지를 제공한다. 여기서, 상기 적어도 하나의 제2 칩은 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 적어도 하나의 제2 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있고, 상기 제3 칩은 상기 적어도 하나의 제2 칩 커플러와 상기 제1 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있거나, 또는 상기 제3 칩은 상기 적어도 하나의 제2 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있으며, 상기 제3 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
또 다른 일 측면으로, 본 발명은 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 범프; 정면과 배면을 포함하며, 상기 정면이 상기 재배선층의 제2측에 배치되어 조립되는 제1 칩; 상기 재배선층의 제2측에 배치되어 조립되며, 상기 제1 칩의 일측에 수평으로 배치되어 조립되는 제1 칩 커플러; 상기 재배선층의 제2측에 배치되어 조립되며, 상기 제1 칩의 타측에 수평으로 배치되어 조립되는 크로스층 칩 커플러; 정면과 배면을 포함하며, 상기 정면이 아래를 향하도록 상기 제1칩의 배면의 상부에 배치되고 상기 제1 칩 커플러의 상부에 조립되는 적어도 하나의 제2 칩; 상기 제1 칩 커플러의 상부에 배치되어 조립되는 적어도 하나의 제2 칩 커플러; 및 상기 적어도 하나의 제2 칩의 배면의 상부에 배치되어 상기 크로스층 칩 커플러의 상부에 조립되는 제3 칩을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는 패키지를 제공한다. 여기서, 상기 적어도 하나의 제2 칩은 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 적어도 하나의 제2 칩은 상기 적어도 하나의 제2 칩 커플러, 상기 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있으며, 상기 제3 칩은 상기 크로스층 칩 커플러, 상기 재배선층, 상기 제1 칩 커플러와 상기 적어도 하나의 제2 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있거나, 또는 상기 제3 칩은 상기 크로스층 칩 커플러, 상기 재배선층과 상기 제1 칩 커플러를 통해 상기 적어도 하나의 제2 칩에 전기적으로 연결될 수 있으며, 여기서, 상기 제3 칩은 상기 크로스층 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있다.
본 발명의 실시예는 칩 커플러와 원스탑형 WLP 공정을 이용하여 칩의 적층을 구현하므로, 기능칩에 TSV 등의 칩을 수직으로 연결하는 기술을 사용할 필요가 없다. 따라서, 3차원 다층 칩 패키지의 복잡성과 제조비용이 절감된다.
상기 설명은 단지 본 발명의 기술방안을 보다 명확하게 이해하고 명세서의 내용에 따라 실시할 수 있도록 본 발명의 기술방안에 대해 개략적으로 기술한 것에 불과하다. 본 발명의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 발명의 구체적인 실시방식을 상세히 설명한다.
첨부도면을 참조한 본문의 상세한 설명을 통해, 본 발명의 예시적 실시방식의 상기 및 기타 목적, 특징과 장점이 쉽게 이해될 것이다. 도면에서 예시적이되 비제한적인 방식으로 본 발명의 일부 실시방식을 도시하였다.
도면에서, 동일하거나 대응되는 부호는 동일하거나 또는 되응되는 부분을 나타낸다.
도 1 내지 도 3은 본 발명의 제1 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 4 내지 도 5는 본 발명의 제2 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 6 내지 도 8은 본 발명의 제3 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 9 내지 도 11은 본 발명의 제4 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 12 내지 도 13은 본 발명의 제5 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 14는 본 발명의 실시예에 따라 패키지를 형성하는 방법의 흐름도이다.
이하 공개 내용은 본 발명의 각기 다른 특징을 구현하기 위한 많은 상이한 실시예 또는 구현예를 제공한다. 아래에서 본 발명을 단순화하기 위해 어셈블리와 배치의 구체적인 구현예를 기술하였다. 물론 이들은 단지 구현예일 뿐 본 발명을 제한하고자 하는 것이 아니다. 예를 들어, 아래의 설명에서, 제2 부재의 상부 또는 위에 제1 부재를 형성하는 경우, 제1 부재와 제2 부재를 직접 접촉시켜 형성되는 실시예를 포함할 수도 있고, 제1 부재와 제2 부재 사이에 별도의 부재를 형성함으로써, 제1 부재와 제2 부재를 직접 접촉시키지 않는 실시예를 포함할 수도 있다. 또한, 본 발명은 각 실시예에서 참고 부호 및/또는 문자 부호를 중복할 수 있으며, 상기 중복은 간단 명료의 목적을 위한 것일 뿐, 그 자체가 토론하는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
또한, 설명의 편의를 위하여, 여기에서는 "…의 아래에", "…의 하부에", "하부", "…의 위에", "상부", "…의 상부에" 등 공간적 상대성 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간적 상대성 용어의 목적은 사용 중이거나 조작 중인 디바이스의 다른 방위를 포함시키고자 하는데 있다. 디바이스는 기타 방식으로 방향이 정해질 수 있으며(90도 회전 또는 기타 방위에), 본문에서 사용된 공간적 상대성 기술어 역시 마찬가지로 상응한 해석을 할 수 있다. 또한, 본문에서, "조립"이라는 용어는 각 전자 디바이스 사이에서 전기적인 연결을 구현하는 것을 의미한다. 용어 "칩"은 각종 유형의 칩, 예를 들어 논리 칩, 저장 칩 등을 의미할 수 있다.
도 14는 본 발명의 실시예에 따른 패키지 형성 방법의 흐름도이다. 상기 방법은 이하 4개의 단계를 포함한다:
단계 100: 캐리어에 칩층을 배치하여 조립하는 단계.
단계 200: 칩층에 대해 몰딩 처리를 수행하는 단계.
단계 300: 캐리어를 제거하여 패키지 본체를 형성하고, 재배선층과 범프를 추가하는 단계.
단계 400: 패키지 본체를 분할하여 패키지를 형성하는 단계.
일부 실시예에서, 캐리어는 표면 평탄도가 매우 높은 부재로서, 적어도 하나의 칩층을 캐리어상에 적층할 수 있다. 칩층에 대해 몰딩 처리를 수행한 후, 캐리어에 몰드 구조를 형성할 수 있으며, 일부 실시예에서, 몰딩 처리를 위한 재료는 실리카계 또는 유리 충전재를 첨가하거나 또는 첨가하지 않은 에폭시 수지, 유기중합체 또는 기타 화합물을 원료로 하는 고체 또는 액체 몰딩 재료를 포함할 수 있다.
일부 실시예에서, 캐리어를 제거하는 단계, 재배선층과 범프를 추가하는 단계와 패키지 본체를 분할하는 단계는 웨이퍼 레벨 패키징(WLP)에 이미 알려진 단계이다.
이하 상기 방법을 바탕으로 각 첨부도면을 참조하여 본 발명의 각 실시예에 대해 설명한다.
도 1 내지 도 3은 본 발명의 제1 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 1에 도시된 바와 같이, 캐리어(10)에 2개의 칩층을 배치한다. 제1 칩층은 복수의 제1 칩(11)과 복수의 칩 커플러(13)를 포함하고, 제2 칩층은 복수의 제2 칩(12)을 포함한다.
먼저 제1 칩(11)과 칩 커플러(13)를 수평방향에서 간격을 두고 캐리어(10)에 배치한 다음, 제2 칩(12)을 제1 칩(11)과 칩 커플러(13)상에 배치하여 조립할 수 있다. 칩은 정면과 배면을 포함한다. 당업계에서는 예컨대 범프를 구비한 표면을 정면으로 간주한다. 일부 실시예에서, 제1 칩(11)과 제2 칩(12)은 정면이 아래를 향하도록 배치된다.
본문에서, 칩 커플러는 상이한 전자 디바이스를 전기적으로 연결하기 위한 것일 수 있으며, 상기 전자 디바이스는 예를 들어 칩, 재배선층과 기타 칩 커플러 등 각종 디바이스를 포함한다. 칩 커플러에 연결되는 전자 디바이스는 일반적으로 칩 커플러와 동일한 칩층에 위치하지 않는다. 일부 실시예에서, 칩 커플러는 유리 또는 실리콘 등의 재료로 제작될 수 있으며, 일부 실시예에서, 칩 커플러는 능동 커플링 디바이스 또는 수동 커플링 디바이스일 수 있다. 예를 들어 칩 커플러는 수직방향에서 약간의 비아홀(18)을 구비할 수 있으며, 비아홀(18)에 전도성 매질을 충전할 수 있다. 일부 실시예에서, 칩 커플러의 상부 표면과 하부 표면에 모두 전도성 트레이스를 설치할 수 있으며, 이에 따라 하나의 표면에서 상이한 비아홀이 전기적으로 연결된다.
상이한 칩층 사이에 접착점(adhesive dot)을 더 설치할 수 있으며, 예를 들어 도 1에 도시된 바와 같은 접착점(14)이다. 접착점은 상이한 칩층을 격리 및 고정시키기 위한 것이다. 일부 실시예에서, 접착점은 비전도성 매질로 제작되며, 일부 실시예에서는 접착점에 대한 설명을 생략할 것이다.
도 2는 단계 200과 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 2에 도시된 바와 같이, 2개의 칩층은 몰딩 처리되어 몰드 구조(15)를 형성한다. 캐리어(10)를 제거한 후, 패키지 본체의 하부에 재배선층(16)을 추가하고, 또한 재배선층(16) 아래에 범프(17)를 추가할 수 있다.
도 3은 단계 400을 실시한 후의 패키지 구조를 도시한 것이다.
상기 패키지는 2개의 분할된 칩 커플러, 2개의 제2 칩 및 하나의 제1 칩을 포함한다. 2개의 제2 칩은 각각 2개의 분할된 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다.
도 4 내지 도 5는 본 발명의 제2 실시예에 따른 패키지를 형성하는 단면 설명도이다. 제2 실시예는 제1 실시예의 변형체이다.
도 4는 단계 200과 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다. 패키지 본체는 복수의 제1 칩(21), 복수의 제2 칩(22)과 복수의 칩 커플러(23)를 포함한다.
도 5는 단계 400을 실시한 후의 패키지 구조를 도시한 것이다.
상기 패키지는 하나의 칩 커플러, 하나의 제2 칩과 하나의 제1 칩을 포함한다. 제2 칩은 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다.
도 6 내지 도 8은 본 발명의 제3 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 6에 도시된 바와 같이, 캐리어(30)상에 3개의 칩층을 배치한다. 제1 칩층은 복수의 제1 칩(31)과 복수의 제1 칩 커플러(33)를 포함한다. 제2 칩층은 복수의 제2 칩(32)과 복수의 제2 칩 커플러(34)를 포함한다. 제3 칩층은 복수의 제3 칩(35)을 포함한다.
먼저 복수의 제1 칩(31)과 복수의 제1 칩 커플러(33)를 캐리어(10)상에 배치한 다음, 복수의 제2 칩(32)과 복수의 제2 칩 커플러(34)를 제1 칩(11)과 칩 커플러(13)상에 배치하여 조립하며, 마지막으로 복수의 제3 칩(35)을 복수의 제2 칩(32)과 복수의 제2 칩 커플러(34)상에 배치하여 조립할 수 있다. 일부 실시예에서, 제1 칩(31), 제2 칩(32)과 제3 칩(35)은 정면이 아래를 향하도록 배치된다.
일부 실시예에서, 도 6 내지 도 8에 도시된 패키지 구조는 복수의 제2 칩층을 포함할 수 있다. 복수의 제2 칩층 중의 각 층은 복수의 제2 칩과 복수의 제2 칩 커플러를 포함한다. 다층의 제2 칩 커플러는 제1 칩 커플러(33)상에 적층될 수 있다. 일부 실시예에서, 다층의 제2 칩 커플러와 제1 칩 커플러(33)에 의해 형성되는 스택에서, 각 층의 칩 커플러는 수평방향에서의 면적이 완전히 같지 않을 수 있다. 예를 들어 다층의 제2 칩 커플러와 제1 칩 커플러(33)에 의해 형성되는 스택에서, 어느 한 층 중의 칩 커플러의 수평방향에서의 면적은 상기 칩 커플러 하부에 위치한 칩 커플러의 수평방향에서의 면적보다 작거나 또는 클 수 있다.
도 7은 단계 200과 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 7에 도시된 바와 같이, 3개의 칩층은 몰딩 처리되어 몰드 구조를 형성한다. 캐리어(30)를 제거한 후, 패키지 본체의 하부에 재배선층(36)을 추가하고, 재배선층(36) 아래에 범프(37)를 추가할 수 있다.
도 8은 단계 400을 실시한 후의 패키지의 구조를 도시한 것이다.
상기 패키지는 하나의 분할된 제1 칩 커플러, 하나의 분할된 제2 칩 커플러, 하나의 제3 칩, 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다. 일부 실시예에서, 상기 패키지는 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 하나의 제3 칩, 적어도 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다.
분할된 제1 칩 커플러의 표면에 전도성 트레이스를 설치할 수 있기 때문에, 제3 칩은 적어도 하나의 분할된 제2 칩 커플러와 분할된 제1 칩 커플러를 통해 적어도 하나의 제2 칩에 전기적으로 연결될 수 있다. 제3 칩은 또한 적어도 하나의 분할된 제2 칩 커플러, 분할된 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다. 적어도 하나의 제2 칩은 분할된 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있거나, 또는 적어도 하나의 제2 칩은 적어도 하나의 분할된 제2 칩 커플러, 분할된 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다.
도 9 내지 도 11은 본 발명의 제4 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 9에 도시된 바와 같이, 캐리어(40)에 3개의 칩층을 배치한다. 제1 칩층은 복수의 제1 칩(41), 복수의 제1 칩 커플러(44), 복수의 크로스층 칩 커플러(45)를 포함하며, 여기서 크로스층 칩 커플러(45)의 두께는 적어도 하나의 칩층을 초과한다. 제2 칩층은 복수의 제2 칩(42)을 포함하고, 제3 칩층은 복수의 제3 칩(43)을 포함한다. 일부 실시예에서, 크로스층 칩 커플러는 함께 적층되는 복수의 칩 커플러일 수도 있고, 일체형으로 성형된 칩 커플러일 수도 있다. 일부 실시예에서, 복수의 칩 커플러가 함께 적층된 경우, 그 중의 각 칩 커플러는 수평방향에서의 면적이 같을 수도 있고 다를 수도 있다. 일부 실시예에서, 크로스층 칩 커플러가 일체형으로 성형된 경우, 크로스층 칩 커플러는 사다리꼴 형상, 피라미드 형상 또는 기타 형상을 구비할 수 있다.
먼저 복수의 제1 칩(41), 복수의 크로스층 칩 커플러(45)와 복수의 제1 칩 커플러(44)를 캐리어(40)상에 배치한 다음, 복수의 제2 칩(42)을 복수의 제1 칩(41)과 복수의 제1 칩 커플러(44)상에 배치하여 조립하고, 마지막으로 복수의 제3 칩(43)을 복수의 제2 칩(42)과 복수의 크로스층 칩 커플러(45)상에 배치하여 조립할 수 있다. 일부 실시예에서, 제1 칩(41), 제2 칩(42)과 제3 칩(43)은 정면이 아래를 향하도록 배치된다.
일부 실시예에서, 도 9 내지 도 11에 도시된 패키지 구조는 복수의 제2 칩층을 포함할 수 있다. 복수의 제2 칩층 중의 각 층은 복수의 제2 칩과 복수의 제2 칩 커플러를 포함하고, 다층의 제2 칩 커플러는 제1 칩 커플러(44)상에 적층될 수 있다. 일부 실시예에서, 다층의 제2 칩 커플러와 제1 칩 커플러(44)에 의해 형성되는 스택 중, 각 층의 칩 커플러는 수평방향에서의 면적이 완전히 같지 않을 수 있다. 예를 들어, 다층의 제2 칩 커플러와 제1 칩 커플러(44)에 의해 형성되는 스택 중, 어느 한 층 중의 칩 커플러의 수평방향에서의 면적은 상기 칩 커플러 하부에 위치한 칩 커플러의 수평방향에서의 면적보다 작거나 또는 클 수 있다.
도 10은 단계 200과 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 10에 도시된 바와 같이, 3개의 칩층은 몰딩 처리되어 몰드 구조를 형성한다. 캐리어(40)를 제거한 후, 패키지 본체의 하부에 재배선층(46)을 추가하고, 재배선층(46) 아래에 범프(47)를 추가할 수 있다.
도 11은 단계 400을 실시한 후의 패키지의 구조를 나타낸 것이다.
상기 패키지는 하나의 분할된 제1 칩 커플러, 하나의 분할된 크로스층 칩 커플러, 하나의 제3 칩, 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다. 일부 실시예에서, 상기 패키지는 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 하나의 분할된 크로스층 칩 커플러, 하나의 제3 칩, 적어도 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다.
적어도 하나의 제2 칩은 분할된 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있거나, 또는 적어도 하나의 제2 칩은 적어도 하나의 분할된 제2 칩 커플러, 분할된 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다. 제3 칩은 분할된 크로스층 칩 커플러, 재배선층, 분할된 제1 칩 커플러와 적어도 하나의 분할된 제2 칩 커플러를 통해 적어도 하나의 제2 칩에 전기적으로 연결될 수 있거나, 또는 제3 칩은 분할된 크로스층 칩 커플러, 재배선층과 분할된 제1 칩 커플러를 통해 적어도 하나의 제2 칩에 전기적으로 연결될 수 있다. 제3 칩은 분할된 크로스층 칩 커플러와 재배선층을 통해 제1 칩과 전기적으로 연결될 수 있다.
도 12 내지 도 13은 본 발명의 제5 실시예의 패키지를 형성하는 단면 설명도이며, 도 5 실시예는 제4 실시예의 변형체이다.
도 12는 단계 200과 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 12에 도시된 바와 같이, 패키지 본체의 칩층은 몰딩 처리되어 몰드 구조를 형성한다. 패키지 본체는 3개의 칩층, 복수의 범프(56)와 재배선층(57)을 포함한다. 제1 칩층은 복수의 제1 칩(51), 복수의 제1 칩 커플러(55), 복수의 크로스층 칩 커플러(54)를 포함하며, 여기서 크로스층 칩 커플러(54)의 두께는 적어도 하나의 칩층을 초과한다. 제2 칩층은 복수의 제2 칩(52)을 포함한다. 제3 칩층은 복수의 제3 칩(53)을 포함한다. 일부 실시예에서, 복수의 칩 커플러가 함께 적층된 경우, 그 중의 각 칩 커플러는 수평방향에서의 면적이 같을 수도 있고 다를 수도 있다. 일부 실시예에서, 크로스층 칩 커플러가 일체형으로 성형된 경우, 크로스층 칩 커플러는 사다리꼴 형상, 피라미드 형상 또는 기타 형상을 구비할 수 있다.
먼저 복수의 제1 칩(51), 복수의 크로스층 칩 커플러(54)와 복수의 제1 칩 커플러(55)를 캐리어상에 배치한 다음, 복수의 제2 칩(52)을 복수의 제1 칩(51)과 복수의 제1 칩 커플러(55)상에 배치하여 조립하고, 마지막으로 복수의 제3 칩(53)을 복수의 제2 칩(52)과 복수의 크로스층 칩 커플러(54)상에 배치하여 조립할 수 있다. 일부 실시예에서, 제1 칩(51), 제2 칩(52)과 제3 칩(53)은 정면이 아래를 향해 배치된다.
일부 실시예에서, 도 12 내지 도 13에 도시된 바와 같은 패키지 구조는 복수의 제2 칩층을 포함할 수 있다. 복수의 제2 칩층 중의 각 층은 복수의 제2 칩과 복수의 제2 칩 커플러를 포함하고, 다층의 제2 칩 커플러는 제1 칩 커플러(55)상에 적층될 수 있다. 일부 실시예에서, 다층의 제2 칩 커플러와 제1 칩 커플러(55)에 의해 형성되는 스택 중, 각 층의 칩 커플러는 수평방향에서의 면적이 완전히 같지 않을 수 있다. 예를 들어, 다층의 제2 칩 커플러와 제1 칩 커플러(55)에 의해 형성되는 스택 중, 어느 한 층 중의 칩 커플러의 수평방향에서의 면적은 상기 칩 커플러 하부에 위치한 칩 커플러의 수평방향에서의 면적보다 작거나 또는 클 수 있다.
도 13은 단계 400을 실시한 후의 패키지의 구조를 도시한 것이다.
상기 패키지는 하나의 제1 칩 커플러, 하나의 크로스층 칩 커플러, 하나의 제3 칩, 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다. 일부 실시예에서, 상기 패키지는 하나의 제1 칩 커플러, 적어도 하나의 제2 칩 커플러, 하나의 크로스층 칩 커플러, 하나의 제3 칩, 적어도 하나의 제2 칩 및 하나의 제1 칩을 포함할 수 있다.
적어도 하나의 제2 칩은 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있거나, 또는 적어도 하나의 제2 칩은 적어도 하나의 제2 칩 커플러, 제1 칩 커플러와 재배선층을 통해 제1 칩에 전기적으로 연결될 수 있다. 제3 칩은 크로스층 칩 커플러, 재배선층, 제1 칩 커플러와 적어도 하나의 제2 칩 커플러를 통해 적어도 하나의 제2 칩에 전기적으로 연결될 수 있거나, 또는 제3 칩은 크로스층 칩 커플러, 재배선층과 제1 칩 커플러를 통해 적어도 하나의 제2 칩에 전기적으로 연결될 수 있다. 제3 칩은 크로스층 칩 커플러와 재배선층을 통해 제1 칩과 전기적으로 연결될 수 있다.
본 발명의 각 실시예에서, 각각의 칩은 칩 커플러 및/또는 재배선층을 이용하여 상호 연결할 수 있을 뿐만 아니라, 칩 커플러, 및/또는 재배선층 및 범프를 이용하여 패키지 외부의 각종 회로구조에 연결할 수도 있다.
당업자가 공지하는 바와 같이, 범프는 전도성 재료 또는 솔더로 제조될 수 있으며, 전도성 재료는 Cu, Ni, Au, Ag 등 또는 기타 합금재료를 포함하고, 기타 재료를 포함할 수도 있다. 일부 실시예에서, 범프는 패드 형식을 구비할 수도 있고, 기타 가능한 형식을 구비할 수도 있다.
이상으로 당업자가 본 발명의 각 측면을 더욱 잘 이해할 수 있도록, 일부 실시예의 특징을 개략적으로 설명하였다. 당업자라면, 이들 실시예가 용이하게 사용될 수 있으며, 본 발명을 기초로 하여 본문에 소개된 실시예와 동일한 목적을 실시 및/또는 동일한 장점을 구현하기 위한 기타 공정과 구조로 설계하거나 또는 수정할 수 있음을 이해하여야 한다. 당업자는 또한 이러한 동등한 구조가 본 발명의 정신과 범위를 벗어나지 않으며, 또한 본 발명의 정신과 범위를 벗어나지 않는 한, 본문에서 다양한 변화, 교체 및 변경이 가능하다는 것을 인식하여야 한다.

Claims (5)

  1. 패키지 형성 방법에 있어서, 상기 방법은
    캐리어의 상부에 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 제1 칩층을 배치하는 단계;
    상기 제1 칩층의 상부에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계;
    상기 캐리어의 상부에서 상기 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계;를 포함하는, 패키지 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 칩 커플러는 능동 커플링 디바이스 또는 수동 커플링 디바이스인, 방법.
  3. 제1항에 있어서,
    상기 복수의 칩 커플러는 수직 방향에서 적어도 하나의 비아홀을 포함하도록 설치되는, 방법.
  4. 제1항에 있어서,
    상기 패키지는 제1 칩, 제2 칩 및 분할된 칩 커플러를 포함하며, 상기 제2 칩은 상기 제1 칩의 상부에 배치되어 상기 분할된 칩 커플러의 상부에 조립되고, 상기 제2 칩은 상기 분할된 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있는, 방법.
  5. 제1항에 있어서,
    상기 패키지는 제1 칩, 제2 칩과 칩 커플러를 포함하며, 상기 제2 칩은 상기 제1 칩의 상부에 배치되어 상기 칩 커플러의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있는, 방법.
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