KR20130015391A - 적층 반도체 패키지 - Google Patents

적층 반도체 패키지 Download PDF

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Abstract

적층 반도체 패키지는 제1 반도체 칩, 상기 제1 반도체 칩의 주변에 형성되는 접속 패드를 포함하고, 상기 제1 반도체 칩을 실장하는 기판, 상기 접속 패드와 전기적으로 연결되고, 적어도 두 개 이상의 볼이 적층되어 형성되는 적층 포스트 및 상기 적층 포스트와 전기적으로 연결되고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함한다. 따라서 보다 간단한 공정에 의해 적층 패키지를 제작할 수 있게 된다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것으로, 보다 상세하게는 솔더볼을 이용하는 적층 반도체 패키지에 관한 것이다.
최근 반도체 칩의 패키지는 반도체 칩의 박형화 및 미세화 추세에 발맞추어 이러한 칩들을 패키징 하고자 다양한 새로운 기술들을 접목시키고 있다.
그 중 하나의 기술로서 볼 수 있는 것이 반도체 칩을 복수개의 층으로 적층하는 적층 패키지 기술이다. 일반적으로 여러 개의 반도체 칩을 이용하는 패키지를 평면적으로 구성하게 되면, 반도체 패키지의 면적이 증가하게 되고, BGA와 같은 외부 접속 단자를 각각 형성해야 하므로, 제품의 전체적인 두께도 두꺼울 뿐 아니라, 각 칩 간의 전기적 신호 교환을 함에 있어서, 많은 경로의 전기 배선을 통해야 하는 단점이 있었다.
하지만, 반도체 칩을 적층하여 패키징 하는 경우에는, 적층된 패키지에서는 외부접속 단자를 한 부분만 형성하면 되므로, 반도체 칩 자체에 의한 두게가 증가하더라도, 전체적인 패키징의 두께는 오히려 감소될 수 있으며, 긴밀한 전기적 신호를 주고받는 칩 간에 적층을 하게 함으로써, 데이터 처리를 보다 빠르고 신뢰성 있게 할 수 있게 된다.
이러한 많은 장점을 가지고 있는 것이 적층 반도체 패키지이다. 하지만, 이러한 적층 반도체 패키징을 구현하기 위해서는 반도체 칩이 실장되는 기판과 상부 칩 간의 전기적인 접속 경로를 형성해야 하는데, 이러한 전기적인 접속 경로를 형성하는 방법이 용이하지 않은 것이 현실이다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 솔더볼을 이용하여 적층 포스트를 형성하는 적층 반도체 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 의한 적층 반도체 패키지는 제1 반도체 칩, 상기 제1 반도체 칩의 주변에 형성되는 접속 패드를 포함하고, 상기 제1 반도체 칩을 실장하는 기판, 상기 접속 패드와 전기적으로 연결되고, 적어도 두 개 이상의 볼이 적층되어 형성되는 적층 포스트 및 상기 적층 포스트와 전기적으로 연결되고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함한다.
일 실시예에 있어서, 상기 제1 반도체 칩은 플립칩인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 적층 포스트는 적어도 세 개 이상의 볼이 적층되어 형성되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 적층 포스트는 상부 적층 볼과 하부 적층 볼을 포함하는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 적층 포스트의 하부 적층 볼은 상기 기판의 패드 상에 먼저 형성되고, 상기 적층 포스트의 상부 적층 볼은 상기 제2 반도체 칩의 아래에 형성된 후, 상기 제2 반도체 칩을 실장하는 단계에서 상기 상부 적층 볼과 하부 적층 볼이 적층되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 적층 포스트의 하부 적층 볼 및 상부 적층 볼은 상기 기판의 패드 상에 적층되어 먼저 형성되는 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 적층 포스트는 상부 적층 볼, 적어도 하나 이상의 연결 적층 볼 및 하부 적층 볼을 포함하는 것을 특징으로 할 수 있다.
상기한 본 발명에 의하면, 적어도 두 개 이상의 볼 형상을 적층하여 상하 간을 전기적으로 연결하는 포스트를 형성함으로써, 간편하고 쉬운 방법으로 반도체 적층 패키지를 제작할 수 있게 된다.
또한, 볼의 크기 또는 반도체 칩의 크기 및 형상에 따라 포스트를 형성하는 볼의 개수를 조절함으로써, 반도체 패키지의 성질에 부합하게 적층형 포스트를 형성할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 실시예에 따른 적층 반도체 패키지를 형성하는 방법을 나타내는 단면도이다.
도 3은 도 1의 실시예에 따른 적층 반도체 패키지를 형성하는 방법을 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 반도체 패키지(1000)는 제1 반도체 칩(110), 상기 제1 반도체 칩(110)의 주변에 형성되는 접속 패드(230)를 포함하고, 상기 제1 반도체 칩(110)을 실장하는 기판(210), 상기 접속 패드(230)와 전기적으로 연결되고, 적어도 두 개 이상의 볼(410, 420)이 적층되어 형성되는 적층 포스트(400) 및 상기 적층 포스트(400)와 전기적으로 연결되고, 상기 제1 반도체 칩(110) 상에 적층되는 제2 반도체 칩(310)을 포함한다.
상기 제1 반도체 칩(110)은 플립칩을 포함할 수 있다. 상기 제1 반도체 칩(110)은 복수개의 범프(130)들을 통하여 상기 기판(210)에 전기적으로 접속된다. 상기 기판(210)은 재배선 패턴을 포함하고 있으며, 이러한 재배선 패턴들은 상기 접속 패드(230)와도 전기적으로 연결된다. 상기 접속 패드(230)는 실질적으로 상기 기판(210) 내에 형성되는 재배선 패턴의 일부 일 수 있다. 따라서 상기 접속 패드(230)들은 상기 제1 반도체 칩(110)과 전기적으로 연결되어 있으며, 상기 접속 패드(230)와 전기적으로 연결되는 대상은 상기 제1 반도체 칩(110)과 전기적인 연결이 가능하게 된다.
상기 제1 반도체 칩(110) 상에는 상기 제2 반도체 칩(310)이 위치한다. 상기 제2 반도체 칩(310)은 비단 반도체 칩 뿐 아니라, 반도체 칩을 포함하는 패키지 형태로도 가능하다. 상기 제1 반도체칩(110) 상에 상기 제2 반도체 칩(310)이 형성되며, 이들 간의 전기적인 접속을 통하여 상기 제1 반도체 칩(110) 및 제2 반도체 칩(310)을 포함하는 패키지를 형성한다.
상기 제1 반도체 칩(110)의 측면에는 상기 접속 패드(230)와 전기적으로 연결되는 적층 포스트(400)가 형성된다. 상기 적층 포스트(400)는 적어도 두 개 이상의 볼(410, 420)이 적층되어 형성된다. 상기 볼들(410, 420)은 상부 적층 볼(410) 및 하부 적층 볼(420)로 구성될 수 있다. 상기 상부 적층 볼(410)은 상기 제2 반도체 칩(310)의 패드(320)와 전기적으로 연결되어 상기 제2 반도체 칩(310)을 연결하고, 상기 하부 적층 볼(420)은 상기 기판(210)의 접속 패드(230)와 전기적으로 연결되어 상기 기판(210) 및 상기 제1 반도체 칩(110)과 전기적으로 연결된다.
상기 상부 적층 볼(410) 및 하부 적층 볼(420)은 솔더볼로 구성될 수 있으며, 또한 다른 전도성 재질로서 볼 형상으로 제작될 수 있다. 또한 상기 상부 적층 볼(410) 및 하부 적층 볼(420)은 부분적으로 접속하는 부위에는 솔더를 함유하고 볼의 몸체에 해당하는 부분은 다른 금속을 포함할 수 있다. 상기 상부 적층 볼(410) 또는 하부 적층 볼(420)이 부분적으로 또는 전체에서 솔더를 포함하는 경우에는 상기 상부 및 하부 적층 볼들(410, 420)을 배치한 후 리플로우 공정등을 통하여 상기 볼들(410, 420) 간의 결합을 더욱 공고히 할 수 있다.
따라서 상기 볼들(410, 420)을 포함하는 적층 포스트(400)가 상기 제1 반도체 칩(110)의 측면에 배치되어 상기 제1 반도체 칩(110), 기판(210) 및 상기 제2 반도체 칩(310)을 전기적으로 연결하는 패키지를 제작할 수 있다. 기존에는 측면에 몰딩을 형성하고, 몰딩에 비아를 형성한 후에 전도성 물질 등을 채워 넣어 패키지 상하 간의 전기적인 접속을 형성하는 TMV(Through Mold Via) 또는 LDP(Laser Drilling Process) 방식을 사용하였지만, 본 실시예와 같이 복수개의 볼들(410, 420)을 이용하는 경우에는 보다 간편한 공정을 통하여 패키지 상하 간의 전기적인 접속을 이끌어 낼 수 있어, 공정의 간편화와 이를 통한 원가절감의 효과를 가져올 수 있다.
도 2는 도 1의 실시예에 따른 적층 반도체 패키지를 형성하는 방법을 나타내는 단면도이다.
도 2를 참조하면, 상기 적층 포스트(400)는 상기 상부 적층 볼(410) 및 하부 적층 볼(420)이 따로 형성되었다가 상부에 위치하는 제2 반도체 칩(310)이 상기 기판(210)으로 실장되면서 상기 적층 포스트(400)가 형성된다.
본 실시예에서는 상기 상부 적층 볼(410)은 상기 제2 반도체 칩(310)의 패드(320) 상에 먼저 형성되고, 상기 하부 적층 볼(420)은 상기 기판(210)의 접속 패드(230) 상에 형성된다. 본 실시예에서는 상부 적층 볼(410) 및 하부 적층 볼(420)이 각각 하나씩 도시되었지만, 상기 상부 적층 볼(410) 및 하부 적층 볼(420)은 볼의 크기 및 패키지에서 요구되는 높이에 따라 몇 개의 볼이 연이어 형성될 수 있다. 경우에 따라서는 상부 적층 볼이 한 개의 볼로 형성되고, 하부 적층 볼이 두 개의 볼이 적층되어 형성될 수 있다.
상기 제1 반도체 칩(310)이 상기 기판(210) 상에 실장되면서 상기 상부 적층 볼(410) 및 하부 적층 볼(420)이 적층된다. 상기 상부 및 하부 적층 볼들(410, 420)이 솔더를 포함하는 경우에는, 별도의 리플로우 공정 등을 통하여 상기 상부 적층 볼(410) 및 하부 적층 볼(420)의 결합을 더욱 공고히 할 수 있다.
도 3은 도 1의 실시예에 따른 적층 반도체 패키지를 형성하는 방법을 나타내는 단면도이다.
도 3을 참조하면, 상기 적층 포스트(400)는 상기 상부 적층 볼(410) 및 하부 적층 볼(420)이 함께 상기 기판(210) 상의 접속 패드(230)에 형성된다. 후에 상부에 위치하는 제2 반도체 칩(310)이 상기 기판(210)으로 실장되면서 상기 적층 포스트(400)에 전기적으로 연결된다.
본 실시예에서는 상기 상부 적층 볼(410)은 상기 하부 적층 볼(420)과 함께 상기 기판(210)의 접속 패드(230) 상에 형성된다. 본 실시예에서는 상부 적층 볼(410) 및 하부 적층 볼(420)이 각각 하나씩 도시되었지만, 상기 상부 적층 볼(410) 및 하부 적층 볼(420)은 볼의 크기 및 패키지에서 요구되는 높이에 따라 몇 개의 볼이 연이어 형성될 수 있다. 경우에 따라서는 세 개 이상의 적층 볼이 두 개의 볼이 적층되어 형성될 수 있다.
상기 상부 적층 볼(410) 및 하부 적층 볼(420)은 이미 서로 적층이 되어 적층 포스트(400)를 형성한다. 상기 적층 포스트(400)는 상기 기판(210)의 접속 패드(230) 상에 형성되며, 상기 제2 반도체 칩(310)의 패드(320)와 전기적으로 연결된다.
도 4는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 본 실시예의 적층 반도체 패키지(2000)의 적층 포스트(500)가 세 개 이상의 적층 볼로 형성된 점을 제외하면, 도 1의 실시예의 적층 반도체 패키지(1000)의 구성과 실질적으로 동일하므로, 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 중복되는 설명은 생략한다.
상기 적층 포스트(500)는 상부 적층 볼(510), 하부 적층 볼(520) 및 연장 적층 볼(530)을 포함한다. 상기 볼의 크기는 일정하지 않을 수 있다. 예를 들면 상기 연장 적층 볼(530) 이 큰 직경을 가지고, 각각의 패드들과 직접적으로 연결되는 상부 적층 볼(510) 및 하부 적층 볼(520)이 더 작은 크기의 볼일 수 있다. 또는 상기 패키지의 구조상의 안정화를 위하여, 상기 상부 적층 볼(510), 연장 적층 볼(530) 및 하부 적층 볼(520)의 순으로 볼의 크기를 점차적으로 증가하여 상기 적층 포스트(500)를 피라미드 형상으로 제작할 수 있다.
상기 적층 포스트(500)를 도 3의 실시예와 같이 먼저 형성하고 상기 제2 반도체 칩(310)을 실장하는 경우에는 보다 적층 포스트(500)의 구조적 안정이 필요할 수 있다. 이러한 경우 상기 적층 포스트(500)의 상부 적층 볼(510), 연장 적층 볼(530) 및 하부 적층 볼(520)의 크기를 점차적으로 증가하여 구조적 안정을 꾀할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 적어도 두 개 이상의 볼 형상을 적층하여 상하 간을 전기적으로 연결하는 포스트를 형성함으로써, 간편하고 쉬운 방법으로 반도체 적층 패키지를 제작할 수 있게 된다.
또한, 볼의 크기 또는 반도체 칩의 크기 및 형상에 따라 포스트를 형성하는 볼의 개수를 조절함으로써, 반도체 패키지의 성질에 부합하게 적층형 포스트를 형성할 수 있게 된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000 : 적층 반도체 패키지
110 : 제1 반도체 칩 210 : 기판
310 : 제2 반도체 칩 400 : 적층 포스트
2000 : 적층 반도체 패키지
500 : 적층 포스트

Claims (7)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩의 주변에 형성되는 접속 패드를 포함하고, 상기 제1 반도체 칩을 실장하는 기판;
    상기 접속 패드와 전기적으로 연결되고, 적어도 두 개 이상의 볼이 적층되어 형성되는 적층 포스트; 및
    상기 적층 포스트와 전기적으로 연결되고, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 플립칩인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 적층 포스트는 적어도 세 개 이상의 볼이 적층되어 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 적층 포스트는 상부 적층 볼과 하부 적층 볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제4항에 있어서,
    상기 적층 포스트의 하부 적층 볼은 상기 기판의 패드 상에 먼저 형성되고, 상기 적층 포스트의 상부 적층 볼은 상기 제2 반도체 칩의 아래에 형성된 후, 상기 제2 반도체 칩을 실장하는 단계에서 상기 상부 적층 볼과 하부 적층 볼이 적층되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제4항에 있어서,
    상기 적층 포스트의 하부 적층 볼 및 상부 적층 볼은 상기 기판의 패드 상에 적층되어 먼저 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 적층 포스트는 상부 적층 볼, 적어도 하나 이상의 연결 적층 볼 및 하부 적층 볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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