TW202044225A - 畫素電路 - Google Patents

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Abstract

一種畫素電路包含驅動電晶體、第一電晶體、第二電晶體、資料寫入電路、第一開關電路、第二開關電路、重置電路、電容及發光電路。驅動電晶體耦接於第一節點、第二節點及第三節點。第一電晶體根據第一訊號而選擇性地導通。第二電晶體根據第二訊號而選擇性地導通。資料寫入電路響應於第三訊號而傳遞資料電壓到第一節點。第一開關電路響應於控制訊號而傳遞第一電壓到驅動電晶體。第二開關電路響應於控制訊號而將驅動電晶體與發光電路連接。重置電路響應於第一訊號而傳遞第二電壓到驅動電晶體。

Description

畫素電路
本揭示文件係關於一種畫素電路，特別是一種能夠改善穩定性的畫素電路。
發光電路兩端的電壓差會隨著當前發光亮度的不同而有差異，這樣的差異會使得畫素電路面臨到不一致的電壓操作起始點，此不一致性會影響到後續畫素電路電壓操作的一致性以及發光電路的發光表現。
另外，當畫素電路以較低頻率進行更新時，非導通狀態電晶體之漏電流會因而長時間影響畫素電路內部節點的電壓而導致發光電路的亮度不穩定。
基於上述兩因素，使畫素電路能不受發光元件兩端的電壓差而有一致的電壓操作起始點以及不受低更新頻率時長時間受到電晶體漏電流之影響是相當重要的課題。
本揭示文件的一實施例中，一種畫素電路包含驅動電晶體、第一電晶體、第二電晶體、資料寫入電路、 第一開關電路、第二開關電路、重置電路、電容及發光電路。驅動電晶體、第一電晶體及第二電晶體包含第一端、第二端及控制端。該驅動電晶體的該第一端耦接於第一節點，驅動電晶體的第二端耦接於第二節點，驅動電晶體的控制端耦接於第三節點。第一電晶體的第一端耦接於驅動電晶體的控制端，第一電晶體該第二端耦接於驅動電晶體的第一端，第一電晶體的控制端用以接收第一訊號，第一電晶體根據第一訊號而選擇性地導通。第二電晶體的第一端耦接於驅動電晶體的控制端，第二電晶體的第二端耦接於驅動電晶體的第二端，第二電晶體的控制端用以接收第二訊號，第二電晶體根據第二訊號而選擇性地導通。資料寫入電路耦接於驅動電晶體的第一端，資料寫入電路接收資料電壓並響應於第三訊號而傳遞資料電壓到第一節點。第一開關電路耦接於驅動電晶體的第一端，用以接收第一電壓，第一開關電路響應於控制訊號而傳遞第一電壓到驅動電晶體的第一端。第二開關電路耦接於驅動電晶體的該第二端，用以接收第二節點的電壓，第二開關電路響應於控制訊號而將驅動電晶體與發光單元連接。重置電路耦接於驅動電晶體的第二端，用以接收第二電壓，重置電路響應於第一訊號而傳遞第二電壓到驅動電晶體的第二端。電容，包含第一端及第二端，電容的第一端耦接於第一開關電路，電容的第二端耦接於驅動電晶體的控制端、第一電晶體的第一端及第二電晶體的第一端。發光電路耦接於第二開關電路，用以響應於第二開關電路的導通狀態而選擇 性地發光。
綜上所述，藉由控制第一節點、第二節點及第三節點的電壓，穩定畫素電路中不同節點的電壓，改善畫素電路操作時的穩定性。
100‧‧‧顯示面板
110‧‧‧源極驅動器
120‧‧‧閘極驅動器
122‧‧‧移位暫存電路
130‧‧‧發光控制器
132‧‧‧發光控制電路
140‧‧‧影像顯示區
142、142-1、142-2‧‧‧畫素電路
142a‧‧‧資料寫入電路
142b‧‧‧第一開關電路
142c‧‧‧第二開關電路
142d‧‧‧重置電路
142e‧‧‧發光電路
T1~T7‧‧‧電晶體
OVDD、OVSS、VINT‧‧‧電壓
VD‧‧‧資料電壓
CS‧‧‧電容
S1[N-1]、S1[N]、S2[N]‧‧‧訊號
EM[N]‧‧‧控制訊號
A、B、C‧‧‧節點
GL1、GL2、GL3、GLN、GLM、EL1、EL2、EL3、ELN、ELM‧‧‧掃描線
SL1、SL2、SL3、SLK‧‧‧資料線
TP1‧‧‧第一重置時間
TP2‧‧‧第二重置時間
TP3‧‧‧資料寫入時間
TP3a‧‧‧維持時間
TP4‧‧‧發光時間
第1圖繪示根據本揭示文件之一實施例的顯示面板示意圖。
第2圖繪示根據本揭示文件之一實施例的顯示面板功能方塊圖。
第3圖繪示根據本揭示文件之一實施例的畫素電路圖。
第4圖繪示對應於第3圖畫素電路的訊號時序圖。
第5圖繪示根據本揭示文件之一實施例的畫素電路於第一重置時間的操作示意圖。
第6圖繪示根據本揭示文件之一實施例的畫素電路於第二重置時間的操作示意圖。
第7圖繪示根據本揭示文件之一實施例的畫素電路於寫入時間的操作示意圖。
第8圖繪示根據本揭示文件之一實施例的畫素電路於發光時間的操作示意圖。
第9圖繪示根據本揭示文件之另一實施例的畫素電路圖。
第10圖繪示根據本揭示文件之另一實施例的畫素電路 圖。
第11圖繪示根據本揭示文件之另一實施例的訊號時序圖。
在本文中所使用的用詞「包含」、「具有」等等，均為開放性的用語，即意指「包含但不限於」。此外，本文中所使用之「及/或」，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。
於本文中，當一元件被稱為「連結」或「耦接」時，可指「電性連接」或「電性耦接」。「連結」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、...等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本揭示文件。
請參考第1圖，第1圖繪示根據本揭示文件之一實施例的顯示面板示意圖。如第1圖所示，顯示面板100包含源極驅動器110、閘極驅動器120、發光控制器130及影像顯示區140。影像顯示區140由多個掃描線GL1~GLM、多個發光控制線EL1~ELM及多個資料線SL1~SLK交錯配置而成，包含多個畫素電路142。數量K與M可以根據實際應用的面板解析度而有所調整。源極驅動器110藉由K個資料線SL1~SLK輸出源極驅動訊號到影像顯示區140給對應 的畫素電路142。閘極驅動器120藉由M個掃描線GL1~GLM輸出閘極驅動訊號到影像顯示區140給對應的畫素電路142。於一實施例中，顯示面板100為解析度1920x1080的螢幕，M為1080，K為1920。
請參考第2圖，第2圖繪示根據本揭示文件之一實施例的顯示面板功能方塊圖。閘極驅動器120包含複數個移位暫存電路122彼此串接，移位暫存電路122用以輸出脈波訊號到對應的畫素電路142。
應注意的是，為了方便說明，在第2圖中僅繪示第一級及第二級移位暫存電路122，實際數量不以此為限。第一級移位暫存電路122用以產生訊號S1[1]及訊號S2[1]，第二級移位暫存電路122用以產生訊號S1[2]及訊號S2[2]，以此類推，第N級移位暫存電路用以產生輸出訊號S1[N]及S2[N]。而每一級的移位暫存電路的輸出訊號會再輸入到下一級移位暫存電路，如第2圖所示，每一級的移位暫存電路都藉由上一級的輸出訊號當作輸入訊號，達到當前一級連動下一級的效果。
發光控制器130包含複數個發光控制電路132彼此串接，發光控制電路132用以輸出脈波訊號到對應的畫素電路142。相同地，為了方便說明，在第2圖中僅繪示第一級及第二級發光控制電路132，實際數量不以此為限。第一級發光控制電路132用以產生控制訊號EM[1]，第二級發光控制電路132用以產生控制訊號EM[2]，以此類推，第N級發光控制電路132用以產生控制訊號EM[N]。每一級的發 光控制電路的輸出訊號會再輸入到下一級發光控制電路，如第2圖所示。
第N排的畫素電路142接收由移位暫存電路122輸出的訊號S1[N]及訊號S2[N]、發光控制電路132輸出的控制訊號EM[N]及源極驅動器110輸出的資料電壓VD。於一實施例中，畫素電路142接收由當級移位暫存電路122輸出的訊號S1[N]、訊號S2[N]及上一級移位暫存電路122輸出的訊號S1[N-1]。
請參考第3圖，第3圖繪示根據本揭示文件之一實施例的畫素電路圖。此實施例以第N個畫素電路作為例子說明，畫素電路142包含電晶體T1、電晶體T2、電晶體T3、資料寫入電路142a、開關電路142b、開關電路142c、重置電路142d、發光電路142e及電容CS。
電晶體T1、電晶體T2及電晶體T3均包含第一端、第二端及控制端。電晶體T1的第一端耦接於節點A，電晶體T1的第二端耦接於節點B，電晶體T1的控制端耦接於節點C，電晶體T1根據節點C的電壓而產生決定發光電路142e亮度之驅動電流。電晶體T2的第一端耦接於電晶體T1的控制端，電晶體T2的第二端耦接於電晶體T1的第一端，電晶體T2的控制端用以接收訊號S1[N-1]，電晶體T2根據訊號S1[N-1]而選擇性地導通。電晶體T3的第一端耦接於電晶體T1的控制端，電晶體T3的第二端耦接於電晶體T1的第二端，電晶體T3的控制端用以接收訊號S1[N]，其中電晶體T3根據訊號S1[N]而選擇性地導通。
資料寫入電路142a耦接於電晶體T1的第一端，用以接收資料電壓VD，資料寫入電路142a響應於訊號S2[N]而傳遞資料電壓VD到節點A。第一開關電路142b耦接於電晶體T1的第一端，第一開關電路142b用以接收電壓OVDD，電壓OVDD可以是但不限於一高電壓，第一開關電路142b響應於控制訊號EM[N]而傳遞電壓OVDD到電晶體T1的第一端。第二開關電路142c耦接於電晶體T1的第二端，第二開關電路142c響應於控制訊號EM[N]而將電晶體T1與發光電路連接。重置電路142d耦接於電晶體T1的第二端，重置電路142d用以接收電壓VINT，重置電路142d響應於訊號S1[N-1]而傳遞電壓VINT到電晶體T1的第二端。電容CS包含第一端及第二端，電容CS的第一端耦接於第一開關電路142b，電容CS的第二端耦接於電晶體T1的控制端、電晶體T2的第一端及電晶體T3的第一端。發光電路142e耦接於第二開關電路142c，並用以響應於第二開關電路142c的導通狀態而選擇性地發光。
於一實施例中，資料寫入電路142a包含電晶體T4，電晶體T4包含第一端、第二端及控制端，電晶體T4的第一端用以接收資料電壓VD，電晶體T4的第二端耦接於電晶體T1的第一端，電晶體T4的控制端用以接收訊號S2[N]，並根據訊號S2[N]而選擇性地導通。第一開關電路142b包含電晶體T5，電晶體T5包含第一端、第二端及控制端，電晶體T5的第一端用以接收電壓OVDD，電晶體T5的第二端耦接於電晶體T1的第一端，電晶體T5的控制端用以 接收控制訊號EM[N]，電晶體T5根據控制訊號EM[N]而選擇性地導通。第二開關電路142c包含電晶體T6，電晶體T6包含第一端、第二端及控制端，電晶體T6的第一端耦接於電晶體T1的第二端，電晶體T6的第二端耦接於發光電路142e，電晶體T6的控制端用以接收控制訊號EM[N]，電晶體T6根據控制訊號EM[N]而選擇性地導通。
於一實施例中，重置電路142d包含電晶體T7，電晶體T7包含第一端、第二端及控制端，電晶體T7的第一端耦接於電晶體T1的第二端，電晶體T7的第二端用以接收電壓VINT，電壓VINT可以是但不限於一低電壓，電晶體T7的控制端用以接收訊號S1[N-1]，電晶體T7根據訊號S1[N-1]而選擇性地導通。電容CS包含第一端及第二端，電容CS的第一端耦接於第一開關電路142b，電容CS的第二端耦接於電晶體T1的控制端、電晶體T2的第一端及電晶體T3的第一端。發光電路142e包含第一端及第二端，發光電路142e的第一端耦接於第二開關電路142c，發光電路142e的第二端耦接於電壓OVSS，電壓OVSS可以是但不限於一低電壓，發光電路142e響應於第二開關電路142c的導通狀態而選擇性地發光，發光電路142e可以以一發光二極體實作。
請參考第4圖，第4圖繪示對應於第3圖畫素電路的訊號時序圖。第4圖包含第一重置時間TP1、第二重置時間TP2、寫入時間TP3及發光時間TP4。在此實施例中，訊號S1[N]及控制訊號EM[N]為兩個電壓位準相反的訊 號，以下詳細介紹畫素電路142在各個時間區間中的操作模式。
第5圖繪示根據本揭示文件之一實施例的畫素電路於第一重置時間TP1的操作示意圖。為使第5圖所示之操作模式易於理解，請同時參考第4圖及第5圖。於第一重置時間TP1中，訊號S1[N-1]為低電位，訊號S1[N]為高電位，訊號S2[N]為高電位，控制訊號EM[N]為低電位。電晶體T2、T5、T6及T7導通，電晶體T5將電壓OVDD傳遞到節點A，電晶體T2將節點A的電壓傳遞到節點C。電晶體T6及T7導通將電壓VINT傳遞到發光電路142e中的發光二極體的陽極端，電壓VINT小於電壓OVSS與發光二極體的臨界電壓之和，使得發光二極體關閉。在第一重置時間TP1區間時，節點A及節點C的電壓皆等同於電壓OVDD，電晶體T1的源極端與閘極端的電壓差VSG沒有大於臨界電壓VTH，因此電晶體T1關閉，使節點B保持在電壓VINT。於第一重置時間TP1的操作中，藉由控制節點B的電壓為電壓VINT，以重置發光二極體的陽極端的電壓。
第6圖繪示根據本揭示文件之一實施例的畫素電路於第二重置時間TP2的操作示意圖。為使第6圖所示之操作模式易於理解，請同時參考第4圖及第6圖。於第二重置時間TP2中，訊號S1[N-1]為低電位，訊號S1[N]為低電位，訊號S2[N]為高電位，控制訊號EM[N]為高電位。電晶體T2、電晶體T3及電晶體T7導通，使電壓VINT傳遞到節點A、節點B及節點C。同樣地，由於節點A及節點C的電 壓相同，電晶體T1的源極端與閘極端的電壓差值VSG小於臨界電壓VTH，因此電晶體T1關閉。因電晶體T6關閉，發光二極體的陽極端的電壓維持為第一重置時間TP1中所接收到的電壓VINT，電壓VINT小於電壓OVSS與發光二極體的臨界電壓之和，使得發光二極體關閉。於第二重置時間TP2的操作中，藉由控制節點A、節點B及節點C的電壓，以重置電晶體T1的三個端點的電壓，使得畫素電路142有一致的電壓操作起始點。
第7圖繪示根據本揭示文件之一實施例的畫素電路於寫入時間TP3的操作示意圖。為使第7圖所示之操作模式易於理解，請同時參考第4圖及第7圖。於寫入時間TP3中，訊號S1[N-1]為高電位，訊號S1[N]為低電位，訊號S2[N]為低電位，控制訊號EM[N]為高電位，電晶體T3、T4導通。電晶體T4輸出資料電壓VD到節點A，此時，電晶體T1的源極端與閘極端的電壓差值VSG大於臨界電壓VTH，電晶體T1導通，資料電壓VD經由電晶體T1的第一端節點A對電晶體T1的第二端節點B與控制端節點C充電。節點A的電壓為資料電壓VD，節點B及節點C的電壓為資料電壓VD減掉電晶體T1的臨界電壓VTH(VD-VTH)。因電晶體T6關閉，發光二極體的陽極端的電壓維持為第一重置時間TP1中所接收到的電壓VINT，電壓VINT小於電壓OVSS與發光二極體的臨界電壓之和，使得發光二極體關閉。
第8圖繪示根據本揭示文件之一實施例的畫素電路於發光時間TP4的操作示意圖。為使第8圖所示之操作 模式易於理解，請同時參考第4圖及第8圖。於發光時間TP4中，訊號S1[N-1]為高電位，訊號S1[N]為高電位，訊號S2[N]為高電位，控制訊號EM[N]為低電位，電晶體T5及T6導通。節點C的電壓維持在上一階段的資料電壓VD-臨界電壓VTH，而節點A的電壓因為電晶體T5導通而為電壓OVDD。
因此電晶體T5、T1及T6將形成一個驅動路徑，產生電流IOLED驅動發光二極體。於一實施例中，電流IOLED的大小可藉由電晶體飽和區電流公式表示為：IOLED=(1/2)k(OVDD-VD)2，其中，k表示電晶體T1的載子遷移率(carrier mobility)、閘極氧化層的單位電容大小以及閘極寬長比三者的乘積。由上述式子可知，驅動電流IOLED的大小與電晶體T1的臨界電壓無關，所以畫素電路142搭配第4圖的運作實施例可有效補償電晶體T1的臨界電壓變異。
特別注意到，於發光時間TP4時，為了維持電晶體T1被操作在飽和區，電晶體T1之第二端節點B的電壓必須小於電晶體T1之控制端節點C的電壓，因此透過關閉的電晶體T3會對於電晶體T1之控制端節點C形成一個低凖位電壓的漏電路徑，而本揭示文件的畫素電路142於發光時間TP4時，透過關閉的電晶體T2將電晶體T1第一端節點A與控制端節點C連接，節點A接收到電壓OVDD且會高於節點C的電壓，因而電晶體T2會對於電晶體T1之控制端節點C形成一個高凖位電壓的漏電路徑。藉由上述一低凖位電壓的漏電路徑與一高準位電壓的漏電路徑的平衡，以穩定電晶體T1之控制端節點C的 電壓，使得發光二極體於發光時間TP4時的亮度更為穩定。
於另一實施例中，第一開關電路142b及第二開關電路142c中的電晶體T5及T6為n型電晶體，請參考第9圖，第9圖繪示根據本揭示文件之另一實施例的畫素電路圖。畫素電路142-1中，電晶體T5及電晶體T6的控制端用以接收訊號S1[N]，電晶體T5及電晶體T6根據訊號S1[N]而選擇性地導通。在此實施例中，將電晶體T5及電晶體T6的控制端訊號從控制訊號EM[N]改為訊號S1[N]，使畫素電路142從使用四種訊號改為使用三種，進而減少電路複雜度。
於另一實施例中，電晶體T3為n型電晶體。請參考第10圖，第10圖繪示根據本揭示文件之另一實施例的畫素電路圖。畫素電路142-2中，電晶體T3的控制端用以接收控制訊號EM[N]，電晶體T3根據控制訊號EM[N]而選擇性地導通。在此實施例中，將電晶體T3的控制端訊號從訊號S1[N]改為控制訊號EM[N]，使畫素電路142從使用四種訊號改為使用三種，進而減少電路複雜度。
請參考第11圖，第11圖繪示根據本揭示文件之另一實施例的訊號時序圖。第11圖包含第一重置時間TP1、第二重置時間TP2、寫入時間TP3、維持時間TP3a及發光時間TP4。在此實施例中，將訊號S2[N]的低電位脈波寬度設計成與訊號S1[N-1]及訊號S1[N]的寬度相同，移位暫存電路122設計時，能夠使用同樣的電路架構，進而簡化整體電路的設計複雜度。具體來說，訊號S1[N-1]為訊號 S1[N]的上一級訊號，訊號S2[N]為S1[N]的下一級訊號。
綜上所述，藉由在不同操作時間中控制節點A、節點B及節點C的電壓，穩定畫素電路中不同元件的端點電壓，更考慮過往畫素電路於較低頻率的工作模式時，電晶體漏電流造成的畫面不穩定的影響，本揭示文件的畫素電路架構能夠使漏電路徑互相平衡，增加畫素電路的穩定性。
本領域技術人員應當明白，在各個實施例中，各個電路單元可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現。各個元件亦可整合至單一的積體電路晶片。上述僅為例示，本揭示內容並不以此為限。電子元件如電阻、電容、二極體、電晶體開關等等，皆可由各種適當的元件。舉例來說，電晶體T1~T7可根據需求選用金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、雙極性接面型電晶體(Bipolar Junction Transistor，BJT)或其他各種類型的電晶體實作。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
142‧‧‧畫素電路
142a‧‧‧資料寫入電路
142b‧‧‧第一開關電路
142c‧‧‧第二開關電路
142d‧‧‧重置電路
142e‧‧‧發光電路
T1~T7‧‧‧電晶體
OVDD、OVSS、VINT‧‧‧電壓
VD‧‧‧資料電壓
CS‧‧‧電容
S1[N-1]、S1[N]、S2[N]‧‧‧訊號
EM[N]‧‧‧控制訊號
A、B、C‧‧‧節點

Claims (14)

  1. 一種畫素電路，包含：一驅動電晶體，包含一第一端、一第二端及一控制端，該驅動電晶體的該第一端耦接於該畫素電路的一第一節點，該驅動電晶體的該第二端耦接於該畫素電路的一第二節點，該驅動電晶體的該控制端耦接於該畫素電路的一第三節點；一第一電晶體，包含一第一端、一第二端及一控制端，該第一電晶體的該第一端耦接於該驅動電晶體的該控制端，該第一電晶體的該第二端耦接於該驅動電晶體的該第一端，該第一電晶體的該控制端用以接收一第一訊號，其中該第一電晶體根據該第一訊號而選擇性地導通；一第二電晶體，包含一第一端、一第二端及一控制端，該第二電晶體的該第一端耦接於該驅動電晶體的該控制端，該第二電晶體的該第二端耦接於該驅動電晶體的該第二端，該第二電晶體的該控制端用以接收一第二訊號，其中該第二電晶體根據該第二訊號而選擇性地導通；一資料寫入電路，耦接於該驅動電晶體的該第一端，用以接收一資料電壓，其中該資料寫入電路響應於一第三訊號而傳遞該資料電壓到該第一節點；一第一開關電路，耦接於該驅動電晶體的該第一端，用以接收一第一電壓，其中該第一開關電路響應於一控制訊號而傳遞該第一電壓到該驅動電晶體的該第一端；一第二開關電路，耦接於該驅動電晶體的該第二端， 用以接收該第二節點的電壓，其中該第二開關電路響應於該控制訊號而選擇性地導通；一重置電路，耦接於該驅動電晶體的該第二端，用以接收一第二電壓，其中該重置電路響應於該第一訊號而傳遞該第二電壓到該驅動電晶體的該第二端；一電容，包含一第一端及一第二端，該電容的該第一端耦接於該第一開關電路，該電容的該第二端耦接於該驅動電晶體的該控制端、該第一電晶體的該第一端及該第二電晶體的該第一端；以及一發光電路，耦接於該第二開關電路，用以響應於該第二開關電路的導通狀態而選擇性地發光。
  2. 如請求項1所述之畫素電路，其中該資料寫入電路包含：一第三電晶體，包含一第一端、一第二端及一控制端，該第三電晶體的該第一端用以接收該資料電壓，該第三電晶體的該第二端耦接於該驅動電晶體的該第一端，該第三電晶體的該控制端用以接收該第三訊號，其中該第三電晶體根據該第三訊號而選擇性地導通。
  3. 如請求項1所述之畫素電路，其中該第一開關電路包含：一第四電晶體，包含一第一端、一第二端及一控制端，該第四電晶體的該第一端用以接收該第一電壓，該第 四電晶體的該第二端耦接於該驅動電晶體的該第一端，該第四電晶體的該控制端用以接收該控制訊號，其中該第四電晶體根據該控制訊號而選擇性地導通。
  4. 如請求項3所述之畫素電路，其中該第二開關電路包含：一第五電晶體，包含一第一端、一第二端及一控制端，該第五電晶體的該第一端耦接於該驅動電晶體的該第二端，該第五電晶體的該第二端耦接於該發光電路，該第五電晶體的該控制端用以接收該控制訊號，其中該第五電晶體根據該控制訊號而選擇性地導通。
  5. 如請求項4所述之畫素電路，其中該第四電晶體及該第五電晶體的每一者包含一n型電晶體及一p型電晶體的其中至少一者，該第四電晶體及該第五電晶體的該控制端用以接收該第二訊號，其中該第四電晶體及該第五電晶體根據該第二訊號而選擇性地導通。
  6. 如請求項1所述之畫素電路，其中該重置電路包含：一第六電晶體，包含一第一端、一第二端及一控制端，該第六電晶體的該第一端耦接於該驅動電晶體的該第二端，該第六電晶體的該第二端用以接收該第二電壓，該第六電晶體的該控制端用以接收該第一訊號，其中該第六 電晶體根據該第一訊號而選擇性地導通。
  7. 如請求項1所述之畫素電路，其中該第二電晶體包含一n型電晶體及一p型電晶體的其中至少一者，該第二電晶體的該控制端用以接收該控制訊號，其中該第二電晶體根據該控制訊號而選擇性地導通。
  8. 如請求項1所述之畫素電路，其中該第二訊號及該控制訊號為兩個電壓波型相位相反的訊號。
  9. 如請求項1所述之畫素電路，其中該第二訊號為一當級訊號，該第一訊號為一上一級訊號。
  10. 如請求項9所述之畫素電路，其中該第二訊號為一當級訊號，該第三訊號為一下一級訊號。
  11. 如請求項1所述之畫素電路，其中該畫素電路操作於一第一重置時間，於該第一重置時間區間時該第一訊號及該控制訊號為低電位，該第一開關電路傳遞該第一電壓到該第一節點，該第一電晶體導通以傳遞該第一節點的電壓到該第三節點，該重置電路傳遞該第二電壓到該第二節點。
  12. 如請求項11所述之畫素電路，其中該畫 素電路操作於一第二重置時間，於該第二重置時間區間時該第一訊號及該第二訊號為低電位，該重置電路傳遞該第二電壓到該第二節點，該第二電晶體導通以傳遞該第二節點的電壓到該第三節點，該第一電晶體導通以傳遞該第三節點的電壓到該第一節點。
  13. 如請求項12所述之畫素電路，其中該畫素電路操作一寫入時間，於該寫入時間區間時該第二訊號及該第三訊號為低電位，該資料寫入電路傳遞該資料電壓到該第一節點，該驅動電晶體導通以該資料電壓對該第二節點與該第三節點充電。
  14. 如請求項13所述之畫素電路，其中該畫素電路操作於一發光時間，於該發光時間區間時該控制訊號為低電位，該第一開關電路傳遞該第一電壓到該第一節點，該第二開關電路連接該驅動電晶體及該發光電路，該驅動電晶體產生一驅動電流流經該發光電路，該發光電路響應於該驅動電流而產生相對應的一亮度。
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