CN111341251B

CN111341251B - 像素电路

Info

Publication number: CN111341251B
Application number: CN202010000817.4A
Authority: CN
Inventors: 郑贸熏; 陈奕冏; 洪嘉泽
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-05-17
Filing date: 2020-01-02
Publication date: 2021-06-01
Anticipated expiration: 2040-01-02
Also published as: TWI696993B; CN111341251A; TW202044225A

Abstract

一种像素电路包含驱动晶体管、第一晶体管、第二晶体管、数据写入电路、第一开关电路、第二开关电路、重置电路、电容及发光电路。驱动晶体管耦接于第一节点、第二节点及第三节点。第一晶体管根据第一信号而选择性地导通。第二晶体管根据第二信号而选择性地导通。数据写入电路响应于第三信号而传递数据电压到第一节点。第一开关电路响应于控制信号而传递第一电压到驱动晶体管。第二开关电路响应于控制信号而将驱动晶体管与发光电路连接。重置电路响应于第一信号而传递第二电压到驱动晶体管。

Description

像素电路

技术领域

本发明有关于一种像素电路，特别是一种能够改善稳定性的像素电路。

背景技术

发光电路两端的电压差会随着当前发光亮度的不同而有差异，这样的差异会使得像素电路面临到不一致的电压操作起始点，此不一致性会影响到后续像素电路电压操作的一致性以及发光电路的发光表现。

另外，当像素电路以较低频率进行更新时，非导通状态晶体管的漏电流会因而长时间影响像素电路内部节点的电压而导致发光电路的亮度不稳定。

基于上述两因素，使像素电路能不受发光元件两端的电压差而有一致的电压操作起始点以及不受低更新频率时长时间受到晶体管漏电流的影响是相当重要的课题。

发明内容

本发明的一实施例中，一种像素电路包含驱动晶体管、第一晶体管、第二晶体管、数据写入电路、第一开关电路、第二开关电路、重置电路、电容及发光电路。驱动晶体管、第一晶体管及第二晶体管包含第一端、第二端及控制端。该驱动晶体管的该第一端耦接于第一节点，驱动晶体管的第二端耦接于第二节点，驱动晶体管的控制端耦接于第三节点。第一晶体管的第一端耦接于驱动晶体管的控制端，第一晶体管该第二端耦接于驱动晶体管的第一端，第一晶体管的控制端用以接收第一信号，第一晶体管根据第一信号而选择性地导通。第二晶体管的第一端耦接于驱动晶体管的控制端，第二晶体管的第二端耦接于驱动晶体管的第二端，第二晶体管的控制端用以接收第二信号，第二晶体管根据第二信号而选择性地导通。数据写入电路耦接于驱动晶体管的第一端，数据写入电路接收数据电压并响应于第三信号而传递数据电压到第一节点。第一开关电路耦接于驱动晶体管的第一端，用以接收第一电压，第一开关电路响应于控制信号而传递第一电压到驱动晶体管的第一端。第二开关电路耦接于驱动晶体管的该第二端，用以接收第二节点的电压，第二开关电路响应于控制信号而将驱动晶体管与发光单元连接。重置电路耦接于驱动晶体管的第二端，用以接收第二电压，重置电路响应于第一信号而传递第二电压到驱动晶体管的第二端。电容，包含第一端及第二端，电容的第一端耦接于第一开关电路，电容的第二端耦接于驱动晶体管的控制端、第一晶体管的第一端及第二晶体管的第一端。发光电路耦接于第二开关电路，用以响应于第二开关电路的导通状态而选择性地发光。

综上所述，藉由控制第一节点、第二节点及第三节点的电压，稳定像素电路中不同节点的电压，改善像素电路操作时的稳定性。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明的一实施例的显示面板示意图。

图2为根据本发明的一实施例的显示面板功能方块图。

图3为根据本发明的一实施例的像素电路图。

图4为对应于图3像素电路的信号时序图。

图5为根据本发明的一实施例的像素电路于第一重置时间的操作示意图。

图6为根据本发明的一实施例的像素电路于第二重置时间的操作示意图。

图7为根据本发明的一实施例的像素电路于写入时间的操作示意图。

图8为根据本发明的一实施例的像素电路于发光时间的操作示意图。

图9为根据本发明的另一实施例的像素电路图。

图10为根据本发明的另一实施例的像素电路图。

图11为根据本发明的另一实施例的信号时序图。

其中，附图标记：

100：显示面板

110：源极驱动器

120：栅极驱动器

122：移位寄存电路

130：发光控制器

132：发光控制电路

140：影像显示区

142、142-1、142-2：像素电路

142a：数据写入电路

142b：第一开关电路

142c：第二开关电路

142d：重置电路

142e：发光电路

T1～T7：晶体管

OVDD、OVSS、VINT：电压

VD：数据电压

CS：电容

S1[N-1]、S1[N]、S2[N]：信号

EM[N]：控制信号

A、B、C：节点

GL1、GL2、GL3、GLN、GLM、EL1、EL2、EL3、ELN、ELM：扫描线

SL1、SL2、SL3、SLK：数据线

TP1：第一重置时间

TP2：第二重置时间

TP3：数据写入时间

TP3a：维持时间

TP4：发光时间

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

在本文中所使用的用词「包含」、「具有」等等，均为开放性的用语，即意指「包含但不限于」。此外，本文中所使用的「和/或」，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为「连结」或「耦接」时，可指「电性连接」或「电性耦接」。「连结」或「耦接」亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用「第一」、「第二」、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。

请参考图1，图1为根据本发明的一实施例的显示面板示意图。如图1所示，显示面板100包含源极驱动器110、栅极驱动器120、发光控制器130及影像显示区140。影像显示区140由多个扫描线GL1～GLM、多个发光控制线EL1～ELM及多个数据线SL1～SLK交错配置而成，包含多个像素电路142。数量K与M可以根据实际应用的面板解析度而有所调整。源极驱动器110藉由K个数据线SL1～SLK输出源极驱动信号到影像显示区140给对应的像素电路142。栅极驱动器120藉由M个扫描线GL1～GLM输出栅极驱动信号到影像显示区140给对应的像素电路142。于一实施例中，显示面板100为解析度1920x1080的屏幕，M为1080，K为1920。

请参考图2，图2为根据本发明的一实施例的显示面板功能方块图。栅极驱动器120包含多个移位寄存电路122彼此串接，移位寄存电路122用以输出脉波信号到对应的像素电路142。

应注意的是，为了方便说明，在图2中仅绘示第一级及第二级移位寄存电路122，实际数量不以此为限。第一级移位寄存电路122用以产生信号S1[1]及信号S2[1]，第二级移位寄存电路122用以产生信号S1[2]及信号S2[2]，以此类推，第N级移位寄存电路用以产生输出信号S1[N]及S2[N]。而每一级的移位寄存电路的输出信号会再输入到下一级移位寄存电路，如图2所示，每一级的移位寄存电路都藉由上一级的输出信号当作输入信号，达到当前一级连动下一级的效果。

发光控制器130包含多个发光控制电路132彼此串接，发光控制电路132用以输出脉波信号到对应的像素电路142。相同地，为了方便说明，在图2中仅绘示第一级及第二级发光控制电路132，实际数量不以此为限。第一级发光控制电路132用以产生控制信号EM[1]，第二级发光控制电路132用以产生控制信号EM[2]，以此类推，第N级发光控制电路132用以产生控制信号EM[N]。每一级的发光控制电路的输出信号会再输入到下一级发光控制电路，如图2所示。

第N排的像素电路142接收由移位寄存电路122输出的信号S1[N]及信号S2[N]、发光控制电路132输出的控制信号EM[N]及源极驱动器110输出的数据电压VD。于一实施例中，像素电路142接收由当级移位寄存电路122输出的信号S1[N]、信号S2[N]及上一级移位寄存电路122输出的信号S1[N-1]。

请参考图3，图3为根据本发明的一实施例的像素电路图。此实施例以第N个像素电路作为例子说明，像素电路142包含晶体管T1、晶体管T2、晶体管T3、数据写入电路142a、开关电路142b、开关电路142c、重置电路142d、发光电路142e及电容CS。

晶体管T1、晶体管T2及晶体管T3均包含第一端、第二端及控制端。晶体管T1的第一端耦接于节点A，晶体管T1的第二端耦接于节点B，晶体管T1的控制端耦接于节点C，晶体管T1根据节点C的电压而产生决定发光电路142e亮度的驱动电流。晶体管T2的第一端耦接于晶体管T1的控制端，晶体管T2的第二端耦接于晶体管T1的第一端，晶体管T2的控制端用以接收信号S1[N-1]，晶体管T2根据信号S1[N-1]而选择性地导通。晶体管T3的第一端耦接于晶体管T1的控制端，晶体管T3的第二端耦接于晶体管T1的第二端，晶体管T3的控制端用以接收信号S1[N]，其中晶体管T3根据信号S1[N]而选择性地导通。

数据写入电路142a耦接于晶体管T1的第一端，用以接收数据电压VD，数据写入电路142a响应于信号S2[N]而传递数据电压VD到节点A。第一开关电路142b耦接于晶体管T1的第一端，第一开关电路142b用以接收电压OVDD，电压OVDD可以是但不限于一高电压，第一开关电路142b响应于控制信号EM[N]而传递电压OVDD到晶体管T1的第一端。第二开关电路142c耦接于晶体管T1的第二端，第二开关电路142c响应于控制信号EM[N]而将晶体管T1与发光电路连接。重置电路142d耦接于晶体管T1的第二端，重置电路142d用以接收电压VINT，重置电路142d响应于信号S1[N-1]而传递电压VINT到晶体管T1的第二端。电容CS包含第一端及第二端，电容CS的第一端耦接于第一开关电路142b，电容CS的第二端耦接于晶体管T1的控制端、晶体管T2的第一端及晶体管T3的第一端。发光电路142e耦接于第二开关电路142c，并用以响应于第二开关电路142c的导通状态而选择性地发光。

于一实施例中，数据写入电路142a包含晶体管T4，晶体管T4包含第一端、第二端及控制端，晶体管T4的第一端用以接收数据电压VD，晶体管T4的第二端耦接于晶体管T1的第一端，晶体管T4的控制端用以接收信号S2[N]，并根据信号S2[N]而选择性地导通。第一开关电路142b包含晶体管T5，晶体管T5包含第一端、第二端及控制端，晶体管T5的第一端用以接收电压OVDD，晶体管T5的第二端耦接于晶体管T1的第一端，晶体管T5的控制端用以接收控制信号EM[N]，晶体管T5根据控制信号EM[N]而选择性地导通。第二开关电路142c包含晶体管T6，晶体管T6包含第一端、第二端及控制端，晶体管T6的第一端耦接于晶体管T1的第二端，晶体管T6的第二端耦接于发光电路142e，晶体管T6的控制端用以接收控制信号EM[N]，晶体管T6根据控制信号EM[N]而选择性地导通。

于一实施例中，重置电路142d包含晶体管T7，晶体管T7包含第一端、第二端及控制端，晶体管T7的第一端耦接于晶体管T1的第二端，晶体管T7的第二端用以接收电压VINT，电压VINT可以是但不限于一低电压，晶体管T7的控制端用以接收信号S1[N-1]，晶体管T7根据信号S1[N-1]而选择性地导通。电容CS包含第一端及第二端，电容CS的第一端耦接于第一开关电路142b，电容CS的第二端耦接于晶体管T1的控制端、晶体管T2的第一端及晶体管T3的第一端。发光电路142e包含第一端及第二端，发光电路142e的第一端耦接于第二开关电路142c，发光电路142e的第二端耦接于电压OVSS，电压OVSS可以是但不限于一低电压，发光电路142e响应于第二开关电路142c的导通状态而选择性地发光，发光电路142e可以以一发光二极管实作。

请参考图4，图4为对应于图3像素电路的信号时序图。图4包含第一重置时间TP1、第二重置时间TP2、写入时间TP3及发光时间TP4。在此实施例中，信号S1[N]及控制信号EM[N]为两个电压电位相反的信号，以下详细介绍像素电路142在各个时间区间中的操作模式。

图5为根据本发明的一实施例的像素电路于第一重置时间TP1的操作示意图。为使图5所示的操作模式易于理解，请同时参考图4及图5。于第一重置时间TP1中，信号S1[N-1]为低电位，信号S1[N]为高电位，信号S2[N]为高电位，控制信号EM[N]为低电位。晶体管T2、T5、T6及T7导通，晶体管T5将电压OVDD传递到节点A，晶体管T2将节点A的电压传递到节点C。晶体管T6及T7导通将电压VINT传递到发光电路142e中的发光二极管的阳极端，电压VINT小于电压OVSS与发光二极管的临界电压之和，使得发光二极管关闭。在第一重置时间TP1区间时，节点A及节点C的电压皆等同于电压OVDD，晶体管T1的源极端与栅极端的电压差VSG没有大于临界电压VTH，因此晶体管T1关闭，使节点B保持在电压VINT。于第一重置时间TP1的操作中，藉由控制节点B的电压为电压VINT，以重置发光二极管的阳极端的电压。

图6为根据本发明的一实施例的像素电路于第二重置时间TP2的操作示意图。为使图6所示的操作模式易于理解，请同时参考图4及图6。于第二重置时间TP2中，信号S1[N-1]为低电位，信号S1[N]为低电位，信号S2[N]为高电位，控制信号EM[N]为高电位。晶体管T2、晶体管T3及晶体管T7导通，使电压VINT传递到节点A、节点B及节点C。同样地，由于节点A及节点C的电压相同，晶体管T1的源极端与栅极端的电压差值VSG小于临界电压VTH，因此晶体管T1关闭。因晶体管T6关闭，发光二极管的阳极端的电压维持为第一重置时间TP1中所接收到的电压VINT，电压VINT小于电压OVSS与发光二极管的临界电压之和，使得发光二极管关闭。于第二重置时间TP2的操作中，藉由控制节点A、节点B及节点C的电压，以重置晶体管T1的三个端点的电压，使得像素电路142有一致的电压操作起始点。

图7为根据本发明的一实施例的像素电路于写入时间TP3的操作示意图。为使图7所示的操作模式易于理解，请同时参考图4及图7。于写入时间TP3中，信号S1[N-1]为高电位，信号S1[N]为低电位，信号S2[N]为低电位，控制信号EM[N]为高电位，晶体管T3、T4导通。晶体管T4输出数据电压VD到节点A，此时，晶体管T1的源极端与栅极端的电压差值VSG大于临界电压VTH，晶体管T1导通，数据电压VD经由晶体管T1的第一端节点A对晶体管T1的第二端节点B与控制端节点C充电。节点A的电压为数据电压VD，节点B及节点C的电压为数据电压VD减掉晶体管T1的临界电压VTH(VD-VTH)。因晶体管T6关闭，发光二极管的阳极端的电压维持为第一重置时间TP1中所接收到的电压VINT，电压VINT小于电压OVSS与发光二极管的临界电压之和，使得发光二极管关闭。

图8为根据本发明的一实施例的像素电路于发光时间TP4的操作示意图。为使图8所示的操作模式易于理解，请同时参考图4及图8。于发光时间TP4中，信号S1[N-1]为高电位，信号S1[N]为高电位，信号S2[N]为高电位，控制信号EM[N]为低电位，晶体管T5及T6导通。节点C的电压维持在上一阶段的数据电压VD-临界电压VTH，而节点A的电压因为晶体管T5导通而为电压OVDD。

因此晶体管T5、T1及T6将形成一个驱动路径，产生电流IOLED驱动发光二极管。于一实施例中，电流IOLED的大小可藉由晶体管饱和区电流公式表示为：IOLED＝(1/2)k(OVDD-VD)2，其中，k表示晶体管T1的载子迁移率(carrier mobility)、栅极氧化层的单位电容大小以及栅极宽长比三者的乘积。由上述式子可知，驱动电流IOLED的大小与晶体管T1的临界电压无关，所以像素电路142搭配图4的运作实施例可有效补偿晶体管T1的临界电压变异。

特别注意到，于发光时间TP4时，为了维持晶体管T1被操作在饱和区，晶体管T1的第二端节点B的电压必须小于晶体管T1的控制端节点C的电压，因此通过关闭的晶体管T3会对于晶体管T1的控制端节点C形成一个低凖位电压的漏电路径，而本发明的像素电路142于发光时间TP4时，通过关闭的晶体管T2将晶体管T1第一端节点A与控制端节点C连接，节点A接收到电压OVDD且会高于节点C的电压，因而晶体管T2会对于晶体管T1的控制端节点C形成一个高电位电压的漏电路径。藉由上述一低凖位电压的漏电路径与一高电位电压的漏电路径的平衡，以稳定晶体管T1的控制端节点C的电压，使得发光二极管于发光时间TP4时的亮度更为稳定。

于另一实施例中，第一开关电路142b及第二开关电路142c中的晶体管T5及T6为n型晶体管，请参考图9，图9为根据本发明的另一实施例的像素电路图。像素电路142-1中，晶体管T5及晶体管T6的控制端用以接收信号S1[N]，晶体管T5及晶体管T6根据信号S1[N]而选择性地导通。在此实施例中，将晶体管T5及晶体管T6的控制端信号从控制信号EM[N]改为信号S1[N]，使像素电路142从使用四种信号改为使用三种，进而减少电路复杂度。

于另一实施例中，晶体管T3为n型晶体管。请参考图10，图10为根据本发明的另一实施例的像素电路图。像素电路142-2中，晶体管T3的控制端用以接收控制信号EM[N]，晶体管T3根据控制信号EM[N]而选择性地导通。在此实施例中，将晶体管T3的控制端信号从信号S1[N]改为控制信号EM[N]，使像素电路142从使用四种信号改为使用三种，进而减少电路复杂度。

请参考图11，图11为根据本发明的另一实施例的信号时序图。图11包含第一重置时间TP1、第二重置时间TP2、写入时间TP3、维持时间TP3a及发光时间TP4。在此实施例中，将信号S2[N]的低电位脉波宽度设计成与信号S1[N-1]及信号S1[N]的宽度相同，移位寄存电路122设计时，能够使用同样的电路架构，进而简化整体电路的设计复杂度。具体来说，信号S1[N-1]为信号S1[N]的上一级信号，信号S2[N]为S1[N]的下一级信号。

综上所述，藉由在不同操作时间中控制节点A、节点B及节点C的电压，稳定像素电路中不同元件的端点电压，更考虑过往像素电路于较低频率的工作模式时，晶体管漏电流造成的画面不稳定的影响，本发明的像素电路架构能够使漏电路径互相平衡，增加像素电路的稳定性。

本领域技术人员应当明白，在各个实施例中，各个电路单元可以由各种类型的数字或模拟电路实现，亦可分别由不同的集成电路芯片实现。各个元件亦可整合至单一的集成电路芯片。上述仅为例示，本发明内容并不以此为限。电子元件如电阻、电容、二极管、晶体管开关等等，皆可由各种适当的元件。举例来说，晶体管T1～T7可根据需求选用金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、双极性接面型晶体管(Bipolar Junction Transistor，BJT)或其他各种类型的晶体管实作。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种像素电路，其特征在于，包含：

一驱动晶体管，包含一第一端、一第二端及一控制端，该驱动晶体管的该第一端耦接于该像素电路的一第一节点，该驱动晶体管的该第二端耦接于该像素电路的一第二节点，该驱动晶体管的该控制端耦接于该像素电路的一第三节点；

一第一晶体管，包含一第一端、一第二端及一控制端，该第一晶体管的该第一端耦接于该驱动晶体管的该控制端，该第一晶体管的该第二端耦接于该驱动晶体管的该第一端，该第一晶体管的该控制端用以接收一第一信号，

其中该第一晶体管根据该第一信号而选择性地导通；

一第二晶体管，包含一第一端、一第二端及一控制端，该第二晶体管的该第一端耦接于该驱动晶体管的该控制端，该第二晶体管的该第二端耦接于该驱动晶体管的该第二端，该第二晶体管的该控制端用以接收一第二信号，其中该第二晶体管根据该第二信号而选择性地导通；

一数据写入电路，耦接于该驱动晶体管的该第一端，用以接收一数据电压，其中该数据写入电路响应于一第三信号而传递该数据电压到该第一节点；

一第一开关电路，耦接于该驱动晶体管的该第一端，用以接收一第一电压，其中该第一开关电路响应于一控制信号而传递该第一电压到该驱动晶体管的该第一端；

一第二开关电路，耦接于该驱动晶体管的该第二端，用以接收该第二节点的电压，其中该第二开关电路响应于该控制信号而选择性地导通；

一重置电路，耦接于该驱动晶体管的该第二端，用以接收一第二电压，其中该重置电路响应于该第一信号而传递该第二电压到该驱动晶体管的该第二端；

一电容，包含一第一端及一第二端，该电容的该第一端耦接于该第一开关电路，该电容的该第二端耦接于该驱动晶体管的该控制端、该第一晶体管的该第一端及该第二晶体管的该第一端；以及

一发光电路，耦接于该第二开关电路，用以响应于该第二开关电路的导通状态而选择性地发光；

于一第一重置时间区间，该第一信号及该控制信号为低电位，该第一开关电路传递该第一电压到该第一节点，该第一晶体管导通以传递该第一节点的电压到该第三节点，该重置电路传递该第二电压到该第二节点；

于一第二重置时间区间，该第一信号及该第二信号为低电位，该重置电路传递该第二电压到该第二节点，该第二晶体管导通以传递该第二节点的电压到该第三节点，该第一晶体管导通以传递该第三节点的电压到该第一节点；

于一写入时间区间，该第二信号及该第三信号为低电位，该数据写入电路传递该数据电压到该第一节点，该驱动晶体管导通以该数据电压对该第二节点与该第三节点充电；以及，

于一发光时间区间，该控制信号为低电位，该第一开关电路传递该第一电压到该第一节点，该第二开关电路连接该驱动晶体管及该发光电路，该驱动晶体管产生一驱动电流流经该发光电路，该发光电路响应于该驱动电流而产生相对应的一亮度。

2.如权利要求1所述的像素电路，其特征在于，该数据写入电路包含：

一第三晶体管，包含一第一端、一第二端及一控制端，该第三晶体管的该第一端用以接收该数据电压，该第三晶体管的该第二端耦接于该驱动晶体管的该第一端，该第三晶体管的该控制端用以接收该第三信号，其中该第三晶体管根据该第三信号而选择性地导通。

3.如权利要求1所述的像素电路，其特征在于，该第一开关电路包含：

一第四晶体管，包含一第一端、一第二端及一控制端，该第四晶体管的该第一端用以接收该第一电压，该第四晶体管的该第二端耦接于该驱动晶体管的该第一端，该第四晶体管的该控制端用以接收该控制信号，其中该第四晶体管根据该控制信号而选择性地导通。

4.如权利要求3所述的像素电路，其特征在于，该第二开关电路包含：

一第五晶体管，包含一第一端、一第二端及一控制端，该第五晶体管的该第一端耦接于该驱动晶体管的该第二端，该第五晶体管的该第二端耦接于该发光电路，该第五晶体管的该控制端用以接收该控制信号，其中该第五晶体管根据该控制信号而选择性地导通。

5.如权利要求4所述的像素电路，其特征在于，该第四晶体管及该第五晶体管的每一者包含一n型晶体管及一p型晶体管的其中至少一者，该第四晶体管及该第五晶体管的该控制端用以接收该第二信号，其中该第四晶体管及该第五晶体管根据该第二信号而选择性地导通。

6.如权利要求1所述的像素电路，其特征在于，该重置电路包含：

一第六晶体管，包含一第一端、一第二端及一控制端，该第六晶体管的该第一端耦接于该驱动晶体管的该第二端，该第六晶体管的该第二端用以接收该第二电压，该第六晶体管的该控制端用以接收该第一信号，其中该第六晶体管根据该第一信号而选择性地导通。

7.如权利要求1所述的像素电路，其特征在于，该第二晶体管包含一n型晶体管及一p型晶体管的其中至少一者，该第二晶体管的该控制端用以接收该控制信号，其中该第二晶体管根据该控制信号而选择性地导通。

8.如权利要求1所述的像素电路，其特征在于，该第二信号及该控制信号为两个电压波型相位相反的信号。

9.如权利要求1所述的像素电路，其特征在于，该第二信号为一当级信号，该第一信号为一上一级信号。

10.如权利要求9所述的像素电路，其特征在于，该第二信号为一当级信号，该第三信号为一下一级信号。