TW202228110A - 畫素電路 - Google Patents

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Abstract

一種畫素電路，其包含發光單元、第一電晶體、驅動電路、脈波寬度決定電路、驅動振幅決定電路以及重置電路。第一電晶體耦接發光單元，用以響應於第一節點的電壓導通。驅動電路用以提供對應於第二節點的電壓的驅動電流至第一電晶體。脈波寬度決定電路用以選擇性地將第一驅動訊號傳遞至第一節點以導通第一電晶體而決定驅動電流的脈波寬度。驅動振幅決定電路耦接第二節點，用以決定驅動電流的振幅大小。重置電路用以在重置訊號的電壓變化時重置第一節點的電壓和第二節點的電壓。

Description

畫素電路
本揭示文件是關於一種畫素電路，特別是一種關於常黑型(Normally black，簡稱NB)的畫素電路。
在一般採用常白型(Normally white，簡稱NW) 的顯示面板中，為了產生低灰階的顯示畫面，需要提高與發光單元耦接的驅動電晶體的控制端的電壓使其關閉，進而降低發光單元發光的時間以減低灰階。
然而，在大尺寸的顯示面板中，畫素電路與電源訊號的入力點間可能會產生較大的電壓降與訊號延遲，導致顯示面板產生漏光而無法畫面全黑的問題
本揭示文件提供一種畫素電路，其包含發光單元、第一電晶體、驅動電路、脈波寬度決定電路、驅動振幅決定電路以及重置電路。第一電晶體耦接發光單元，用以響應於第一節點的電壓導通。驅動電路用以提供對應於第二節點的電壓的驅動電流至第一電晶體。脈波寬度決定電路用以選擇性地將第一驅動訊號傳遞至第一節點以導通第一電晶體而決定驅動電流的脈波寬度。驅動振幅決定電路耦接第二節點，用以響應於第一閘極訊號，以根據第一資料訊號決定驅動電流的振幅大小。重置電路用以在重置訊號的電壓變化時重置第一節點的電壓和第二節點的電壓。
上述的畫素電路的優點之一，在於藉由常黑型的畫素電路，解決顯示面板在低灰階情況時因為漏光導致無法畫面全黑的問題。
下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅僅用以解釋本發明，並不用來限定本發明，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明揭示內容所涵蓋的範圍。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
第1圖為根據本揭示文件一些實施例所繪示的畫素電路100的功能方塊圖。如第1圖所示，畫素電路100包含發光單元EU、第一電晶體T1、驅動電路110、脈波寬度決定電路120、驅動振幅決定電路130以及重置電路140。
結構上，第一電晶體T1耦接於發光單元EU以及驅動電路110之間。第一電晶體T1的控制端耦接第一節點N1。脈波寬度決定電路120透過第一節點N1耦接第一電晶體T1的控制端。重置電路140分別耦接第一電晶體T1的控制端以及驅動電路110於第一節點N1以及第二節點N2。驅動振幅決定電路130透過第二節點N2耦接驅動電路110。
操作上，驅動電路110用以提供對應於第二節點N2的電壓的驅動電流I至第一電晶體T1，而第一電晶體T1則用以響應於第一節點N1的電壓導通。在本揭示文件的實施例中，第一電晶體T1為N型金氧半導體(NMOS)。
脈波寬度決定電路120用以選擇性地將驅動訊號VDD傳遞至第一節點N1以導通第一電晶體T1，而決定驅動電流I的脈波寬度。更詳細地說，脈波寬度決定電路120會根據資料訊號Sdata1和脈衝訊號SWEEP決定是否致能。當脈波寬度決定電路120致能時，第一節點N1便會接收到驅動訊號VDD，進而導通第一電晶體T1。也就是說，脈波寬度決定電路120能夠控制第一電晶體T1的導通時間，以決定驅動電流I的脈波寬度。
驅動振幅決定電路130用以響應於閘極訊號GS，以將資料訊號Sdata2傳遞至第二節點N2。如此一來，驅動電路110便能產生對應資料訊號Sdata2的驅動電流I。
重置電路140用以在重置訊號Vini的電壓變化時，重置第一節點N1的電壓和第二節點N2的電壓。
第2圖為根據本揭示文件一實施例所繪示的畫素電路100的示意圖。如第2圖所示，驅動電路110包含第二電晶體T2、第三電晶體T3，其各自包含第一端、第二端和控制端，且驅動電路110還包含第一電容C1。第二電晶體T2的第一端用以接收驅動訊號VDD，第二電晶體T2的第二端耦接第一電晶體T1的第一端，第二電晶體T2的控制端耦接第二節點N2。第三電晶體T3的第一端耦接第二節點N2，第三電晶體T3的第二端耦接第一電晶體T1的第一端，第三電晶體T3的控制端用以接收補償訊號Comp。在一些實施例中，驅動電路110的第一電容C1可以省略。
脈波寬度決定電路120包含第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7，其各自包含第一端、第二端和控制端，且脈波寬度決定電路120還包含第二電容C2以及第三電容C3。第四電晶體T4的第一端耦接第三節點N3，第四電晶體T4的第二端耦接第一節點N1，第四電晶體T4的控制端用以接收發光訊號EM。第五電晶體T5的第一端用以接收驅動訊號VDD，第五電晶體T5的控制端耦接第四節點N4，第五電晶體T5的第二端耦接第三節點N3。第六電晶體T6的第一端耦接第四節點N4，第六電晶體T6的第二端耦接第三節點N3，第六電晶體T6的控制端用以接收補償訊號Comp。第七電晶體T7的第一端用以接收資料訊號Sdata1，第七電晶體T7的第二端耦接第五節點N5，第七電晶體T7的控制端用以接收閘極訊號GS。第二電容C2包含第一端以及第二端。第二電容C2的第一端用以接收脈衝訊號SWEEP，第二電容C2的第二端耦接第五節點N5。第三電容C3耦接於第四節點N4以及第五節點N5之間。
驅動振幅決定電路130包含第八電晶體T8以及第四電容C4。第八電晶體T8包含第一端、第二端以及控制端。第八電晶體T8的第一端用以接收資料訊號Sdata2，第八電晶體T8的控制端用以接收閘極訊號GS。第四電容C4包含第一端及第二端。第四電容C4的第一端耦接第八電晶體T8的第二端，第四電容C4的第二端耦接第二節點N2。
重置電路140包含第九電晶體T9、第十電晶體T10含第十一電晶體T11，其各自包含第一端、第二端以及控制端，且重置電路140還包含第五電容C5。第九電晶體T9的第一端耦接第一節點N1，第九電晶體T9的第二端用以接收驅動訊號VSS，第九電晶體T9的控制端用以接收重置訊號Vini。第四電容C4包含第一端以及第二端。第四電容C4的第一端耦接第一節點N1，第四電容C4的第二端用以接收驅動訊號VSS。第十電晶體T10的第一端用以接收重置訊號Vini，第十電晶體T10的第二端耦接第二節點N2，第十電晶體T10的控制端與第一端耦接於第六節點N6。第十一電晶體T11的第一端耦接第四節點N4，第十一電晶體T11的第二端與第十一電晶體T11的控制端耦接於第六節點N6。
在第2圖的實施例中，驅動電路110以及脈波寬度決定電路120是耦接到相同的訊號源以共同接收相同驅動訊號VDD。然而，在一些其他的實施例中，驅動電路110以及脈波寬度決定電路120可以各自耦接於不同的訊號源以分別接收不同的驅動訊號。藉由將驅動電路110以及脈波寬度決定電路120的訊號源獨立，可以避免驅動訊號VDD的電壓降(IR-drop)耦合至脈波寬度決定電路120的第五電晶體T5的第一端，以避免脈波寬度決定電路120提供給第一節點N1的電壓下降。
第3圖為根據本揭示文件一實施例所繪示的畫素電路100的訊號時序波形圖。如第3圖所示，畫素電路100的訊號時序可分為四個階段，分別為重置階段、補償階段、寫入階段與發光階段。驅動訊號VDD具有第一電壓準位V1，而驅動訊號VSS具有低於第一電壓準位V1的第二電壓準位V2。資料訊號Sdata1、Sdata2則分別具有資料電壓Vs1以及資料電壓Vs2。
在一些實施例中，資料電壓Vs1以及資料電壓Vs2介於第一電壓準位V1與第二電壓準位V2之間，且資料電壓Vs1以及資料電壓Vs2可以為相等的電壓準位。
第4A~4D圖為根據本揭示文件一實施例所繪示的畫素電路100的操作示意圖。以下將以第4A~4D圖搭配第3圖更詳細地說明畫素電路100的操作流程。
如第4A圖所示，於重置階段，重置訊號Vini會提供邏輯高準位(Logic High level，例如可使P型電晶體導通的第二電壓準位V2)，使對應的第九電晶體T9、第十電晶體T10以及第十一電晶體T11導通。發光訊號EM、補償訊號Comp以及閘極訊號GS則會提供邏輯低準位(Logic Low level，例如可使P型電晶體關斷的第一電壓準位V1)，使對應的第三電晶體T3、第四電晶體T4、第六電晶體T6、第七電晶體T7以及第八電晶體T8關斷。
此時，第一節點N1會透過第九電晶體T9接收驅動訊號VSS，使得第一節點N1的電壓被重置為第二電壓準位V2。第二節點N2、第四節點N4以及第六節點N6則會接收重置訊號Vini，使得第二節點N2、第四節點N4以及第六節點N6的電壓也被重置為第二電壓準位V2。
如此一來，第一電晶體T1會因為第一節點N1的第二電壓準位V2而關斷。第二電晶體T2、第五電晶體T5則會分別因為第二節點N2以及第四節點N4的第二電壓準位V2而導通，使得驅動訊號VDD能夠分別傳遞至第二電晶體T2的第二端以及第三節點N3。
如第4B圖所示，於補償階段，重置訊號Vini會從第二電壓準位V2變化至第一電壓準位V1，使得對應的第九電晶體T9、第十電晶體T10以及第十一電晶體T11關斷。補償訊號Comp以及閘極訊號GS則會由第一電壓準位V1變化至第二電壓準位V2，以致能對應的第三電晶體T3、第六電晶體T6、第七電晶體T7以及第八電晶體T8。發光訊號EM則會持續提供邏輯低準位，使得第四電晶體T4保持關斷。
此時，第二節點N2與第二電晶體T2的第二端之間形成一條充電路徑，使得第二電晶體T2的第二端的高電壓(亦即，驅動訊號VDD的第一電壓準位V1)會經由第三電晶體T3對第二節點N2持續充電，直到第二節點N2的電壓與第二電晶體T2的第一端的電壓之差值，達到第二電晶體T2的臨界電壓為止，其中具有第二電壓準位V2的資料訊號Sdata2用於穩定第四電容C4的第一端。
另一方面，第四節點N4與第五電晶體T5的第二端之間也會形成一條充電路徑，使得第五電晶體T5的第二端的高電壓(亦即，驅動訊號VDD的第一電壓準位V1)會經由第六電晶體T6對第四節點N4持續充電，直到第四節點N4的電壓與第五電晶體T5的第一端的電壓之差值達到第五電晶體T5的臨界電壓為止，其中具有第二電壓準位V2的資料訊號Sdata1用於穩定第五節點N5。
如第4C圖所示，於寫入階段，補償訊號Comp會由第二電壓準位V2變化至第一電壓準位，使得對應的第三電晶體T3、第六電晶體T6關斷。發光訊號EM以及重置訊號Vini則持續提供邏輯低準位，使得對應的第四電晶體T4、第九電晶體T9、第十電晶體T10以及第十一電晶體T11保持關斷。閘極訊號GS則會於寫入階段提供一邏輯高準位脈波以致能對應的第七電晶體T7以及第八電晶體T8，使得資料訊號Sdata1的資料電壓Vs1與資料訊號Sdata2的資料電壓Vs2，可分別透過第三電容C3以及第四電容C4耦合至第四節點N4與第二節點N2。
如第4D圖所示，於發光階段，閘極訊號GS、補償訊號Comp以及重置訊號Vini會提供邏輯低準位，使得對應的第三電晶體T3、第六電晶體T6、第七電晶體T7、第八電晶體T8、第九電晶體T9、第十電晶體T10以及第十一電晶體T11關斷。發光訊號EM則會由第一電壓準位V1變化至第二電壓準位V2，以致能第四電晶體T4。
此時，脈衝訊號SWEEP會由第一電壓準位V1下降至第二電壓準位V2，並藉由第三電容C3將上述的電壓變化(亦即，第一電壓準位V1與第二電壓準位V2間的差值)耦合至第四節點N4。
如此一來，第四節點N4的電壓會隨著脈衝訊號SWEEP的電壓準位的變化而開始下降，直到第四節點N4的電壓與第五電晶體T5的第一端的電壓之差值小於第五電晶體T5的臨界電壓，使得第五電晶體T5導通。
因此，於發光階段，驅動電路110會依據第二節點N2的電壓，提供驅動電流I至第一電晶體T1。脈波寬度決定電路120則會將驅動訊號VDD經由第四電晶體T4以及第五電晶體T5傳遞至第一節點N1，以將第一節點N1的電壓設為第一電壓準位V1，進而導通第一電晶體T1。驅動電流I便能透過第一電晶體T1驅動發光單元EU使其發光。
第5圖為根據本揭示文件另一實施例所繪示的畫素電路500的示意圖。畫素電路500包含發光單元EU、第一電晶體T1、驅動電路510、脈波寬度決定電路520、驅動振幅決定電路530以及重置電路540。驅動電路510以及重置電路540可以分別用第2圖的驅動電路110以及重置電路140來實現。
結構上，前述第2圖的發光單元EU、第一電晶體T1、驅動電路110、脈波寬度決定電路120、驅動振幅決定電路130以及重置電路140的連接關係亦適用於第5圖的發光單元EU、第一電晶體T1、驅動電路510、脈波寬度決定電路520、驅動振幅決定電路530以及重置電路540，在此不再贅述。
脈波寬度決定電路520包含第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第二電容C2以及第三電容C3。前述第2圖的脈波寬度決定電路120 的第四電晶體T4、第五電晶體T5、第六電晶體T6、第二電容C2以及第三電容C3的連接關係，亦適用於第5圖的脈波寬度決定電路520。
值得注意的是，脈波寬度決定電路520的第七電晶體T7的第一端以及控制端，分別用以接收資料訊號Sdata以及閘極訊號GS1。
驅動振幅決定電路530包含第八電晶體T8以及第四電容C4。驅動振幅決定電路530的第八電晶體T8的第一端以及控制端，分別用以接收資料訊號Sdata以及閘極訊號GS2。驅動振幅決定電路530的第四電容C4耦接於驅動振幅決定電路530的第八電晶體T8和第二節點N2之間。
第6圖為根據第5圖的畫素電路500所繪示的訊號時序波形圖。畫素電路500是根據第6圖的訊號時序波形圖操作。畫素電路500的操作與畫素電路100的操作差異在於，畫素電路100是藉由閘極訊號GS共同控制第七電晶體T7與第八電晶體T8的導通與關斷，而畫素電路500則是藉由閘極訊號GS1以及閘極訊號GS2，分別控制第七電晶體T7與第八電晶體T8的導通與關斷。
也就是說，在寫入階段，驅動振幅決定電路530會響應閘極訊號GS2於第一子時段內的一脈波而致能，以將資料訊號Sdata的資料電壓Vs傳遞至第二節點N2。接著，脈波寬度決定電路520會響應閘極訊號GS1於第二子時段內的一脈波而致能，以將資料訊號Sdata的資料Vs傳遞至第四節點N4。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
100:畫素電路 500:畫素電路 EU:發光單元 T1~T11:電晶體 110,510:驅動電路 120,520:脈波寬度決定電路 130,530:驅動振幅決定電路 140,540:重置電路 VDD:驅動訊號 VSS:驅動訊號 Vini:重置訊號 Comp:補償訊號 Sdata,Sdata1,Sdata2:資料訊號 SWEEP:脈衝訊號 GS,GS1,GS2:閘極訊號 EM:發光訊號 V1:第一電壓準位 V2:第二電壓準位 Vs,Vs1,Vs2:資料電壓 N1~N7:節點 I:驅動電流
第1圖為根據本揭示文件一些實施例所繪示的畫素電路的功能方塊圖。 第2圖為根據本揭示文件一實施例所繪示的畫素電路的示意圖。 第3圖為根據本揭示文件一實施例所繪示的畫素電路的訊號時序波形圖。 第4A~4D圖為根據本揭示文件一實施例所繪示的畫素電路的操作示意圖。 第5圖為根據本揭示文件另一實施例所繪示的畫素電路的示意圖。 第6圖為根據第5圖的畫素電路所繪示的訊號時序波形圖。
100:畫素電路
EU:發光單元
T1:電晶體
110:驅動電路
120:脈波寬度決定電路
130:驅動振幅決定電路
140:重置電路
VDD:驅動訊號
VSS:驅動訊號
Vini:重置訊號
Sdata1,Sdata2:資料訊號
SWEEP:脈衝訊號
GS:閘極訊號
EM:發光訊號
N1,N2:節點
I:驅動電流

Claims (10)

  1. 一種畫素電路，包含： 一發光單元； 一第一電晶體，耦接該發光單元，用以響應於一第一節點的電壓導通； 一驅動電路，用以提供對應於一第二節點的電壓的一驅動電流至該第一電晶體； 一脈波寬度決定電路，用以選擇性地將一第一驅動訊號傳遞至該第一節點以導通該第一電晶體而決定該驅動電流的一脈波寬度； 一驅動振幅決定電路，耦接該第二節點，用以決定該驅動電流的振幅大小；以及 一重置電路，用以在一重置訊號的電壓變化時重置該第一節點的電壓和該第二節點的電壓。
  2. 如請求項1所述之畫素電路，其中該驅動電路包含： 一第二電晶體，包含一第一端、一第二端以及一控制端，該第二電晶體的該第二端耦接該第一電晶體的一第一端，該第二電晶體的該控制端耦接該第二節點；以及 一第三電晶體，包含一第一端、一第二端以及一控制端，該第三電晶體的該第一端耦接該第二節點，該第三電晶體的該第二端耦接該第一電晶體的該第一端，該第三電晶體的該控制端用以接收一補償訊號。
  3. 如請求項2所述之畫素電路，其中該驅動電路更包含： 一第一電容，包含一第一端以及一第二端，該第一電容的該第一端耦接該第二電晶體的該第一端，該第一電容的該第二端耦接該第二節點。
  4. 如請求項2所述之畫素電路，其中該第二電晶體的該第一端耦接該脈波寬度決定電路，並用以接收該第一驅動訊號。
  5. 如請求項2所述之畫素電路，其中該第二電晶體的該第一端用以接收一第二驅動訊號。
  6. 如請求項1所述之畫素電路，其中該脈波寬度決定電路包含： 一第四電晶體，包含一第一端、一第二端以及一控制端，該第四電晶體的該第一端耦接一第三節點，該第四電晶體的該第二端耦接該第一節點，該第四電晶體的該控制端用以接收一發光訊號； 一第五電晶體，包含一第一端、一第二端以及一控制端，該第五電晶體的該第一端用以接收該第一驅動訊號，該第五電晶體的該控制端耦接一第四節點，該第五電晶體的該第二端耦接該第三節點； 一第六電晶體，包含一第一端、一第二端以及一控制端，該第六電晶體的該第一端耦接該第四節點，該第六電晶體的該第二端耦接該第三節點，該第六電晶體的該控制端用以接收一補償訊號； 一第七電晶體，包含一第一端、一第二端以及一控制端，該第七電晶體的該第一端用以接收一第一資料訊號，該第七電晶體的該第二端耦接該第五節點，該第七電晶體的該控制端用以接收一第一閘極訊號； 一第二電容，包含一第一端以及一第二端，該第二電容的該第一端用以接收一脈衝訊號，該第二電容的該第二端耦接一第五節點；以及 一第三電容，耦接於該第四節點以及該第五節點之間。
  7. 如請求項6所述之畫素電路，其中該驅動振幅決定電路包含： 一第八電晶體，包含一第一端、一第二端以及一控制端；以及 一第四電容，包含一第一端及一第二端，該第四電容的該第一端耦接該第八電晶體的該第二端，該第四電容的該第二端耦接該第二節點。
  8. 如請求項7所述之畫素電路，其中當該第八電晶體的該控制端用以接收該第一閘極訊號時，該第八電晶體的該第一端用以接收一第二資料訊號。
  9. 如請求項7所述之畫素電路，其中當該第八電晶體的該控制端用以接收一第二閘極訊號時，該第八電晶體的該第一端用以接收該第一資料訊號。
  10. 如請求項1所述之畫素電路，其中該重置電路包含： 一第九電晶體，包含一第一端、一第二端以及一控制端，該第八電晶體的該第一端耦接該第一節點，該第九電晶體的該第二端用以接收一第三驅動訊號，該第九電晶體的該控制端用以接收該重置訊號； 一第五電容，包含一第一端以及一第二端，該第五電容的該第一端耦接該第一節點，該第五電容的該第二端用以接收該第三驅動訊號； 一第十電晶體，包含一第一端、一第二端以及一控制端，該第十電晶體的該第一端用以接收該重置訊號，該第十電晶體的該第二端耦接該第二節點，該第十電晶體的該控制端與該第十電晶體的該第一端耦接於一第六節點；以及 一第十一電晶體，包含一第一端、一第二端以及一控制端，該第十一電晶體的該第一端耦接該第四節點，該第八電晶體的該第二端與該第十一電晶體的該控制端耦接於該第六節點。
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