TW201848B - - Google Patents

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,01848 Λ 6 Η 6 經濟部中央櫺準局β工消t合作社印製 五、發明説明（3) 本發明偽有關半導體裝置之製造，尤指次徹米積體電 路之接合製造。 半導鱷電晶髏為積醱電路之構成元件，而為現代撤電 子時代的基礎。為了能夠達成較好之性能和較大之儲存容 量，電晶體製造得愈來愈小，結果於一定之操作電壓下有 較高之電場效應横跨於各電晶體之間，如此産生了可信度 之問題。利用不同間隔件材料所形成之輕徹摻雜汲極（L D D )構造，已經用來減少電晶體中之電場和熱載子注入（HCI) ，以逹成較佳之可信度。 另外於決定大小之過程中，重要之裝置可信度其考量 是，使短路通道效應減至最小，亦即，汲極誘導障壁降低 ，並維持適當的汲極至源極穿通電壓，以使裝置蓮作。對 於次微米裝置為了避免短路通道效應，非常須要淺接合構 造。而且在決定大小之過程中，為了減少接合電容和維持 有效絶緣，亦需用及淺接合構造。 習知之漸近形成LDD接合，傜包括薄膜澱積和活性離 子蝕刻（RI Ε ),以沿着閘極邊緣，在源極/汲極注入之前， 形成L D D間隔件。L D D間隔件的目的，是要補償從閘極邊緣 的高濃度源極/汲極接合，以減少熱載子誘導裝置之退化 。輕徹摻雜接合能於LDD間隔件形成之前或者之後，引入 橋接閘極通道和源極/汲極接合。 構成L D D間隔件之實際方法，為改變間隔件材料之作 用。在某些情況下，當使用氣化物或氮化物時，需要使用 活性離子蝕刻，氣化物/氮化物間隔件則除去或不除去均 (請先閲讀背而之注意事項#填窍才貝) 裝- 訂 本紙張尺度逍用中HH家標準（CNS)T4規格（210X297公龙) 81. 7. 20,000¾ (il) 3 i：.Q1848 A fi 1$ 6 經濟部中央榀準局貝工消费合作社印31 五、發明説明（4) 可。另外的情況是，當使用多晶矽或金羼時，需要活性離 子蝕刻和間隔件除去的步驟。氣化物或氮化物間隔件的活 性離子蝕刻，將由於蝕刻之非均勻性和負載效應，而導致 場氣化物損失和變壞步階升高。* 至下置層之蝕刻餘渣和低蝕刻選擇性在多晶矽/金屬 間隔件處理時偽共同受限制。這些嚴格的限制是引起較高 之密度缺失的潛在原因。此可能導致顯着的裝置變化並産 生損失。於L D D間隔件蝕刻過程中之間隔件寬度控制為另 外一艏問題。就次徹米電路而言，習知之LDD間隔件鬆散 之寬度控制處理，對裝置的可信度和性能上有顯着的衝擊 0 習知之淺源極/汲極接合（< 0 . 2 w m )形成的方法，包括 將低能Si或Ge,隨着低能源極/汲極注入而預先作非晶性 注入，並作快速熱處理（Rapid Thermal Process, RTP), 以減少接合構造之注入物種的插入量。上述方法中沒有一 種方法無缺點。由於對注入襯墊氣化物厚度變化的高靈f 性，而使得非常低能量之注入很難控制接合的深度。（此 襯墊氧化物保護矽免於注入損害，亦可防止所諝之''注入 通道效應〃。）預先非晶性注入會造成顯着的矽損害，及 産生較高之接合漏洩。除了缺乏溫度控制，RTP不能提供 足夠的熱處理以恢復由重源極/汲極注入所造成的矽損害 。自動排列源極/汲極矽化作用（Salicide,自排列矽化物 )於淺接合以減少接合電阻亦具有較高的接合洩漏，尤其 是在接合端之場和閘極邊緣處。用習知之間隔件方法以形 (請先閲讀背而之注意事項洱塡寫才) 裝- 線， 本紙張尺度逍用中a Η家標準（CNS)<H規格（2丨0x297公龙） 81. 7. 20,000¾ (11) 4 L 01848_iU - 五、發明説明（5) 成於自排列矽化物形成期間之閘極和源極/汲極之間的絶 緣體，會時常由於横跨間隔件矽化物或因間隔件蝕刻所造 成的間隔件缺陷之不完全移去，而使得閘極至源極/汲極 短路。自捵列矽化物之一種共同使用材料是矽化鈦，該砂 化鈦很難附着在多晶矽閘極上。已有報告指出，自排列矽 化物接合處與閘極整體性與整髏電阻之量變量。另外有關 習知之淺接合方法之共同的報告問題是，較低的接合會崩 裂，導致裝置退化和産生損失，而限制習知淺接合方法於 高密度和高性能次徹米積體電路應用的定比例能力（ scalabi 1 ify) 〇 先 閲 讀 背 而 之意 事 項 填 寫 才- Λ 極 源 和 域 區 極 汲 雜 摻 徹 輕 淺 SI11 種1 供 提 係 明 發 本 照 方 該 ο 法 方 311 理 處 的 置 裝 體 導 半 化 氣 S 金 於 造 構 合 接 極 汲 括 包 法 物 化 氧 極 閘 層1 成 形 ·， , 極 面閘 表屬 片金 基成 體形 導上 半其 於於 體 導 半 將 案 圖 製 楔 上 極 閛 屬 金 和 物 化 氣 極 閘 在 域 區 極 汲 和 極 源 成 形 以 出 露 暴 份 部 面 表 玎 線 經濟部中央#準局貝工消#合作杜印製 ; 極 膜汲 薄和 層極 一 源 成成 形形 , 以 上片 份基 部入 露進 暴膜 和薄 極過 閘透 靥質 金雜 在摻 少入 至注 及 以 域 區 驟 步 述 前 在 處 極 閘 近 鄰 片 基 入 進 質 雜 摻 入 〇 弓 域 ， 區 驟極 步汲 的雜 着摻 接撤 或輕 d)成 /IV 形 以 在入 夠引 能而 有 ， 含料 用材 使 膜 者薄 或之 ， 璃 層玻 膜磷 薄含 過是 透像 入 , 注物 由之 以散 可擴 質時 雜度 摻溫 高 升 木紙張尺度边用中a Η家樣準(CfiS)TM規«5(210X297公度） 81. 7. 20,0005^(1!) ί.·01848 Λ 6η 6 五、發明説明（6) 到基片内。 且N體 積 MU 徹二 4 隔 ί 之 方 3 間 f 用 作 化 矽 的 域 區 極 汲 易 容 很 以 可 法 方 新 LD此 之 -需且 所而 了 Ο 除少 免減 法害 方損極 理矽源 處和適 之量調 明容於 發合用 本接展 得擴 使地 險 危 的 路 短 極 汲 、 /sm 極特 源 、 至的 極目 閘它 冒其 會 之 不明 而發 ， 本 路 電 細 詳 之 下 以 照 參 點 優 和 參 的 同 相 中 圖 各 於 ο 瞭 明 加 更 夠 few 〇 而件 ， 物 式同 圖相 附表 所代 及號 明件 說考 製本 繪照 寸依 尺明 例說 比 以 依用 未只 其式 解圖 瞭些 應 這 。 , , 份 式且部 圖而 一 考 。的 參示路 之提電 中的體 明別積 說持造 此有製 在非所 除明 , 發 之 備 製 所 法 方 件 隔 間 物 化 氧 藝 技 知 習 之 型 典 為 圖了 1 的 第件 隔 間 圖 面 剖 横 圖 1X 第 於 似 類 為 ^ ffi 圖 J 2 窗 第横 之 果 圖 (請先閲請背而之注意事項#墦寫'才1¾) 裝- 訂 結 理 處 法 方 之 明 發 本 明 說 線· 經濟部屮央櫺準局员工消费合作社印製 圖 面 平 視 俯 的 用 作 一 化另 矽明 之發 用本 選明 第所説 為為為 圖.圖 圖 3 4 5 第第第 形 情 入 注 明 說 係 圖 大 放 之 圖 2 圖 面 剖 橫 之 例 施 實 及 以 發短 明簡 說亦 例例 施施 實實 該 一 , 另 例 〇 施式 實模 定佳 待最 之之 明現 發表 本欲 。 明所形 說明情 細發施 詳此實 在施其 現實明 人說 明地 第果域 考結區 參之物 在理化 現處氣 件場 隔個 間 物 化 氣 0 技 知 習 之 型 典 明 說 圖 該 圖 數上 多10 有片 成基 形矽 上於 10成 片形 基 ， 該14 在物 ，化 10氧 片極 基閘 示 一 本紙5艮尺度逍用中S Η家樣準（CNSJ^*)規格（210x297公龙) 6 81. 7. 20,000¾ (1!) 01848 Λ 6 Ιϊ 6 五、發明説明（7) ,該矽基片僳於場氣化區域之間的活動區域之一部份，用 以支撑金羼閘極16。間隔件18,由預先- LDD注入之氣化物 層19支撑，而分隔於金羼閛極16。於間隔件形成後，進行 源極/汲極注入和氧化作用。場氣化物12可以支撑一個或 更多値相互連接區20以及伴隨之間隔件22。 . 由於LDD間隔件蝕刻作用，一些場氧化物12損失掉， 如圖中24所指示。而且，在場氣化物中發生溝孔，如26所 示。此溝孔作用導致變壞之步階升高，此將使得裝置的有 效絶緣更形降低。又，位在場區域相互連接區之間的氧化 物損失會使構形變壞，而導致相互連接區短路。 依照本發明，L D D間隔件1 8由適當的薄膜2 8代替，澱 積在閛極金屬16上。此澱積之薄膜作為間隔件之用，為 LDD注入形成而不需做間隔件蝕刻，因此可避免場氧化物 12之損失，和溝孔的産生。 於習知的前端M0S處理方法中，薄膜28的厚度範圍從 大約5 0 0〜2 0 0 0 A ,於閘極形成之後澱積。此薄膜能予以·" 摻雜或者不摻雜。最好使用原矽酸四乙酯（TE0S)作成薄膜 ih 閲 讀 背 而 之 注 意 事 項 填 %本-、 裝 η 線 經濟部屮央標準局员工消伢合作社印製 假雜 。摻 制反 控， 度中 厚程 /i 性Λa ί!注口極 的 汲 好/S 良極 和源 性Ρ* 應於 適’ 的磷 它以 於雜 由摻 是28 這膜 , 薄 28如 件' 隔 間 做 要 需 不 然 顯 此 因 ο 度 深 合 接 + Ρ 少 減 地 效 有 。 將刻 質蝕 極片觸 源基接 到成 入作 入 注 極 汲 3 號 件 如 庄 合 極 接 符 汲 直卩為 28;擇 薄 Ϊ , 内 過 S 度 域 透 厚 0 ^ , 的 节&8 7Γ在 2 所膜 2 , 4 薄 3 域)ο 區示 η+顯 成未 形中 以圖 3 ο 第 本紙張尺度遑用中B a家標準（CNS) Τ4規格（210x297公龙) 81. 7. 20,000¾ (11) 7 L01848 經濟部中央櫺準局貝工消伢合作社印製 五、發明説明（8) 預定之間隔件寬度要求。選用之注入能量使注入峰值剛好 低於矽/薄膜介面10a,而在矽基片10的内部。然後用短溫 度退火形成接合。由於適合的TE0S薄膜28的間隔件效應， 而使得源極/汲極接合較淺地接近閛極和場邊緣處。此指 示於邊緣38之淺接合，減少高濃度源極/汲極接合和場注 入物種相接處之面積數量。並減少接合容量，改進接合崩 裂和絶緣，以增強電路性能。源極/汲極接合深度較中央 區域為深，該區域可減少接合阻力。接合之結果構形優於 習知之L D D和裝置定比例源極/汲極接合方法。由於總熱量 估算能夠減少，因此T E 0 S薄膜2 8不需蝕刻掉，此外於源極 /汲極注入之前不_遷作氣化作Μ。（應記得習知之氧化物 間隔件處理方法須作蝕刻和再氧化作用。）又，較之於習 知多晶矽間隔件處理方法，較薄之源極/汲極氧化物需使 用本發明之處理方法。 輕徹摻雜注人可於澱積薄膜層28形成LDD區域30之前 或之後實施。假如L D D注人於Τ Ε 0 S 2 8澱積之前實施，則閛/ 極邊綠將有淺L D D接合，但是在場邊緣3 8之源極/汲極接合 構形將由TE0S薄膜控制。此製程的優黏是有效的通道長度 將較少依賴LDD處理方法。形成LDD接合之另一替代方法， 是於TE0S28澱積以後，實施LDD注人。源極/汲極氧化作用 形成源極/汲極接合，與擴散LDD物種同時橋接源極/汲極 接合及通道區域。此製程的優點是能減少LDD接合閘極# 重叠，和改進短路通道效應的性能。 ^ , ________ ~ _—...... - · 所期望之注入Π -通道物種為砷，用以形成源極/汲極， η 閲 背 而 之 意 事 項 填 % 才* 裝 線 本紙張尺度遑用中國國家標準（CNS)IM規格（210X297公*) 81. 7. 20,000¾ (II) D01B48 λ6 - _πυ_ 五、發明説明（9) 和磷，用以形成LDD,以及注入Ρ -通道之物種為棚，像是 經濟部中央榀準局EX工消伢合作杜印製 ο D D L 成 形 並 極 汲 / 極 源 成 形 以 2 F B 或 B 用 物 化 極氮 源矽 於 ， , 矽 中 晶 況多 情用 之使 28如 膜假 薄 〇 為除 作移 物膜 化薄 氣作 用需 在不 後 入 注 極 汲 金 或 薄圓 之晶 着個 接整 和在 用蓋 作覆 化 地 氣勻 熱均 的係 Ϊ 8 層 2 置膜 下薄 作為 須因 則 ， , 是 料但 材 〇 膜除 薄移 為的 作28 屬膜 之 知 習 像 不 上 出 露 暴 份 B· 咅 其 將 僅 法 方 m: 理 處 刻 0 至 物求 化要 氣性 層擇 置選 下 ， 至到 刻意 蝕注 學 應 化 » 濕是 之可 性 〇 擇除 選移 高之 極將 以全 此完 因能 露 暴 份 部 之 層 置 之下 知有 習沒 如並 ILL 並中 , 程 物過 化除 氧移
格 嚴 麼 σρ 理 處 D D 示 顯 未 層 置 下 件 隔 間 於 為 因 用 使 以 可 此 因 之 置 裝 得 使 可 算 估 量 熱 之 少 減 及 以 物 化 〇 氣易 層容 置為 下較 之例 薄比 較定 用 ， 〇 耗 物消 化熱 氣之 熱當 及相 遍加 好增 最 時 物理 化處 氧於 S ί ο 將 Ε Τ 件 積隔 澱間 , 成 28形 膜物 薄化 於氣 對長 生 熱 '遞 度 信 可 與 bb 性 的 體 晶 電 使 會 將 此 如 綠 邊 極 閘 升 丨 t<-l 推 將 並 化 膜 薄 為 作 LD以 成 ， 形種 入物 注之 , 散 中擴 例時 施度 實溫 一 升 另上 在於 , 夠 後能 最有 含 用 域 區 使 以 可 替 之 從 為 數 參 之 散 擴 璃此 玻施 矽實 化而 氣 ， 二 片 之基 磷矽 含之 用 層 使下 可在 如於 例雜 。摻 料料 材材 代種 此 用 使 (請先閲讀背而之注意事項#塡寫r tax) 裝- 線- 度 厚 知Di物 熟LD化 所知氣 者習的 藝與緣 技明遴 面發場 方本於 這 及 事 以 形 構 合 接 於 在 HM- 差 的 間 之 ml 理 處 刻 蝕 緣 邊 場 在 中 法 方 之 知 習 於 本紙5艮尺度遑用中a Η家«準（CNS)肀4規格（210X297公;Ϊ) 9 81. 7. 20,000iSc (1!) ^01848 Λ 6 II 6 五、發明説明（1 0) 供 提 則 明 發 本 中 〇 程量 過容 刻牆 蝕邊 DD之 (L大 失 損 物 化 氣 有 會 較 和 合 接 之 深 較 致 導 進 改 之 着 顯 許 允 以 ο ， 成域 形區 所之 式厚 方較 入成 注形 場階 之步 知極 習閘 由着 6 UI 3 沿 域僅 區不 合 膜 接薄 場為 Ρ-因 合示 接所 DD中 .L_ 生 3 ο 産第裂 在 這 極 源 償 補 亦 它 且 而 如 崩持 合上 38接用 緣之使 邊高之 合較體 接和億 極容記 汲電性 / 合電 接依 之非 低和 較路 有電 具能 使性 而高 ，如 丨些 供功 提緣 明絶 發進 本改 Lr ΚΓ 夕"〇 此時能 。 同 功 壓 ，例 電裂比 作崩定 操合置 之接裝 高之的 較高效 有較有 要和更 求容步 要電 一 們合進 它接許 , 之允 要低和 重較 ， 別了效 加成 罩形 光以 觸 ， 接用 大作 超物 用化 可矽 程列 過排 。 近自物 漸適化 此調矽 ，地列 例易排 為容自 膜很之 化而上 氣口徑 用開路 使之度 以擇速 選準 上標 部 内 的 ο 4 Ρ 開 罩 光 物 化 矽 列 排 自 於 圖 4 第 照 參 Η 用 作 列 排 自 於 ο 物 化 矽 列 排 自 成 形 並 掉 刻 蝕 物 化 氣 /V 膜 薄 中 程 ， 過 中成 程形 過物 極 閘 矽 在 為 因 ο 着 護 保 8 2 膜 薄 由 (請先閲誚背而之注意事項再塡寫太S) 漏 緣 邊 此 露 暴 極 閛 和 緣 邊 合 3接 邊場 場有 和没 經濟部中央標準局Μ工消赀合作杜印製 少 減 為 ο 止 防 以 予 可 題 問 極 閜 至 路 短 極 ’ 阻 汲 ： / 電 極的 源矽 和晶 題多 問極 洩閘 物 化 矽 晶 多 之 離 分 用 使 可 1>合 PO接 e d 論 無 點 優 之 物 化 矽 列 排 D L 自 成用 形不 以或 膜用 ^f\ 薄 用 使 合 接 極 汲 成 形 會 極它 源是 淺 ， 及丨 以 合 接求 淺要 之能 佳性 較之 tf 構 以 定 置 裝 合 用 作 晶 結 非 定 預 須 無 法更 方 。 理害 處損 化矽 簡之 更少 和較 , 與 例 ， 比— 隔 間 之 子 離 應 反 去 消 由 0 可 形 構 合 接 之 佳 較 和 BU 理 處 之 化 簡 本紙尺度逡用中《困家楳準（CNS) 74規格(210x297公龙) 81. 7. 20,000張（H) 01S48 Λ 6 η 6 五、發明説明（1 1) 件蝕刻來達成，該間隔件蝕刻能使裝置定比例更容易，因 此可使用較薄之場氧化物與獲得較佳之步階高度。 第5圖描述使用自排列矽化物之结果構造。此處，至 源極/汲極區域34的接觸區42,包含矽化物，最好是矽化 鈦。閘極1 6包括遍置於閘極氣化物1 4上的第一層1 6 a多晶 矽，和第二層16b之矽化物，最好是矽化鎢，並接觸多晶 矽層。厚氧化物層44形成於各處，並按圖形暴露部份之砂 化物接觸區42。氧化物層44可包括磷化硼TEOS氧化物，或 磷化硼矽酸塩玻璃。金屬層46，形成於矽化物接觸42的開 口暴露處，與矽化物接觸區相接觸。 工業上之應用 本發明之處理方式是希望能夠使用在半導體裝置之製 造。 (請先閲請背而之注意事項再填寫才貝) 裝· 線- 經濟部屮央標準局A工消许合作杜印製 細本説有 的作同待其 詳為來它 同用 不合與 一 即員其 k 相使用適圍 作者人用 到際可來範 的示的可 P 得實術飾利 目掲面明® 而其技修專 的所方發 f ，與效的請 樣 明制藝本 用理有同申 發限技 。δ 使原它不之 本欲此化 t 代明其以附 對或事變 g 替發之並所 完- 己及從與來本藝 ，由 來 例論就飾 驟對技解圍 施部 ，修 f 步來本瞭範 K 實全地的 的用 得行之 佳非然種 i 它擇使進明 較並顯多旨其選而明發 述例 。做ί?_ 用傷此發本 。 處 上施形明 i 以例由本。定 極 之實情發 可施 ，對念界 明此確本 驟實明來概所 發但精對S.步本說例用神 本。的以MO理 。的施使精 明明可之處果好實之效 說發 ，關何結最的定等 本紙尺度逍用中a a家標準（CNS) T4規格（210K2W公址） 11 81. 7. 20,000¾ (II)

Claims (1)

  1. ^01848 H3 第8 1 1 0 5 0(57號專利申謓案 申請專利範圍修正本 ( 8 2 年 1月20曰） 1 . * 種 製 造 用 於 次 徹 米 積 體 電 路 之 淺 接 合 構 造 的 方 法 f 其 中 包 括 ： (a ) 形 成 一 閘 極 氣 化 物 於 半 導 體 基 Η 的 表 面 上 (b ) 在 其 上 形 成 . 金 屬 閘 極 > (c) 模 圖 於 該 閘 極 氣 化 物 和 該 金 屬 閛 極 > 俾 使 該 半 導 體 部 份 暴 露 » 而 在 該 處 形 成 源 極 和 汲 極 區 域 » (d) 形 成 一 薄 膜 佈 於 至 少 該 金 屬 P^I 極 和 該 暴 露 部 份 上 * (e) 注 入 摻 雜 質 透 過 該 薄 膜 進 入 該 基 片 以 形 成 該 源 極 與 汲 極 區 域 \ 以 及 (f ) 就 Α-Λ· 刖 述 步 驟 (d )或接着之步驟， 引進摻雜質進入該 基 片 接 近 該 閘 極 處 以 形 成 輕 微 摻 雜 汲 極 區 域 〇 2 . 如 Φ 請 專 利 範 圍 第 1 項 之 方 法 9 其 中 該 薄 膜 厚 度 範 圍 約 在 5 0 0 - -2 0 0 0 A 之間， 其厚度之選用係符合預定之間隔 件 的 寬 度 要 求 0 3 . 如 申 請 專 利 範 圍 第 2 項 之 方 法 9 其 中 該 摻 雜 質 被 引 入 到 該 基 片 ， 以 形 成 注 入 之 該 輕 撤 摻 雜 區 域 〇 4 . 如 申 請 專 利 範 圍 第 3 項 之 方 法 9 其 中 該 摻 雜 質 注 入 實 施 所 用 之 能 量 % 使 得 注 入 峰 值 » 在 該 基 Η 内 部 f 剛 好 低 於 形 成 於 該 矽 表 面 與 該 薄 膜 之 間 的 界 面 者 〇 5 . 如 申 m 專 利 範 圍 第 1 項 之 方 法 » 其 中 該 薄 膜 基 本 上 由 氧 化 物 組 成 〇 6 . 如 誚 專 利 範 圍 第 5 項 之 方 法 9 其 中 該 薄 膜 包 括 能 夠 擴 肀4(210X 297公嫌）80. & 5,000張(Η) 1 散之物種。 7 .如申請專利範圍第6項之方法，其中該薄膜基本上由含 磷玻璃組成，以及其中該能夠擴散之物種基本上由磷組 成。 8 .如申請專利範圍第7項之方法，其中該摻雜質被引入該 基片，山接着步驟（d ),於上升溫度時之磷的擴散，而 形成該輕微慘雜Μ域。 9 .如申請專利範圍第1項之方法，其中該薄膜基本上選自 由多晶矽，氮化矽，和金屬所組成之群材料所組成，其 中熱氣化作用步驟於澱積該薄膜之的宵施，以及其中該 薄膜隨着注入之該源極和汲極而移動。 1 0 .如申請專利範圍第1項之方法，其中復包括在該薄膜上 肜成開口，並在該 '卜群體基Μ上鱗露出該源極和汲極區 域部份，並於其丄肜成金屬矽化物接觸。 1 1 .如申請專利範園第1 0項之方法，其中該金屬矽化物基本 上由矽化鈦所組成。 1 2 .如申詰專利範_第丨項之力法，R:中該金屬閘極包括第 一層之多晶矽與第二層之金屬矽化物。 1 3 .如申骑專利範圍第1 2項之方法，其中該金屬矽化物基本 上由矽化鎢所紐成。 中 4(210Χ 297 公寿）80. 5. 5,000Λ(Η)
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138234B1 (ko) * 1994-02-24 1998-04-28 김광호 고전압 모오스 트랜지스터의 구조
US5501997A (en) * 1994-05-03 1996-03-26 United Microelectronics Corp. Process of fabricating semiconductor devices having lightly-doped drain
KR100418571B1 (ko) * 2001-06-28 2004-02-11 주식회사 하이닉스반도체 저농도 도핑 드레인 구조의 모스 트랜지스터 제조방법
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9685320B2 (en) 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
US8524612B2 (en) * 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
KR102207992B1 (ko) 2012-10-23 2021-01-26 램 리써치 코포레이션 서브-포화된 원자층 증착 및 등각막 증착
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9502238B2 (en) 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US10526701B2 (en) 2015-07-09 2020-01-07 Lam Research Corporation Multi-cycle ALD process for film uniformity and thickness profile modulation
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US12040181B2 (en) 2019-05-01 2024-07-16 Lam Research Corporation Modulated atomic layer deposition
US12431349B2 (en) 2019-06-07 2025-09-30 Lam Research Corporation In-situ control of film properties during atomic layer deposition

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603472A (en) * 1984-04-19 1986-08-05 Siemens Aktiengesellschaft Method of making MOS FETs using silicate glass layer as gate edge masking for ion implantation
JPS61224459A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2929291B2 (ja) * 1986-12-04 1999-08-03 セイコーインスツルメンツ株式会社 絶縁ゲート電界効果トランジスタの製造方法
US5166087A (en) * 1991-01-16 1992-11-24 Sharp Kabushiki Kaisha Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls

Also Published As

Publication number Publication date
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EP0541212A2 (en) 1993-05-12
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KR930011301A (ko) 1993-06-24

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