TW201841342A - 包含埋入式電容結構的半導體裝置與其形成方法 - Google Patents

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Abstract

本發明提供半導體裝置和製造技術，其中可在絕緣體上覆半導體材料(Semiconductor-on-insulator，SOI)裝置之埋入式絕緣層之層級提供一埋入式電容結構，藉此當與慣用策略相比較能提供減少的製程複雜度，同時仍在該等埋入式電容結構上方保留優越繞線(Routing)能力。

Description

包含埋入式電容結構的半導體裝置與其形成方法
一般來說，本發明係關於半導體裝置，其中除了電晶體及其類似物等主動電路元件之外，必須提供電容結構以獲得優異裝置性能，及/或擴展例如關於射頻(RF)應用及其類似物的裝置功能。
隨著半導體產業持續進展，現在所提供的積體電路中已併入電晶體及其類似物等大量電路元件。除了通常以用於控制半導體裝置內的電壓及/或電流的數位及/或類比組件之形式提供的電晶體元件之外，有將附加功能整合到單一半導體裝置的持續趨勢，藉此甚至在單晶片上形成完整系統，即是晶片系統(System On Chip，SoC)。因此，在許多類型積體電路中，除了該等通常使用的電阻器之外，必須實施被動電路元件(特別是電容器及其類似物)。
例如，已開發出用於將電容結構併入複雜積體電路之設計中的許多製造策略，例如當快速切換電晶體元件可導致適度高的暫態電流時，用於提供旨在例如透過緩衝該操作電壓穩定關鍵裝置區域之操作的去耦合電容器。為此目的，可在半導體裝置中的策略上適當位置提供例如在主動半導體材料具有一電極的半導體型電容結構，以減少供應電壓波動。在其他情況下，必須併入(incorporate)複數個電容器以實現動態隨機存取記 憶體(RAM)區域等儲存區域。在這些儲存區域中，通常透過使用一電容器與一相關聯電晶體儲存一點資訊，其中鑑於達成高位元密度，該等電容器通常可提供為深溝槽電容器以建立所需電容，然而，藉此需要用於形成深溝槽並用該等導電和介電體材料適當填充該深溝槽的附加複雜製程步驟。
當在半導體裝置之裝置層級中提供電容結構時(即提供該些電容結構在也用於形成主動電路元件的半導體材料及其上，而該些主動電路元件可為利用例如是習知的互補金屬氧化半導體(CMOS)技術在矽基積體電路中的邏輯區域的精密電晶體)，這些結構較佳係實行為具有類似於較佳為N型金屬氧化半導體(NMOS)電晶體的配置的組件，然而，這種作法消耗寶貴基材空間，進而顯著地限制關於減少複雜積體電路之整體尺寸的設計靈活性。再者，由於該等裝置層級內部信號繞線能力明顯受到其中形成的該等附加電容結構影響，因此在複雜半導體裝置之裝置層級中提供各自電容結構可能需要關於該接觸層級和特別是該半導體裝置之金屬化系統中的整體信號繞線的適當設計的調適。
在許多其他方法中，在複雜半導體裝置之金屬化系統內提供電容結構，藉此提供在該等電容器電極中併入高度導電金屬材料同時實質避免該裝置層級中的空間消耗之可能性。另一方面，由於該等電容器所占用的金屬化系統中的區域不再可用於信號繞線，因此在該金屬化系統中併入金屬型電容器需要對該金屬化層級中的各自信號繞線進行複雜的重新設計，並且可能最終也造成複雜積體電路之側向大小之整體增加。而且，在該金屬化系統中併入該等電容器在形成複雜金屬化系統時可能需要重要附加製程步驟，藉此也明顯助長整體製程複雜度並因此提高製造成本。
由於除了減少整體功耗同時仍維持積體電路之高性能的一般要求之外，也越來越需求透過例如併入RF組件實行功能提高之被動電路區域，因此進而可賦予積體電路優越連接功能。由於在半導體產業中的這種一般發展，以及儘管如以上所指出在形成電容結構方面的困難，因此必 須在積體電路之設計中併入越來越多電容器，其中特別是，現有技術由於明顯助長整體製造成本的高複雜度及/或空間消耗，而不被視為有希望的選項。
鑑於以上所說明的情況，本發明因此有關於在積體電路中可提供電容結構同時避免或至少減少以上所確認的一或多個問題之影響之技術。
下列發明內容是要提供對本發明之一些態樣的基本理解。此發明內容並非本發明之詳盡概述。其並非旨在確認本發明之重要或關鍵要素，或描述本發明之範疇。其唯一目的係以簡化形式描述一些概念，作為稍後所討論的更詳細說明的序言。
一般來說，本發明基於下列概念：可基於絕緣體上覆半導體材料(SOI)技術形成的半導體裝置中有效實施電容結構，其中通常一埋入式絕緣層將一半導體層與一半導體型基材材料隔開。此SOI裝置配置可有效用於提供「埋入式」電容結構，然而無需形成深溝槽。該等埋入式電容結構可具有基材材料之各自部分形式的共用電容器電極，而含金屬或含摻雜半導體電極的高度導電電極可安置於該基材材料上方。由於該等電容結構之埋入式本質，該裝置層級(即是，通常各自半導體層上方所提供的區域)仍可有效用於信號繞線及其類似物，因為該等埋入式電容結構上方的區域仍可可用於在其上形成電極線路等導電線路。因此，可在半導體裝置之特定裝置區中，以高度空間效率方式將用於各種目的之電容器提供為埋入式結構，其中保留與用於製造SOI型半導體裝置的現有製程流程的高度相容性。即是，透過將該等電容結構併入該埋入式絕緣層之層級，可應用非複雜製程技術，藉此提供低成本的整體製造流程，同時仍在該裝置層級、該接觸層級和該金屬化系統中維持該等埋入式電容結構上方的信號繞線能 力。
在一例示性具體實施例中，本發明有關於一種半導體裝置，其包括一由第一淺溝槽隔離結構側向封圍的第一裝置區，其中該第一淺溝槽隔離結構通過一半導體層與一埋入式絕緣層延伸至一基材材料。再者，該半導體裝置包括一由第二淺溝槽隔離結構側向封圍的第二裝置區，其中該第二淺溝槽隔離結構通過該半導體層和該埋入式絕緣層延伸至該基材材料。再者，該半導體裝置包括一形成在所述第一裝置區中及其上的完全空乏電晶體元件。此外，該半導體裝置包括複數個形成在所述第二裝置區中的電容結構，以具有由該基材材料形成的一共用電容器電極。
根據另一例示性具體實施例，本發明有關於一種半導體裝置，其包括一形成在第一裝置區中及其上方的電晶體元件，其中該第一裝置區形成在一埋入式絕緣層上所形成的一半導體層中。此外，該半導體裝置包括複數個形成在一第二裝置區中的電容結構，其中該等複數個電容結構之每一者包含一含金屬電容器電極與一含有電容器電極的摻雜半導體材料之其中之一者，並且其中該等複數個電容結構之每一者更包含一形成在所述含金屬電容器電極下方的共用電容器電極之一部分。再者，該半導體裝置包括複數個電極線路，其至少部分形成在該等電容結構上方並具有相同於該電晶體元件之一閘極電極之配置。
根據仍然一進一步例示性具體實施例，本發明有關於一種方法。該方法包括在覆蓋一第一裝置區的同時，形成通過一半導體層與一埋入式絕緣層且至一半導體裝置之一第二裝置區中的基材材料的複數個開口。該方法更包括在該等開口之每一者之側壁和一底面上形成一絕緣材料。再者，該方法包括在該絕緣材料存在之情況下，透過使用一導電材料部分填充該等開口在該等複數個開口之每一者中形成一電容器電極。再者，該方法包括在形成該等電容器電極之後，形成溝槽隔離結構以側向劃定(delineate)所述第一和第二裝置區，其中該等溝槽隔離結構通過該半導體 層與該埋入式絕緣層延伸至該基材材料。
100‧‧‧半導體裝置
100A‧‧‧第一裝置區；第一半導體區
100B‧‧‧第二裝置區
101‧‧‧基材材料
101A‧‧‧開口
101B‧‧‧開口；共用電容器電極；共用電極
101L‧‧‧底面
101S‧‧‧側壁
102‧‧‧絕緣層
103‧‧‧半導體層；層；初始層
104‧‧‧緩衝層
105‧‧‧緩衝層
105F‧‧‧最終厚度
105S‧‧‧厚度
105T‧‧‧厚度
106‧‧‧遮罩層
106A、106B‧‧‧遮罩開口
107‧‧‧間隙層；介電體層；初始層；材料層；介電體材料；材料
107T‧‧‧層厚度；所需厚度；厚度
108‧‧‧層；材料層；電極；電容器電極
108T‧‧‧頂面
109‧‧‧溝槽
110‧‧‧介電體材料
110A、110B‧‧‧隔離結構
111‧‧‧凹部
130‧‧‧電晶體
131‧‧‧含金屬區；含金屬材料；材料；金屬區
132‧‧‧閘極電極結構
132A、132B‧‧‧導電線路；電極線路；導電電極線路
134‧‧‧汲極和源極區；抬昇式汲極和源極區；高度摻雜半導體材料；半導體材料；摻雜半導體材料；高度摻雜結晶半導體材料；高度摻雜半導體材料；高度摻雜材料
135A‧‧‧含金屬材料；含金屬區
135B‧‧‧半導體型材料；電極材料；閘極電極材料
137‧‧‧介電體材料
138‧‧‧通道區
139‧‧‧間隙結構；側壁間隙
140A、140B‧‧‧電容結構；埋入式電容結構；結構
150‧‧‧接觸層級；裝置層級
151‧‧‧絕緣材料；第二介電體材料；材料；介電體材料
152‧‧‧第一介電體層；材料；介電體材料
155A、155B、155C‧‧‧接觸元件
本發明可藉由下列連同附圖的說明而理解，其中相同參考編號表示類似元件，並且其中：圖1A和圖1B分別示意性例示說明根據例示性具體實施例，在用於在埋入式絕緣層之層級的一裝置區中形成電容結構的初始製造階段中的半導體裝置之俯視圖與剖面圖；圖2A和圖2B分別示意性例示說明根據例示性具體實施例，在其中形成各自開口以延伸至用於容納電容結構之各自含金屬電極的基材材料的更進一步製造階段中的半導體裝置之俯視圖與剖面圖；圖3A和圖3B分別示意性例示說明根據例示性具體實施例，在其中提供用於形成該等含金屬電極的金屬材料的製造階段中的半導體裝置之俯視圖與剖面圖；圖4A和圖4B分別示意性例示說明根據例示性具體實施例，在其中形成含金屬電容器電極的更進一步製造階段中的半導體裝置之俯視圖與剖面圖。
圖5A和圖5B分別示意性例示說明根據例示性具體實施例，在其中形成隔離溝槽以劃定用於一方面形成電晶體元件或其他電路元件、與另一方面形成電容結構的裝置區的更進一步製造階段中的半導體裝置之俯視圖與剖面圖；圖6A和圖6B分別示意性例示說明根據例示性具體實施例，在其中使用絕緣材料填充該等隔離結構的製造階段中的半導體裝置之俯視圖與剖面圖；圖7A和圖7B分別示意性例示說明根據例示性具體實施例，在其中形成凹部以連接該第二裝置區中的基材材料的製造階段中的半導體裝置之 俯視圖與剖面圖；圖8A和圖8B分別示意性例示說明根據例示性具體實施例，在其中電晶體元件與電極線路分別形成在所述第一和第二裝置區中及其上方的更進一步製造階段中的半導體裝置之俯視圖與剖面圖；及圖9A和圖9B分別示意性例示說明根據例示性具體實施例，在其中提供接觸層以連接該第一裝置區中的電晶體元件與該第二裝置區中的埋入式電容結構的製造階段中的半導體裝置之俯視圖與剖面圖。
儘管本說明書所揭示的專利標的能有各種修飾例與替代形式，但已在附圖中藉由範例顯示其特定具體實施例，並於本說明書中詳細說明。然而，應可理解本說明書中特定具體實施例之說明並非旨在將本發明限制在所揭示的該等特定形式，而是旨在涵蓋在文後申請專利範圍所定義的本發明之精神與範疇內的所有修飾例、相等物與替代例。
以下說明本發明之各種例示性具體實施例。為了清楚表示，在本說明書中並未說明實際實作之所有特徵。當然將可瞭解，在開發任何此實際具體實施例方面必須作出眾多特定實作決策，以達成符合將隨著實作而不同的系統相關和業務相關約束等開發者的具體目標。而且，將可瞭解，這樣的開發努力可能複雜且耗時，但依然是一般該領域具備通常技藝之人士的例行工作。
現將參考附圖說明本發明。各種結構、系統和裝置僅為了解說目的而在附圖中示意性描述，熟習此領域技術者已習知的細節不致使本發明模糊。儘管如此，包括所附圖以說明及解說本發明之例示性範例。本說明書使用的字詞和片語應理解和解譯為具有與熟習相關領域技術者對那些字詞和片語之理解一致的意義。所有用語或片語之特殊定義(即是，不同於如熟習此領域技術者所理解的一般或通常意義的定義)，並非旨在透過本 說明書的用語或片語之一致用法進行暗示。當用語或片語旨在具有特殊意義(即不同於熟練技工所理解的意義)時，這樣的特殊定義應以直接且清楚提供該用語或片語之特殊定義的定義方式在該說明書中明確闡述。
本發明之例示性具體實施例是基於下列概念：半導體裝置之電容結構可安置於埋入式絕緣層之層級，即是該等各自電容結構之最低深度層級可實質上限制在絕緣體上覆半導體材料(SOI)配置之埋入式絕緣層附近的位置，其中在該埋入式絕緣層之底面之高度層級的半導體材料或基材材料之一部分可用作用於複數埋入式電容結構的共用電容器電極。另一方面，可在該共用電容器電極上方提供另一電容器電極，並透過適當絕緣材料將兩者隔開，使得提供該等「上部」電容器電極以具有的高度層級低於該SOI配置之半導體層之高度層級。亦即，本發明仰賴下列概念：可在基本上以該埋入式絕緣層之深度確定的深度層級提供例如將用作緩衝電容器、去耦合電容器、儲存電容器及其類似物的有效電容結構。因此，將可理解用語「在該埋入式絕緣層之層級」，使得該電容器介電體材料可安置於的一高度層級，此高度層級其可對應於以關於該埋入式絕緣層之底面的數十奈米至數百奈米之距離所界定的高度層級。以這種方式，獲得埋入式配置，其中，由於該電容結構之深度層級減少，因此相較於形成如通常用於動態RAM裝置及其類似物的電容器之深溝槽，可達成明顯減少在形成用於其中容納該等「上部」電容器電極的各自開口的複雜度。
另一方面，由於該等埋入式電容結構上方的裝置區之空間仍可用於提供例如導電線路(諸如連同閘極電極一起形成的電極線路)，因此該電容結構之埋入式本質可仍允許關於該半導體裝置之裝置層級(即是，閘極層級)中的信號繞線的高度設計靈活性。而且，由於對該共用電容器電極而言僅必須提供一接點，而對另一電容器電極而言每個電容結構僅需要一接點，因此透過使用形式為該基材材料的共用電容器電極，可基於複雜度減少之接觸狀態達成該等電容結構之接觸。
在本說明書揭示的例示性具體實施例中，若被視為適用於該整體裝置配置，則複數個上部電容器電極可例如在該裝置層級及/或該接觸層級及/或該金屬化系統中彼此適當電連接，藉此形成電容提高之組合式電容結構。在一些例示性具體實施例中，可以靜態方式基於對應設計建立的對應電連接，而在其他例示性具體實施例中，可例如透過提供例如電晶體的一或多個適當開關元件以動態及受控方式建立該等電連接，以動態方式建立所需電容器配置和因此的電容。在其他具體實施例中，複數個電容結構之共用電極可隔離其他電容結構之一或多個其他共用電極。在這種情況下，第一複數個電容結構可串聯連接第二複數個電容結構，這可如前述以靜態或動態方式達成。因此，這種概念可用於電壓轉換及其類似。
圖1A示意性例示說明半導體裝置100之俯視圖，這可代表一種結合電容結構包括例如電晶體及其類似物的複數個主動電路元件的半導體裝置，其可用作一緩衝電容器、一去耦合電容器、一儲存電容器、一用於RF應用的電容器及其類似物。半導體裝置100可代表SOI裝置，亦即該等主動電路元件之至少一部分(特別是該等各自電晶體元件)基於SOI配置形成，藉此與大塊(bulk)電晶體相比提供SOI電晶體之該等許多優勢。在例示性具體實施例中，可以完全空乏SOI電晶體元件之形式提供將形成在第一裝置區100A中及其上的該等各自電晶體元件，即作為其中該各自通道區可實質上完全空乏的電晶體元件。這樣的配置可透過在該等各自通道區中提供低摻雜或無摻雜，並且選擇例如在10nm及以下範圍內的該半導體層之減少厚度而達成。
半導體裝置100可更包含一第二裝置區100B，由於可在第二裝置區100B中埋入任何電容器電極以及該電容器介電體材料，藉此讓第二裝置區100B之頂面可用於如稍後將更詳細進行說明的導電線路及其類似物的之繞線之其他目的，因此其中將形成將於本說明書也稱為「埋入式(buried)」電容結構的各自電容結構。在此製造階段中，半導體裝置100可 包含一遮罩層106，例如由任何適當材料或材料組成形成的光阻劑層、硬遮罩層及其類似物。遮罩層106可包含各自遮罩開口106A、106B，其可適當定尺寸以基於各向異性蝕刻技術及其類似物等任何適當材料去除製程，在該等底層材料形成開口。應可瞭解，為了方便起見僅例示說明兩遮罩開口106A、106B；然而，端視該等整體設計要求而定，可在第二裝置區100B中提供任何數量之電容結構。
圖1B示意性例示說明根據圖1A中的A-A所示的剖面線條的半導體裝置100之剖面圖。如圖所示，半導體裝置100可包含一基材材料101，其可以例如矽、矽/鍺、鍺及其類似物的任何適當半導體材料之形式提供。應可瞭解，基材材料101可代表具有數百奈米至數微米(μm)之厚度的材料層，而在其他情況下，該基材材料可也用作用於處理半導體裝置100而未提供任何其他載體材料的載體材料。
而且，例如考慮到在第一裝置區100A中及其上方形成精密電晶體元件，由於半導體裝置100之SOI本質，因此埋入式絕緣層102可形成在具有適用於半導體裝置100之處理的厚度的基材材料101上。例如，端視該等整體裝置要求而定，埋入式絕緣層102之厚度可在約10-50nm或明顯以上的範圍內。埋入式絕緣層102可包含任何適當絕緣材料，例如二氧化矽、氮化矽、氮氧化矽及其類似物。
而且，半導體裝置100可包含一半導體層103，其在初始狀態下，可含有例如矽、鍺、矽/鍺或任何其他適當半導體材料的任何適當半導體材料。在一些例示性具體實施例中，如以上所討論，可適當選擇半導體層103之厚度以符合完全空乏SOI電晶體元件之裝置要求，這可能需要約10nm及明顯以下之厚度。而且，應可瞭解，在其他裝置區域中，半導體層103可具有不同組成，或可在稍後製造階段中例如透過以例如矽/鍺的一或多個其他半導體組件更換半導體層103之一部分以修改半導體層103之組成，以將各自電晶體元件之該等通道區之該等材料特性適當調適成該 等對應電晶體元件之該等性能要求。
半導體裝置100可包含犧牲型(sacrificial)介電體緩衝層104、105，其可由二氧化矽、氮化矽及其類似物形成。特別是，可以氮化矽材料之形式提供緩衝層105以用作用該進一步處理的遮罩和保護層，這也經常指稱為「墊片氮化物層」，其如稍後將更詳細進行解說，在慣用技術中可較佳係進行設計以用作用於形成淺溝槽隔離的遮罩層。在一例示性具體實施例中，緩衝層105之厚度105T特別調適成下列用於形成該等埋入式電容結構的處理，這可需要附加佈局圖樣製程和後續材料去除製程。因此，如相較於習知處理，緩衝層105的初始厚度105T可選擇具有約10-80nm之額外厚度。然而，應可瞭解，可基於實驗及其類似物有效確定任何適當初始厚度105T，其中可估計在用於形成該埋入式電容結構的處理期間的預期材料去除。該各自估計值可隨後加到對應於慣用製程配方的氮化物墊片層之習知的初始層厚度。
而且，半導體裝置100可包含遮罩層106，例如作為光阻劑材料及其類似物，包括該等遮罩開口106A和106B，這實質上界定將形成的各自開口101A和101B之該等側向尺寸，以通過半導體層103與埋入式絕緣層102延伸至基材材料101中。
如圖1A和圖1B中所例示說明的半導體裝置100可基於下列製程形成。可結合附加材料的適當載體基材(例如形式為基材材料101)可提供為例如半導體晶圓的適當基材，其中埋入式絕緣層102和半導體層103可已併入該基材中或可基於習知的製程技術形成。其後，緩衝層104(例如包含二氧化矽及其類似物)和緩衝層105(例如由氮化矽製成)可基於氧化、沉積及其類似物等習知的技術形成，其中如以上所討論，特別是，氮化矽緩衝層105之初始層厚度105T特別進行調適，以在形成各自溝槽隔離結構之前容納下列用於形成該等電容結構的製程步驟。
其後，遮罩層106可例如透過例如旋轉塗佈及其類似物的任 何適當沉積技術沉積，接著用於圖案化遮罩層106的微影製程以形成該等遮罩開口106A、106B。應可瞭解，遮罩層106若被視為適用於該進一步處理，則除了或替代聚合物材料之外，可也包含一硬遮罩材料。接著，可例如基於如慣用上也用於形成淺溝槽隔離結構之該等溝槽的類似蝕刻配方應用蝕刻製程(例如，電漿輔助蝕刻製程)，藉此首先通過緩衝層105蝕刻並將緩衝層104用作蝕刻停止材料。其後，可例如透過適當調整該蝕刻化學繼續該蝕刻製程，以通過半導體層103蝕刻並也通過埋入式絕緣層102蝕刻，以最終暴露基材材料101之各自部分，藉此形成該等開口101A、101B。應可瞭解，在該等開口101A、101B中可靠暴露基材材料101之該等各自部分時，可去除一定量之基材材料101，然而，其中到基材材料101中的對應蝕刻深度可限制在約數百奈米或以下(例如100奈米或以下)。
圖2A以一進一步進階製造階段中的俯視圖示意性例示說明半導體裝置100。如所例示，間隙層107形成在所述第一和第二裝置區100A、100B上方，並也形成在該等開口101A、101B內。間隙層107形成具有適當厚度，以可靠覆蓋任何表面部分和特別是該等開口101A、101B之側壁和底面。為此目的，可應用任何習知的沉積技術以形成例如二氧化矽、氮化矽、氮氧化矽及其類似物的任何適當介電體材料之間隙層107。
圖2B示意性例示說明在間隙層107厚度減少(特別是在水平表面部分)以在該等開口101A、101B之底部獲得所需層厚度的階段中的半導體裝置100之剖面圖。因此，側壁101S是被具有即是水平延伸厚度的材料層107上的材料覆蓋，其厚度相較於形成在該等開口101A、101B之底面101L之中心部分的材料層107的層厚度107T，有明顯增加。為此目的，層107可沉積具有初始層厚度以可靠覆蓋任何表面區域，例如具有約20-200nm厚度，接著類似於用於形成閘極電極之側壁間隙的任何蝕刻技術的各向異性蝕刻製程，其中適當控制該蝕刻製程以在該等開口101A、101B之底面101L處獲得所需厚度107T。在一進一步例示性具體實施例中，可基於僅考 慮到形成側壁間隙以適當覆蓋該等側壁101S所選擇的製程參數達成層107之沉積，同時從底面101L完全去除層107。在一進一步製程中，可沉積具有所需厚度107T的一進一步薄介電體層(例如一氧化物層)。以這種方式，可在底面101L建立具有優越精確度的介電體層107之所需厚度107T。
應可瞭解，無論是否考慮初始層107之完全初始去除而後續再沉積或是部分去除，對應蝕刻製程特別是在該整體蝕刻順序之最後階段，可也包括一濕化學蝕刻製程、一清潔製程及其類似製程，以精確調整材料層107之層厚度107T及/或任何表面特性。應可瞭解，厚度107T的選擇可符合將基於安置於該等開口101A、101B下方的基材材料和將形成在該等開口101A、101B中的一進一步電極形成的電容器之裝置要求。例如，端視材料層107之該等材料特性而定，可選擇約1nm至數奈米之厚度。應可進一步瞭解，若被視為適用於仍將形成的電容結構之整體性能，則材料層107可包括形式為不同層的兩或多個不同材料。
圖3A示意性例示說明在進一步進階製造階段中的半導體裝置100，其中一導電材料層(在一些例示性具體實施例中，一含金屬材料層；在其他例示性具體實施例中，一摻雜半導體材料)形成在所述第一和第二裝置區100A、100B上方，其中，特別是，該等開口101A、101B實質上使用材料層108之材料完全填充。為此目的，可應用例如濺射技術及其類似的例如化學氣相沉積(Chemical vapor deposition，CVD)、物理氣相沉積(Physical vapor deposition，PVD)的任何適當沉積技術。在一例示性具體實施例中，材料層108可包括鎢，並在特定具體實施例中可提供為一實質純鎢層。在其他例示性具體實施例中，材料層108可包含摻雜多晶矽或可提供為摻雜多晶矽材料。
圖3B示意性例示說明圖3A之半導體裝置100之剖面圖。如所例示，材料層108可完全填充該等開口101A、101B，然而，在其他情況下(未顯示)，這些開口可僅部分以材料層108之材料填充。
圖4A示意性例示說明在進一步進階製造階段中的半導體裝置100之俯視圖。如所例示，該等開口101A、101B使用材料層108之殘料部分填充，其中，為了方便起見，該等開口101A、101B中的材料殘留(residue)是稱為電容器電極108(同前述編號108表示)。而且，如圖所示，緩衝層105可暴露在所述第一和第二裝置區100A、100B中。再者，可也暴露形成在該等開口101A、101B之側壁上的材料層107。
圖4B示意性例示說明如圖4A中也例示在製造階段中的半導體裝置100之剖面圖。因此，在形式為例如含鎢電極的含金屬電極之一些例示性具體實施例中，該等電極108形成在該等開口101A、101B中，並以仍形成在該等開口之側壁上的材料層107之介電體材料側向劃定。再者，形成在底面101L並具有厚度107T的材料層107之材料隔開該等各自電極108與底層基材材料101，而底層基材材料101將作為將基於形成在該等各自開口101A、101B中的該等電極108和具有厚度107T的介電體材料層107形成的該等電容結構的共用電極。
從如圖3A、圖3B所示的配置開始，如圖4A、圖4B所例示說明的半導體裝置100可透過例如基於適當製程配方應用化學機械拋光(Chemical mechanical polishing，CMP)製程等平坦化製程形成，以先平坦化該所獲得的表面佈局，並在一些例示性具體實施例中，最終暴露可因此用作CMP停止層的緩衝層105。基於一實質薄且平坦化的層108(圖3B)或基於一實質暴露的緩衝層105，可透過蝕刻製程繼續進一步處理，其中可在該等開口101A、101B內調整該等電極108之最終厚度。為此目的，可應用電漿輔助及/或濕化學蝕刻配方，接著根據習知的製程技術的適當清潔製程。應可瞭解，特別是在該整體材料去除之最後階段期間，可也去除在該等開口101A、101B之側壁的暴露材料107之一部分，藉此也可靠去除在該等側壁的層108之任何材料殘留，而在緩衝層105之表面的對應材料去除的量可明顯少一些。應可瞭解，緩衝層105之材料去除總量可導致仍適用於半 導體裝置100之進一步處理(如稍後將進行討論例如關於形成淺溝槽隔離結構)的最終厚度105F。因此，為了確保基於最終厚度105F而可靠地進一步處理，藉由以一初始厚度而初始形成緩衝層105，而將初始層厚度105T(圖1B)與最終厚度105F之各自差異納入考量。
因此，基本上，可利用該等電極108、在該等開口101A、101B之底面101L具有厚度107T的介電體材料107、和連接具有厚度107T的介電體材料107的基材材料101之形式提供複數個電容器之結構。顯而易見，由於頂面108T可安置於的高度層級在或低於半導體層103之底面所界定的高度層級，因此該等所獲得的電容結構可被視為埋入式電容結構。在這方面，應可理解，該等電容結構可被視為「在埋入式絕緣層102之層級」提供的裝置結構，亦即至少該電容器介電體材料(即是，在底面101L具有厚度107T的材料107)可安置於埋入式絕緣層102之底面附近。在本說明書，用語「在附近」將被理解為約1微米或明顯以下、最好是500nm及以下、並且更好是100nm及以下之底面101L到埋入式絕緣層102之底面的距離。再者，應可瞭解，儘管該等電容結構(即是，該等開口101A、101B)之該等側向尺寸可在整個寬廣範圍內變化(例如，約100奈米及明顯以上)，但儘管如此，可最好提供複數個此電容結構，而非以製程均勻度及其類似物而言的一連續電容結構。如稍後將更詳細進行解說，若有需要，則可靜態或動態電連接該等複數個電容結構之至少一些者，以調整各自組合式電容結構之所需總電容。
圖5A示意性例示說明在進一步進階製造階段中的半導體裝置100之俯視圖。如所例示，形成各自溝槽109以側向包覆所述第一和第二裝置區100A、100B。即是，在所示的製造階段中，可在用於形成該等溝槽109的對應製程技術之後暴露緩衝層105、介電體材料107和該等電極108，這進而側向劃定半導體裝置100中的該等各種裝置區。
圖5B以剖面圖示意性例示說明裝置100，其中顯示該等溝 槽109以通過該等緩衝層105、104、半導體層103、埋入式絕緣層102延伸至基材材料101中，其中典型選擇基材材料101內的該等溝槽109之深度以符合該等整體裝置要求。而且，在例示性具體實施例中，如圖5A、圖5B中所示，該等溝槽109之深度相較於該等開口101A、101B之深度可較大。在這種情況下，該等溝槽109可也側向劃定基材材料101內的區域，這如稍後也將更詳細進行解說，可作為一共用電容器電極，並作為一用於電連接至所述共用電容器電極的接觸區。
該等溝槽109可例如透過執行典型微影製程，並提供界定該等溝槽109之側向大小和位置的適當遮罩層，而基於習知製程策略形成。其後，可應用適當製程順序以基於習知的製程配方首先通過可後續用作用於進一步繼續該蝕刻順序的蝕刻遮罩的緩衝層105蝕刻，並通過緩衝層104、半導體層103和埋入式絕緣層102蝕刻。最後，可繼續該蝕刻製程以蝕刻到基材材料101中，以將該等溝槽109形成到所需深度。
圖6A以在基於該等溝槽109(圖5B)提供各自溝槽隔離結構110A、110B以分別側向劃定所述第一和第二裝置區100A、100B之後的階段的俯視圖以示意性例示說明半導體裝置100。因此，該等溝槽隔離結構110A、110B可側向相鄰該等各自裝置區形成，並可包括任何適當介電體材料110，其若被視為適當，則可由兩或多個不同介電體材料組成。例如，可結合透過氧化形成的區域，介電體材料110可實質上由沉積形式的二氧化矽組成。因此，在此製造階段中，半導體裝置100之表面可實質上由對應於介電體材料110與緩衝層105之暴露部分的表面區域組成。
圖6B以剖面圖示意性例示說明半導體裝置100，藉此例示說明可在側向方向上(即是，圍繞第一裝置區100A和第二裝置區100B)分別劃定在例示性具體實施例中可也代表為淺溝槽隔離結構的該等溝槽隔離結構。在這方面，應可瞭解，若如所例示所述第一和第二裝置區100A、100B彼此直接相鄰，則所述第一和第二裝置區100A、100B可共用該等隔離結構 110A、110B之特定組件。在其他情況下，這些裝置區可依整體裝置設計而定彼此隔開。而且，如圖所示，可以介電體材料110覆蓋電容器電極108，這可因此具有相同於該等隔離結構110A、110B中的介電體材料110的配置或類型。因此，提供實質上平坦表面佈局以增進半導體裝置100之進一步處理，而實質上不受到第二裝置區100B中存在該等電容結構的負面影響。應更注意，該等電容器電極108係以介電體材料(即是，介電體材料107和介電體材料110)包覆。
如圖6A、圖6B中所例示的半導體裝置100可基於下列製程技術形成。在已形成該等溝槽109(圖5B)之後，可伴隨著氧化製程沉積例如二氧化矽的任何適當介電體材料，以可靠填充該等隔離結構110A、110B之溝槽，藉此也形成該介電體材料之某個表面層(未顯示)。其後，可例如基於習知的CMP配方進行材料去除，藉此平坦化該整體表面佈局並最終暴露該緩衝層105之層部分。應可瞭解，對應製程順序可也包括任何最終拋光製程，其如為了獲得必要表面特徵及其類似物而可能需要。因此，在此製造階段中，可應用習知的製程技術，藉此形成該等隔離結構110A、110B，並也透過填充介電體材料110可靠包覆該等電容器電極108。應可瞭解，在應製程順序期間，可造成該緩衝層105的進一步材料去除，藉此進一步減少緩衝層105之厚度，如厚度105S所示。然而，應注意，由於第二裝置區100B中的該等電容結構之埋入式本質可實質上不影響用於形成該等隔離結構110A、110B的整體製程順序，因此厚度105S可實質上符合於如也在習知製程技術中遇到的殘留層厚度。
圖7A示意性例示說明在已進行用於提供該等各自開口以連接基材材料101的製程順序之後的半導體裝置100之俯視圖。在所示的具體實施例中，各自凹部111可形成在第二裝置區100B以提供接近基材材料101的通道，這如以上已討論，可因此允許提供連接到用作共用電容器電極的基材材料之此部分。而且，可已去除材料緩衝層105(參見圖6B)，藉此 如圖7A中所例示，暴露在該等各自表面部分的緩衝層104。
圖7B示意性例示說明半導體裝置100之剖面圖，其中，如以上所討論，形成凹部111以暴露第二裝置區100B內的基材材料101之各自部分。而且，在該等相關表面區域，可暴露例如形式為二氧化矽的緩衝層104。
如圖7A、圖7B所示的裝置配置可基於下列製程技術獲得。基於如圖6A、圖6B所示的實質上平坦表面佈局，可形成例如光阻劑層及其類似物的適當遮罩層，以界定凹部111之側向位置和大小。應可瞭解，可在裝置區中同時形成也需要暴露且因此接近(access to)基材材料101的任何其他凹部。例如，可在相同製程順序期間形成用於形成基材接點的一或多個凹部。在形成各自遮罩層之前或之後，可去除殘留的緩衝層105(參見圖6B)，藉此暴露底層緩衝層104。其後，可進行各自蝕刻製程以透過使用習知的製程配方通過緩衝層104、半導體層103和絕緣層102蝕刻。最後，可暴露基材材料101，藉此界定凹部111之底面。其後，可去除該對應遮罩層。應可瞭解，該所獲得的表面佈局可對應於如在類似設計之現有半導體裝置中也通常遇到的該等表面條件，其中未提供各自埋入式電容結構。因此，可基於習知的製程技術繼續該進一步處理以形成例如電晶體的電路元件，這在例示性具體實施例中如以上所討論，以完全空乏電晶體之形式提供。
圖8A示意性例示說明在各自裝置區中形成例如電晶體的電路元件之後的半導體裝置100之俯視圖。如圖所示，可橫跨半導體裝置100之整個區域形成複數個電晶體元件，其中，為了方便起見，僅在第一裝置區100A中例示說明一電晶體130。電晶體130可代表例如一P通道電晶體或一N通道電晶體的任何類型之電晶體元件，其中，如以上已討論，在一例示性具體實施例中，電晶體130可代表完全空乏電晶體，其將被理解為在該非導電電晶體狀態下具有實質上電荷載子空乏通道區的電晶體。電晶 體130可包含一符合半導體裝置100之整體設計和裝置要求的閘極電極結構132。特別是，閘極電極結構132之側向尺寸可符合整體設計規則，並在精密應用中，可產生30nm及以下之閘極長度。再者，可提供電晶體130之閘極和汲極區域之各自含金屬區131。
在第二裝置區100B中，可基於如先前所討論的所述組件提供電容結構140A、140B，其中一或多條導電線路132A、132B可至少部分形成在該等埋入式電容結構140A、140B上方，藉此在半導體裝置100之裝置層級中(即是，在該等閘極電極結構132之層級中)提供附加繞線能力。在例示性具體實施例中，該等導電線路132A、132B可具有基本上相同於閘極電極結構132的配置(除了其的側向尺寸之外)。
圖8B示意性例示說明根據圖8A之線條A-A之剖面的剖面圖半導體裝置100。如所例示，電晶體130可包含閘極電極結構132，其進而可包括任何適當閘極電極材料，例如結合半導體型材料135B的含金屬材料135A。然而，應可瞭解，端視閘極電極結構132之整體複雜度而定，半導體型材料135B可也包含含金屬材料，如例如用於高度精密高k值含金屬閘極電極結構。而且，閘極電極結構132可包含一閘極介電體材料137，該閘極介電體材料137隔開閘極電極結構132之導電材料與通道區138，這可實質上對應於半導體層103之材料，或可包含附加半導體組件以符合電晶體130之整體要求。特別是，若考慮完全空乏電晶體，則通道區138的厚度可基於在10nm及以下之範圍內的初始層103之厚度，例如5nm及以下。應可進一步瞭解，閘極介電體材料137可包含不同材料，例如氮氧化矽、二氧化矽、氮化矽、高k值介電體材料及其類似物，此端視該等整體裝置要求而定。高k值介電體材料將被理解為具有10或以上之介電常數k的材料。
再者，電晶體130可包含結合對應含金屬材料131的汲極和源極區134，其中，在精密應用中，該等汲極和源極區134可以磊晶生長在 半導體層103之底層材料上的任何適當摻雜半導體材料之形式提供的抬昇式汲極和源極區之形式提供。再者，閘極電極結構132可包含一具有任何適當配置的間隙結構139。
在第二裝置區100B中，可提供該等埋入式電容結構140A、140B以包含該等電容器電極108，其以用作該電容器介電體材料的具有厚度107T的介電體材料107隔開基材材料101。再者，如先前也討論，以該等介電體材料107和110包覆該等電容器電極108。而且，凹部(recess)111填充高度摻雜(highly doped)半導體材料，其在例示性具體實施例中可具有實質上相同於該等抬昇式(raised)汲極與源極區134的配置。因此，在凹部111中提供的半導體材料134。應注意，第二裝置區100B之高度摻雜半導體材料134連接基材材料101，而該等抬昇式汲極和源極區之半導體材料134連接半導體層103。同樣地，含金屬區可形成在第二裝置區100B之摻雜半導體材料134中及其上，其可也具有實質上相同於第一半導體區100A中的材料131的配置。再者，複數個導電線路132A、132B可形成在第二裝置區100B中，並可因此至少部分係在該等各自電容結構140A、140B上方提供。在例示性具體實施例中，該等導電線路可代表具有與閘極電極結構132相同的配置(除了其該等側向尺寸之外)的電極線路。因此，該等電極線路132A、132B可包含含金屬材料135A、進一步電極材料135B與側壁間隙139。應可瞭解，儘管在圖8B中的該等導電線路132A、132B之背景中未顯示，但也可在該等各自電極線路132A、132B下方提供閘極介電體材料137。
因此，該等埋入式電容結構140A、140B上方的第二裝置區100B中的空間可有效用於提供該等電極線路132A、132B，藉此在該裝置層級中提供繞線能力。
應可瞭解，在一些例示性具體實施例中，可適當連接該等埋入式電容結構140A、140B之至少一些者，以獲得組合的電容，這可透過提 供各自裝置設計達成，其中，例如，該等電極108可在形成該等各自開口並部分填充該等對應開口期間，透過直接連接該等電容器電極108而例如在該「埋入式」層級中電連接。在其他例示性具體實施例中，如稍後將更詳細進行討論，可基於各自接點在該裝置層級中建立一些該等電極108之間的連接，以建立複數埋入式電容結構140A、140B之所需並聯連接。在又其他例示性具體實施例中，所需電容之動態調整可基於適當設計的開關機制建立，其例如可包含一開關(switching)元件，例如電晶體130，其中可透過將電晶體130適當切換成導電或非導電狀態建立一或多個埋入式電容結構140A、140B之間的一或多個連接。可在結合該等導電電極線路132A、132B的接觸層級及/或將形成在對應接觸層級上方的對應金屬化層級中，達成兩或多個該等電容結構140A、140B與電晶體130之各自電連接。
在其他例示性具體實施例(未顯示)中，該第二裝置區中的形式為基材材料101的共用電極可與包括其他埋入式電容結構的其他裝置區之其他共用電極電隔離，這可例如在阱摻雜製程期間透過提供各自摻雜區達成。在這種情況下，甚至可建立包括例如結構140A、140B的各自埋入式電容結構的兩或多個裝置區之串聯連接。此外，在這種情況下，可以靜態或動態方式(即是，基於開關元件、或基於保險絲及其類似物的永久連接或可控制連接)實施該連接。
如圖8A、圖8B中所示的半導體裝置100可係根據可應用於形成具有所需整體配置的電晶體130的任何習知的製程技術形成。為此目的，可進行任何所需阱摻雜製程，以界定用於不同類型之電晶體及其類似物的該等各種阱區。特別是，在一些例示性具體實施例中，可在第二裝置區100B之基材材料101和其他裝置區中提供所需摻雜物輪廓(未顯示)。若有需求，則這樣的摻雜物輪廓可用於將第二裝置區100B之基材材料101有效連接該第二裝置區之高度摻雜半導體材料134，以獲得低歐姆連接。此外，若有需要，則如以上也曾討論，該等摻雜物輪廓可實現第二裝置區100B 與第一裝置區100A或其他第二裝置區等其他裝置區之電隔離。
其後，可透過形成介電體材料137和一或多個閘極電極材料135B形成閘極電極結構132，其可基於各自微影和蝕刻技術適當圖案化。再者，在該閘極佈局圖樣製程之任何適當狀態下，可形成該等側壁間隙139。如以上所討論，在例示性具體實施例中，可同時形成該等電極線路132A、132B以具有基本上相同於閘極電極結構132的配置。其後，該等汲極和源極區134可形成在第一裝置區100A中，而同時也在第二裝置區100B之凹部111中形成對應高度摻雜結晶半導體材料134。其後，若有需要，則可進行各自退火製程，接著形成該等含金屬區131、135A，這可基於例如鎳及其類似物的任何適當金屬種類和例如矽化及其類似物的各自製程技術達成。應可瞭解，除了例示性具體實施例中的不同整體裝置設計之外，形成電晶體130和該等電極線路132A、132B可無需一般製程流程的進一步修改。
圖9A示意性例示說明在更進一步製造階段中的半導體裝置100之俯視圖。如所例示，各自接觸元件155A形成在第一裝置區100A中的接觸層級之絕緣材料151中，而在第二裝置區100B中提供接觸元件155B、155C以連接該等底層埋入式電容結構。
圖9B示意性例示半導體裝置100之剖面圖。如圖所示，可形成包含一第一介電體層152(例如，形式為氮化矽材料及其類似物)和一或多個第二介電體材料151(例如，二氧化矽及其類似物)的接觸層級150，以覆蓋並基本上鈍化(passivate)以電晶體130及其類似物為形式的該等電路元件和該等電極線路132A、132B。該等接觸元件155A因此通過該等材料151、152延伸並連接電晶體130之所述汲極和源極區，並且若有需要，則連接在半導體裝置100中的任何適當位置的閘極電極結構132。為了方便起見，未顯示連接閘極電極結構132的任何此接觸元件。同樣地，該等接觸元件155B可分別連接該等埋入式電容結構140A、140B。更確切而言，該 等接觸元件155B可連接該等各自電容器電極108，藉此實現根據該等整體設計要求個別使用該等電容結構。另一方面，接觸元件155C建立到基材材料101的連接，其可代表該等電容結構140A、140B之共用電容器電極(標示為101B)。如前面已描述，接觸元件155C經由含金屬材料131和高度摻雜半導體材料134連接共用電容器電極101B。應可進一步瞭解，第二裝置區100B中的基材材料101可已在其中併入任何適當摻雜物種類以有效連接高度摻雜材料134，其中如以上所討論，可已例如在半導體裝置100之其他部分中形成各自阱區時，在任何適當製造階段併入任何此摻雜種類。而且，如以上已討論，若有需要，則基於形成在接觸層級150中的該等接觸元件，可並聯連接兩或多個電容結構140A、140B以獲得所需高電容。在其他情況下，例如電晶體130的開關元件可連接該等電容結構140A、140B之接觸元件155B，以在將電晶體130切換成該導電狀態時，允許這些電容結構的受控制電連接。再者，可提供例如電晶體130的複數個開關元件，以若被視為適當，則允許以動態方式調整所需電容值。在其他情況下，複數個第一電容結構可同時連接電晶體130的汲極，而其他複數個電容結構可連接電晶體130的源極側，藉此允許在適當控制電晶體130時，動態調整電容。應可瞭解，若被視為適當，則可基於一或多個該等電極線路132A、132B建立複數個電容結構之任何此連接之一部分繞線。因此，任何所需電容值可透過在該等各自電容結構之間提供對應非可控制永久連接以靜態方式建立，及/或為了在一或多個電容結構之間可控制建立各自連接而透過提供至少一開關元件、保險絲及其類似物以動態方式建立。如以上所討論，只要不同第二裝置區100B之該等共用電極101B可保持在不同電位，則也可建立串聯連接，這如以上所討論，可透過提供適當摻雜物輪廓達成。
如圖9A、圖9B中所示的裝置層級150可係例如透過沉積該等介電體材料152、151並平坦化該所獲得的表面佈局，根據習知的製程技術形成。其後，可透過習知的製程策略形成各自開口，其中在一些例示 性具體實施例中，可應用普通製程順序以形成用於該等接觸元件155A、155B和155C的開口。應可瞭解，由於該等金屬區131可用作有效蝕刻停止材料，因此顯然可在整個蝕刻順序期間考慮通過形成在電容器電極108上方的介電體材料110蝕刻所需的各自附加蝕刻時間，而實質上不負面影響用於該等接觸元件155A、155C的該等各自開口。再者，可調整該等接觸元件155B之側向大小和形狀以允許可靠接觸該等電容結構140A、140B，而不負面影響該等導電線路132A、132B。例如，如圖9B中所示，可適當減少沿著電晶體130之長度方向(即圖9B中的水平方向)的該等接觸元件155B之側向尺寸，以避免過度干擾該等導電線路132A、132B。
其後，可透過根據習知的製程技術在接觸層級150上形成一或多個金屬化層級以繼續進一步處理。應瞭解，除了提供該等接觸元件155B、155C之外，第二裝置區100B上方的任何空間可仍用於形成各自金屬線路，使得如前面本專利序言部分中的討論，由於該等電容結構140A、140B之埋入式本質，因此相較於併入(incorporating)電容器的習知方法，則可提供高度空間效率設計。
因此，本發明提供半導體裝置和製造技術，其中可在SOI裝置之埋入式絕緣層之層級提供埋入式電容結構，其中，在例示性具體實施例中，為了形成容納一電容器電極的各自開口可僅需要一額外微影和佈局圖樣製程，同時可以該基材材料之形式提供另一電容器電極，作為一共用電容器電極。因此，相較於習知方法，達成減少的製程複雜度，同時仍可提供包覆的埋入式含金屬電容器電極。由於在可具有相同於溝槽隔離結構之絕緣材料的配置的該等個別電極之頂端上併入絕緣材料，因此獲得基本上符合於習知裝置之表面條件的實質平坦表面佈局，藉此實現以習知的製程配方為主的進一步處理。由於該等電容結構可提供為結合共用電容器電極的個別包覆的電容器電極，因此可透過靜態或動態連接各自包覆的電容器電極達成有效調適該整體電容，藉此提供該等所獲得的半導體裝置之 優越設計效率和性能。
由於本發明可以受益於本說明書中教示的熟習此領域技術者顯而易見的不同但等效方式進行修改和實作，因此以上所揭示的該等特定具體實施例僅係例示性。例如，可以不同順序進行以上所闡述的製程步驟。再者，除了文後申請專利範圍的說明之外，沒有意欲限制本說明書所示的構造或設計的細節。因此顯而易見，以上所揭示的特定具體實施例可進行變更或修改，並且所有這樣的變化例被視為在本發明之範疇與精神內。應注意，在本說明書和文後申請專利範圍中使用的例如「第一」、「第二」、「第三」或「第四」等序詞只是對不同製程步驟或結構的簡略參考，並且不必然味著這種製程步驟或結構是以此順序來執行/形成。當然，可需要或不需要這種製程的順序，端視確切申請專利範圍的文字而定。因此，本說明書所尋求的保護如文後申請專利範圍的闡述。

Claims (20)

  1. 一種半導體裝置，包含：一第一裝置區，其被以一第一淺溝槽隔離結構側向封圍，該第一淺溝槽隔離結構通過一半導體層與一埋入式絕緣層延伸至一基材材料；一第二裝置區，其被以一第二淺溝槽隔離結構側向封圍，該第二淺溝槽隔離結構通過該半導體層與該埋入式絕緣層延伸至該基材材料；一完全空乏電晶體元件，其形成在該第一裝置區中及其上；及複數個電容結構，其形成在該第二裝置區中以具有一包含該基材材料的共用電容器電極。
  2. 如申請專利範圍第1項之半導體裝置，其中該等複數個電容結構之每一者包含一含金屬電極與一含有電極的摻雜半導體材料之其中之一者。
  3. 如申請專利範圍第2項之半導體裝置，其更包含一絕緣材料，其安置於該等含金屬電極與含有電極的摻雜半導體材料之該至少一者上方，該絕緣材料包含一相同於該第一和第二淺溝槽隔離結構之材料。
  4. 如申請專利範圍第1項之半導體裝置，其更包含一或多條導電線路，其安置於該第二裝置區上方，其中該一或多條導電線路之至少一些者具有對應於該完全空乏電晶體元件之一閘極電極結構之配置。
  5. 如申請專利範圍第1項之半導體裝置，其更包含一開關元件，其電連接至該等複數個電容結構之至少一些者，其中該開關元件係經調適以允許於該等複數個電容結構之該至少一些者之中的至少兩者之間的受控電連接。
  6. 如申請專利範圍第5項之半導體裝置，其中該開關元件包含該完全空乏電晶體元件。
  7. 如申請專利範圍第1項之半導體裝置，其更包含一摻雜半導體材料，其連接該共用電容器電極，其中該摻雜半導體材料具有相同於該完全空乏電晶體元件之抬昇式汲極與源極區之配置。
  8. 如申請專利範圍第2項之半導體裝置，其更包含複數個第一接觸元件，其連接該完全空乏電晶體元件；及複數個第二接觸元件，其連接該等複數個電容結構之該含金屬電極之至少一些者。
  9. 一種半導體裝置，其包含：一電晶體元件，其安置於一第一裝置區中及其上方，該第一裝置區被界定在安置於一埋入式絕緣層上的一半導體層中；複數個電容結構，其安置於一第二裝置區中，該等複數個電容結構之每一者包含一含金屬電容器電極與一含有電極的摻雜半導體材料之其中之一者，該等複數個電容結構之每一者更包含安置於該含金屬電容器電極下方之一共用電容器電極之一部分；及複數個電極線路，其至少部分安置於該電容結構上方並具有相同於該電晶體元件之一閘極電極的配置。
  10. 如申請專利範圍第9項之半導體裝置，其中該等含金屬電容器電極與含有電極的摻雜半導體材料之該其中之一者之中的每一者是以一絕緣材料包覆，該包覆材料之一部分覆蓋具有相同於側向劃定該第一和第二裝置區的溝槽隔離結構之絕緣材料的類型之該含金屬電容器電極之 各自一者之一頂面。
  11. 如申請專利範圍第10項之半導體裝置，其中該半導體層與該埋入式絕緣層之一部分側向安置於該等含金屬電容器電極與含有電極的摻雜半導體材料之該至少一者之中的兩相鄰所包覆者之間。
  12. 如申請專利範圍第9項之半導體裝置，其更包含一摻雜半導體材料，其安置於該第二裝置區中並連接該共用電容器電極，其中該摻雜半導體材料具有相同於該電晶體元件之抬昇式汲極與源極區之一摻雜半導體材料的配置。
  13. 如申請專利範圍第9項之半導體裝置，其更包含一開關元件，其電連接至該等複數個電容結構之至少一些者，其中該開關元件係經調適以允許該等複數個電容結構之該至少一些者之中的至少兩者之間的受控電連接。
  14. 如申請專利範圍第9項之半導體裝置，其中該等含金屬電容器電極與含有電極的摻雜半導體材料之該一者之中的一導電材料分別包含鎢和摻雜多晶矽之其中之一者。
  15. 如申請專利範圍第9項之半導體裝置，其中該電晶體元件係一安置於該半導體層中及其上的完全空乏電晶體。
  16. 如申請專利範圍第9項之半導體裝置，其中至少部分安置於該第二裝置區上方的該等複數個電極線路之至少一些者是從該電容結構電去耦合並用於該半導體裝置中的信號繞線。
  17. 一種方法，包含：在覆蓋一第一裝置區的同時，在一半導體裝置之一第二裝置區中形成通過一半導體層與一埋入式絕緣層且至一基材材料的複數個開口；在該等複數個開口之每一者的側壁與一底面上形成一絕緣材料；在該絕緣材料存在之情況下，透過使用一導電材料部分填充該開口，在該等複數個開口之每一者中形成一電容器電極；及在形成該電容器電極之後，形成溝槽隔離結構以側向劃定該第一和第二裝置區，該溝槽隔離結構通過該半導體層與該埋入式絕緣層延伸至該基材材料。
  18. 如申請專利範圍第17項之方法，其更包含在該第二裝置區中形成一凹部以暴露該基材材料。
  19. 如申請專利範圍第17項之方法，其更包含以一普通製程順序在該第一裝置區上方形成一電晶體元件之一閘極電極、及在該第二裝置區上方形成複數個電極線路。
  20. 如申請專利範圍第17項之方法，其中在該等複數個開口之每一者中形成該電容器電極包含形成一金屬層以填滿該等開口；執行一平坦化製程；及透過執行一蝕刻製程從該等複數個開口去除該金屬之一部分。
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