CN108461495B - 包括掩埋电容结构的半导体器件及其形成方法 - Google Patents

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Abstract

本发明涉及包括掩埋电容结构的半导体器件及其形成方法。本公开提供了半导体器件和制造技术，其中可以在SOI器件的掩埋绝缘层的层级处提供掩埋电容结构，从而与传统策略相比提供了降低的工艺复杂度，而仍然在掩埋电容结构上方保留优异的路由能力。

Description

包括掩埋电容结构的半导体器件及其形成方法
技术领域
一般地，本公开涉及半导体器件，其中除了诸如晶体管等的有源电路元件之外还必须提供电容结构以便获得优异的器件性能和/或扩展器件功能(例如，相对于射频应用等)。
背景技术
在半导体工业中已经取得了不断的进步，从而现在提供了其中包括大量的诸如晶体管等的电路元件的集成电路。除了通常以数字和/或模拟组件的形式提供的用于控制半导体器件内的电压和/或电流的晶体管元件之外，存在将附加功能集成到单个半导体器件中的连续趋势，从而形成甚至是单芯片上的完整系统-片上系统(SoC)。因此，除了通常使用的电阻器之外，无源电路元件，特别是电容器等必须在许多类型的集成电路中实现。
例如，已经开发了许多制造策略用于将电容结构容纳到复杂集成电路的设计中，例如当快速切换晶体管元件可能导致适度高的瞬态电流时，提供用于例如通过缓冲工作电压来稳定关键器件区域的操作的去耦合电容器。为此，例如在有源半导体材料中具有一个电极的基于半导体的电容结构可以被设置在半导体器件中的策略上适当的位置处，以减少电源电压波动。在其他情况下，为了实现诸如动态RAM区的存储区，必须并入多个电容器。在这些存储区中，通常使用一个电容器和相关联的晶体管存储一比特信息，其中，就实现高比特密度而言，通常可以将电容器设置为深沟槽电容器以便建立所需电容，然而，由此需要附加的复杂工艺步骤来形成深沟槽并适当地用导电和电介质材料填充深沟槽。
当在半导体器件的器件层级中，即，在也用于形成有源电路元件(诸如基于硅的集成电路的逻辑区域中的例如依赖于广为接受的CMOS技术的复杂晶体管)的半导体材料之中和之上提供电容结构时，这些结构优选地被实现为具有与优选NMOS晶体管的配置类似的组件，然而，由此消耗有价值的衬底空间，这因此可能相对于减小复杂集成电路的整体尺寸而显著限制设计灵活性。此外，在复杂半导体器件的器件层级中提供相应的电容结构可能需要相对于接触层级，特别是相对于半导体器件的金属化系统中的总体信号路由的适当的设计调整，因为器件层级内部信号路由能力受到形成在其中的附加电容结构的显著影响。
在许多其他方法中，在复杂半导体器件的金属化系统内提供电容结构，由此提供了将高度导电金属材料并入到电容器电极中的可能性，同时基本上避免了器件层级中的空间消耗。另一方面，在金属化系统中并入基于金属的电容器需要在金属化层级中对相应的信号路由进行复杂的重新设计，并且最终还可以有助于复杂集成电路的横向尺寸的总体增加，因为由电容器占据的金属化系统中的区域不再可用于信号路由。此外，在形成复杂金属化系统时，在金属化系统中并入电容器可能需要大量附加的工艺步骤，从而也对总体工艺复杂性造成显著影响，由此增加了制造成本。
由于除了在仍维持集成电路的高性能的同时降低总体功耗的总体要求之外，还存在关于例如通过并入RF组件来实现具有增加功能性的无源电路区域的增长的需求，这进而可能赋予集成电路优异的连接功能。由于在半导体工业中的这种普遍发展并且尽管如上所述在形成电容结构时存在困难，因此电容器必须被越来越多地并入到集成电路的设计中，其中特别地，由于适度高的复杂性和/或空间消耗，现有技术可能不被认为是有前途的选项，这显著地促成整体制造成本。
鉴于上述情况，本公开因此涉及其中可以在集成电路中提供电容结构的技术，同时避免或至少减少上述一个或多个问题的影响。
发明内容
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的关键或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
通常，本公开基于这样的概念，即，电容结构可以在基于绝缘体上半导体(SOI)技术形成的半导体器件中有效地实现，其中典型地掩埋绝缘层将半导体层与基于半导体的衬底材料分离。该SOI器件结构可以有效地用于提供“掩埋”电容结构，然而不需要形成深沟槽。掩埋电容结构可以具有以衬底材料的相应部分的形式的共享电容器电极，而诸如含金属或掺杂半导体的电极的高导电电极可以位于衬底材料上方。由于电容结构的掩埋性质，器件层级，即，典型地设置在相应半导体层上方的区域仍可有效地用于信号路由等，因为掩埋电容结构上方的区域仍然可用于在其上形成诸如电极线的导电线。因此，可以以高空间效率的方式提供用于各种目的的电容器作为半导体器件的特定器件区域中的掩埋结构，其中保留与用于现有的用于制造基于SOI的半导体器件的工艺流程的高度兼容性。也就是说，通过在掩埋绝缘层的层级处并入电容结构，可以应用非复杂的工艺技术，由此提供低成本的总体制造流程，同时仍然保持位于器件层级、接触层级和金属化系统中的掩埋电容结构之上的信号路由能力。
在一个示例性实施例中，本公开涉及一种半导体器件，其包括由第一浅沟槽隔离结构横向包围的第一器件区域，其中所述第一浅沟槽隔离结构穿过半导体层和掩埋绝缘层延伸到衬底材料中。此外，所述半导体器件包括由第二浅沟槽隔离结构横向包围的第二器件区域，其中所述第二浅沟槽隔离结构穿过所述半导体层和所述掩埋绝缘层延伸到所述衬底材料中。此外，所述半导体器件包括形成在所述第一器件区域之中和之上的完全耗尽晶体管元件。此外，所述半导体器件包括形成在所述第二器件区域中的多个电容结构，以便具有由所述衬底材料形成的共享电容器电极。
根据另一个示例性实施例，本公开涉及一种半导体器件，其包括形成在第一器件区域之中和上方的晶体管元件，其中所述第一器件区域形成在在掩埋绝缘层上形成的半导体层中。另外，所述半导体器件包括在所述第二器件区域中形成的多个电容结构，其中所述多个电容结构中的每一个包括含金属的电容器电极和含掺杂半导体材料的电容器电极中的一个，并且其中所述多个电容结构进一步包括形成在所述含金属的电容器电极下方的共享电容器电极的一部分。此外，所述半导体器件包括至少部分地形成在所述电容结构上方并且具有与所述晶体管元件的栅电极相同的配置的多个电极线。
根据又一个示例性实施例，本公开涉及一种方法。所述方法包括在覆盖第一器件区域的同时，形成穿过半导体器件的第二器件区域中的半导体层和掩埋绝缘层并进入到衬底材料中的多个开口。所述方法进一步包括在所述开口中的每一个的侧壁和底面上形成绝缘材料。此外，所述方法包括通过在存在所述绝缘材料的情况下使用导电材料部分地填充所述开口而在所述多个开口的每一个中形成电容器电极。此外，所述方法包括：在形成所述电容器电极之后，形成沟槽隔离结构以横向划分所述第一和所述第二器件区域，其中所述沟槽隔离结构延伸穿过所述半导体层和所述掩埋绝缘层并进入到所述衬底材料中。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1A和图1B分别示意性地示出了根据示例性实施例的处于初始制造阶段的半导体器件的顶视图和截面图，该阶段用于在掩埋绝缘层的层级处在一个器件区域中形成电容结构；
图2A和图2B分别示意性地示出了根据示例性实施例的处于进一步地高级制造阶段的半导体器件的顶视图和截面图，其中相应的开口被形成为延伸到衬底材料中以用于容纳电容结构的相应的含金属的电极；
图3A和3B分别示意性地示出了根据示例性实施例的处于制造阶段的半导体器件的顶视图和截面图，其中提供了用于形成含金属的电极的金属材料；
图4A和图4B分别示意性地示出了根据示例性实施例的处于进一步高考的制造阶段的半导体器件的顶视图和截面图，其中形成了包含金属的电容器电极；
图5A和图5B分别示意性地示出了根据示例性实施例的处于进一步地高级制造阶段的半导体器件的顶视图和截面图，其中形成隔离沟槽以便划分器件区域，该器件区域一方面用于形成晶体管元件或其他电路元件，另一方面用于形成电容结构；
图6A和6B分别示意性地示出了根据示例性实施例的处于制造阶段的半导体器件的顶视图和截面图，其中隔离结构填充有绝缘材料；
图7A和图7B分别示意性地示出了根据示例实施例的处于制造阶段的半导体器件的顶视图和截面图，其中凹陷被形成为连接到第二器件区域中的衬底材料；
图8A和图8B分别示意性地示出了根据示例性实施例的处于进一步地高级制造阶段的半导体器件的顶视图和截面图，其中晶体管元件和电极线分别形成在第一和第二器件区域之中和上方；以及
图9A和图9B分别示意性地示出了根据示例性实施例的处于制造阶段的半导体器件的顶视图和截面图，其中接触层级被设置为连接到第一器件区域中的晶体管元件以及连接到第二器件区域中的掩埋电容结构。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
本公开的示例性实施例基于以下构思：半导体器件的电容结构可以位于掩埋绝缘层的层级处，即，相应电容结构的最低深度层级可以基本上被限制在SOI(绝缘体上半导体)配置的掩埋绝缘层的附近的位置，其中在掩埋绝缘层的底面的高度层级处的半导体材料或衬底材料的一部分可以充当用于多个掩埋电容结构的共享电容器电极。另一方面，另一个电容器电极可以设置在共享电容器电极的上方，并且通过适当的绝缘材料与共享电容器电极分离，使得“上部”电容器电极被设置成具有低于SOI配置的半导体层的高度层级的高度层级。也就是说，本公开依赖于这样的概念：例如用作缓冲电容器、去耦合电容器、存储电容器等的有效电容结构可以被设置在基本上由掩埋绝缘层的深度确定的深度层级处。由此，术语“在掩埋绝缘层的层级处”应该被理解为使得电容器电介质材料可以位于高度层级处，该高度层级可以对应于由相对于掩埋绝缘层的底面的数十纳米到数百纳米的距离限定的高度层级。以此方式，获得掩埋配置，其中由于降低的电容结构的深度层级，与形成典型地用在动态RAM器件等中的电容器的深沟槽相比，可以实现在形成用于将“上部”电容器电极容纳在其中的相应开口时的显著降低的复杂性。
另一方面，电容结构的掩埋性质仍然允许关于半导体器件的器件层级(即，栅极层级)中的信号路由的高度的设计灵活性，因为掩埋电容结构上方的器件区域的空间仍可用于提供例如导电线，诸如与栅电极一起形成的电极线。此外，通过使用衬底材料形式的共享电容器电极，可以基于具有降低的复杂度的接触状态(regime)来实现电容结构的接触，因为仅需要为共享电容器电极提供一个接触，而关于另一个电容器电极只需要每电容结构一个接触。
在本文公开的示例性实施例中，如果考虑到要适合整体器件配置，例如在器件层级和/或接触层级和/或金属化系统中，多个上部电容器电极可以彼此适当地电连接，由此形成具有增加的电容的组合电容结构。在一些示例性实施例中，对应的电连接可以静态方式基于对应的设计来建立，而在其他示例性实施例中，可以例如通过提供一个或多个诸如晶体管的适当的开关元件来以动态方式建立期望的电容器配置并且由此建立电容，以便以动态和受控的方式建立电连接。在其他实施例中，多个电容结构的共享电极可以与其他电容结构中的一个或多个其他共享电极电隔离。在这种情况下，第一多个电容结构可以与第二多个电容结构串联连接，这可以如上所述以静态或动态方式来实现。因此，这个概念可以用于电压转换等。
图1A示意性地示出了半导体器件100的顶视图，该半导体器件100可以表示包括与电容结构组合的多个有源电路元件(诸如晶体管等)的半导体器件，该电容结构可以用作缓冲电容器、去耦合电容器、存储电容器、用于RF应用的电容器等。在有源电路元件(特别是相应的晶体管元件)的至少一部分是基于SOI配置形成的意义上，半导体器件100可以代表SOI器件，从而提供SOI晶体管与体晶体管相比的许多优点。在示例性实施例中，要在第一器件区域100A之中和之上形成的相应晶体管元件可以以完全耗尽SOI晶体管元件(即，作为其中相应的沟道区域可以基本上被完全耗尽的晶体管元件)的形式提供。可以通过在相应的沟道区域中提供低掺杂或不掺杂并且选择例如在10nm以及更小的范围内的半导体层的减小的厚度来实现这种配置。
半导体器件100可以进一步包括在其中将形成相应电容结构(在本文中也将被称为“掩埋”电容结构)的第二器件区域100B，因为任何电容器电极以及电容器电介质材料可以被掩埋在第二器件区域100B中，由此留下第二器件区域100B的顶表面可用于其他目的，诸如导线的路由等，如稍后将更详细描述的。在该制造阶段，半导体器件100可以包括掩模层106，诸如抗蚀剂层、由任何适当的材料或材料组合物形成的硬掩模层等。掩模层106可以包括相应的掩模开口106A、106B，其可以被适当地设定尺寸以便基于任何适当的材料去除工艺(诸如各向异性蚀刻技术等)在下伏的材料中形成开口。应该理解，为了方便，仅示出了两个掩模开口106A、106B；然而，取决于总体设计要求，可以在第二器件区域100B中提供任何数量的电容结构。
图1B示意性地示出了根据图1A中的A-A所示的截面线的半导体器件100的横截面图。如所示出的，半导体器件100可以包括衬底材料101，其可以以任何适当的半导体材料的形式提供，诸如硅、硅/锗、锗等。应该理解，衬底材料101可以代表具有几百纳米(nm)到几微米(μm)厚度的材料层，而在其他情况下，衬底材料也可以在不提供任何其他载体材料的情况下充当用于处理半导体器件100的载体材料。
此外，由于半导体器件100的SOI性质，例如鉴于在第一器件区域100A上方形成复杂的晶体管元件，掩埋绝缘层102可以以适合于器件100的处理的厚度形成在衬底材料101上。例如，掩埋绝缘层102的厚度可以在大约10-50nm以及明显更大的范围内，这取决于总体器件要求。掩埋绝缘层102可以包括任何适当的绝缘材料，诸如二氧化硅、氮化硅，氮氧化硅等。
此外，半导体器件100可以包括半导体层103，半导体层103在初始状态下可以包含任何适当的半导体材料，诸如硅、锗、硅/锗或任何其他适当的半导体材料。在一些示例性实施例中，如上所述，可以适当地选择半导体层103的厚度，以符合完全耗尽SOI晶体管元件的器件要求，其可能需要大约10nm以及明显更小的厚度。此外，应该理解，在其他器件区域中，半导体层103可以具有不同的组成，或者可以在稍后的制造阶段修改半导体层103的组成，例如通过用诸如硅/锗的一个或多个其他半导体组件替换半导体层103的一部分，以便适当地使对应的晶体管元件的沟道区域的材料特性适应相应的晶体管元件的性能要求。
半导体器件100可以包括由二氧化硅、氮化硅等形成的牺牲电介质缓冲层104、105。特别地，可以以氮化硅材料的形式提供层105，以便充当用于进一步处理的掩模和保护层(通常也被称为“衬垫氮化物层”)，该层105在常规技术中可以优选地被设计成充当用于形成浅沟槽隔离的掩模层，如稍后将更详细解释的。在一个示例性实施例中，层105的厚度105T具体适于用于形成掩埋电容结构的后续处理，这可能需要附加的图案化工艺和后续的材料去除工艺。因此，与常规处理相比，层105的初始厚度105T可以被选择为具有大约10-80nm的附加厚度。然而，应该理解，可以基于实验等有效地确定任何适当的初始厚度105T，其中可以估计在用于形成掩埋电容结构的处理期间的预期材料去除。然后可以将相应的估计值添加到对应于常规工艺配方的氮化物衬垫层的广为接受的初始层厚度。
此外，半导体器件100可以包括例如作为抗蚀剂材料等的掩模层106，该掩模层106包括掩模开口106A和106B，掩模开口106A和106B基本上限定了待形成的相应开口101A和101B的横向尺寸以便穿过半导体层103和掩埋绝缘层102并进入到衬底材料101中。
如图1A和1B所示的半导体器件100可以基于以下工艺形成。例如以衬底材料101的形式(可能与其他材料组合)的适当的载体衬底可以被提供为适当的衬底，诸如半导体晶片，其中层102和103可以已被并入到衬底中或者可以基于广为接受的工艺技术来形成。之后，例如包括二氧化硅等的缓冲层104以及例如由氮化硅制成的缓冲层105可以基于诸如氧化、沉积等的广为接受的技术而形成，其中如上所述，特别地，氮化硅层105的初始层厚度105T被特别地调整以适应在形成相应的沟槽隔离结构之前形成电容结构的以下工艺步骤。
之后，可以例如通过任何适当的沉积技术(诸如旋涂等)沉积掩模层106，接着进行用于图案化掩模层106的光刻工艺，以形成掩模开口106A、106B。应理解，如果考虑到要适合进一步处理，则除了聚合物材料之外或作为聚合物材料的替代，掩模层106还可以包括硬掩模材料。接下来，可以例如基于与常规用于形成浅沟槽隔离结构的沟槽的蚀刻配方类似的蚀刻配方来施加蚀刻工艺，例如等离子体辅助蚀刻工艺，由此首先蚀刻穿过层105并使用层104作为蚀刻停止材料。之后，例如通过以下方式来继续蚀刻工艺，即，适当地调整蚀刻化学(chemistry)以蚀刻穿过半导体层103并且还蚀刻穿过掩埋绝缘层102以便最终暴露衬底材料101的相应部分，由此形成开口101A、101B。应该理解，在可靠地暴露开口101A、101B中的衬底材料101的相应部分之后，可以去除一定量的衬底材料101，然而，其中进入到衬底材料101中的对应的蚀刻深度可以被限制在大约几百纳米或更小，例如一百纳米或更小。
图2A示意性地示出了在进一步地高级制造阶段的顶视图中的半导体器件100。如所示出的，隔离物层107形成在第一和第二器件区域100A、100B上方并且也形成在开口101A、101B内。隔离物层107形成为具有适当的厚度，以可靠地覆盖任何表面部分，特别是开口1001A、101B的侧壁和底面。为此，可以应用任何广为接受的沉积技术，以便形成诸如二氧化硅、氮化硅、氮氧化硅等任何适当的电介质材料的隔离物层107。
图2B示意性地示出了在以下阶段的半导体器件100的横截面图，其中隔离物层107的厚度被减小，特别是在水平表面部分处，以便在开口100A、100B的底部获得期望的层厚度。由此，侧壁101S被具有以下厚度(即，水平延伸)的层107的材料覆盖，该厚度与形成在开口101A、101B的底面101L的中央部分处的层107的厚度107T相比显著增加。为此，可以以初始层厚度沉积层107，以便可靠地覆盖任何表面区域，例如厚度约为20-200nm，随后是类似于用于形成栅电极的侧壁隔离物的任何蚀刻技术的各向异性蚀刻工艺，其中蚀刻工艺被适当地控制以便在开口101A、101B的底面101L处获得期望的厚度107T。在进一步的示例性实施例中，层107的沉积可以基于仅考虑到形成侧壁隔离物以适当地覆盖侧壁101S而选择的工艺参数来完成，同时完全从底面101L去除层107。在进一步的工艺中，可以沉积具有期望厚度107T的另一薄电介质层，例如氧化物层。以这种方式，可以高精度地建立底面101L处的电介质层107的期望厚度107T。
应该理解，无论是否考虑完全初始去除和随后的再沉积或者初始层107的部分去除，对应的蚀刻工艺也可以包括湿化学蚀刻工艺、清洁工艺等，特别是在整个蚀刻顺序的最后阶段，以便精确地调整层107的厚度107T和/或层107的任何表面特性。应当理解，可以选择厚度107T以符合要形成的电容器的器件要求，该电容器基于位于开口101A、101B下方的衬底材料和待形成在开口101A、101B中的另一电极而形成。例如，依赖于层107的材料特性，可以选择大约1nm至几纳米的厚度。应进一步理解，如果考虑到要适合仍然要形成的电容结构的整体性能，层107可以包括以不同层的形式的两种或更多种不同的材料。
图3A示意性地示出了处于进一步地高级制造阶段的半导体器件100，其中导电材料层(在一些示例性实施例中，含金属的材料层，在其它示例性实施例中，含掺杂的半导体材料)形成在第一和第二器件区域100A、100B上方，其中特别地，开口101A、101B基本完全被层108的材料填充。为此，可以应用任何适当的沉积技术，诸如CVD(化学气相沉积)、PVD物理气相沉积)(诸如溅射技术等)。在一个示例性实施例中，层108可以包括钨，并且在特定实施例中可以被提供为基本上纯的钨层。在其他示例性实施例中，层108可以包括掺杂的多晶硅或者可以被提供作为掺杂的多晶硅材料。
图3B示意性地示出了图3A的半导体器件100的横截面图。如所示出的，层108可以完全填充开口101A、101B，而在其他情况下(未示出)，这些开口可以仅部分地由层108的材料填充。
图4A示意性地示出了处于进一步地高级制造阶段的半导体器件100的顶视图。如所示出的，开口101A、101B部分地填充有材料层108的剩余物，其中为了方便起见，开口101A、101B中的材料残余物被称为电容器电极并且由相同的附图标记108表示。此外，如所示出的，缓冲层105可以在第一和第二器件区域100A、100B中被暴露。此外，形成在开口101A、101B的侧壁上的材料层107也可以被暴露。
图4B示意性地示出了也在图4A中示出的处于制造阶段的半导体器件100的横截面图。因此，在一些示例性实施例中，以含金属的电极(诸如含钨的电极)的形式的电极108形成在开口101A、101B中，并且被仍形成在开口的侧壁上的层107的电介质材料横向划分。此外，形成在底面101L上并且具有厚度107T的层107的材料将相应的电极108与下伏的衬底材料101分离，衬底材料101将作为充当用于将形成的电容结构的共享电极，该电容结构将基于在相应的开口101A、101B中的电极108和具有厚度107T的电介质材料107而形成。
从图3A、3B所示的配置开始，如图4A、图4B所示的半导体器件100可以通过基于适当的工艺配方施加诸如化学机械抛光(CMP)工艺的平坦化工艺来形成，以便首先平坦化所得到的表面形貌，并且在一些示例性实施例中，最终暴露缓冲层105，该缓冲层105因此可以被用作CMP停止层。基于基本上变薄和平坦化的层108(图3B)或基于基本暴露的缓冲层105，可以通过蚀刻工艺继续进一步的处理，其中可以调整开口101A、101B内的电极108的最终厚度。为此，可以施加等离子体辅助和/或湿化学蚀刻配方，然后根据广为接受的工艺技术进行适当的清洁工艺。应该理解，特别是在整个材料去除的最后阶段期间，也可以去除暴露的材料107在开口101A、101B的侧壁处的一部分，从而也可靠地去除层108在侧壁处的任何材料残余物，而在缓冲层105的表面处的对应的材料去除可能明显更少。应该理解，层105的材料去除的总量可以导致最终厚度105F，该厚度仍然适用于半导体器件100的进一步处理，例如对于形成浅沟槽隔离结构，如稍后将讨论的。结果，初始层厚度105T(图1B)和最终厚度105F的相应差可以通过初始形成具有其初始厚度的层105来考虑，以便保证基于最终厚度105F的进一步处理。
结果，基本上可以以电极108、位于开口101A、101B的底面101L处的具有厚度107T的电介质材料107以及连接到具有厚度107T的电介质材料107的衬底材料101的形式提供多个电容器的结构。显而易见的是，所得到的电容结构可以被认为是掩埋电容结构，因为顶表面108T可以位于由半导体层103的底面限定的高度层级处或者位于低于该高度层级的高度层级处。在这方面，应当理解，在以下意义上，电容结构可以被认为是设置“在掩埋绝缘层102的层级处”的器件结构：至少电容器电介质材料，即，位于底面101L上的具有厚度107T的材料107，可以位于掩埋绝缘层102的底面附近。在此上下文中，术语“在其附近”应理解为底面101L到绝缘层102的底面的距离大约1微米或者明显更小，优选500nm和更小，更优选100nm和更小。此外，应该理解，尽管电容结构(即，开口101A、101B)的横向尺寸可以在宽的范围内变化，例如大约一百纳米以及明显更大，但是优选可以提供多个这样的电容结构，而不是关于工艺均匀性等提供连续的电容结构。如稍后将更详细地解释的，如果需要，多个电容结构中的至少一些可被静态地或动态地电连接，以便调整相应组合电容结构的期望总电容。
图5A示意性地示出处于进一步地高级制造阶段的半导体器件100的顶视图。如所示出的，形成相应的沟槽109以横向包围第一和第二器件区域100A、100B。也就是说，在所示的制造阶段，在用于形成沟槽109的对应的工艺技术之后，缓冲层105、电介质材料107和电极108可以被暴露，这进而横向划分半导体器件100中的各种器件区域。
图5B以横截面视图示意性地示出了器件100，其中沟槽109被示出为延伸穿过缓冲层105、104、半导体层103、掩埋绝缘层102并进入到衬底材料101中，其中典型地选择衬底材料101内的沟槽109的深度以符合总体器件要求。此外，在示例性实施例中，如图5A、图5B所示，与开口101A、101B的深度相比，沟槽109的深度可以更大。在这种情况下，沟槽109也可以横向划分衬底材料101内的区域，该区域可以充当共享电容器电极并且作为用于电连接到共享电容器电极的接触区域，如稍后将更详细解释的。
例如，通过执行典型的光刻工艺并且提供限定沟槽109的横向尺寸和位置的适当的掩模层，可以基于常规的工艺策略形成沟槽109。之后，可以应用适当的工艺顺序以便首先蚀刻穿过缓冲层105(其随后可以用作蚀刻掩模以用于进一步继续蚀刻顺序)并且基于广为接受的工艺配方来蚀刻穿过层104、103和102。最后，可以继续蚀刻工艺以蚀刻进入到衬底材料101中，以便将沟槽109形成到期望的深度。
图6A以顶视图示意性地示出了在沟槽109(图5B)的基础上已提供相应沟槽隔离结构110A、110B以便分别横向划分第一和第二器件区域100A、100B(图5B)之后的阶段的半导体器件100。因此，沟槽隔离结构110A、110B可以横向地形成为与相应的器件区域相邻，并且可以包括任何适当的电介质材料110，如果认为适当的话，电介质材料110可以由两种或更多种不同的电介质材料组成。例如，电介质材料110可以基本上由沉积形式的二氧化硅组成，可能地，与由氧化形成的区域组合。因此，在该制造阶段，半导体器件100的表面可以基本上由对应于电介质材料110的表面区域和缓冲层105的暴露部分组成。
图6B以横截面视图示意性地示出了半导体器件100，由此示出了在示例性实施例中也可以表示为浅沟槽隔离结构的沟槽隔离结构可以分别在横向方向上划分(即，包围)第一器件区域100A和第二器件区域100B。在这方面，应理解，如果如所示出的第一和第二器件区域100A、100B彼此直接相邻，则第一和第二器件区域100A、100B可以共享结构110A、110B的特定组件。在其他情况下，这些器件区域可以依赖于总体器件设计而彼此分离。此外，如所示出的，电容器电极108可以被电介质材料110覆盖，因此可以具有与隔离结构110A、110A中的电介质材料110相同的配置或类型。因此，提供基本上平坦的表面形貌，以便基本上不受第二器件区100B中的电容结构的存在而负面影响地增强半导体器件100的进一步处理。应该进一步注意，电容器电极108被电介质材料，即，电介质材料107和电介质材料110包封。
如图6A、6B所示的半导体器件100可以基于以下工艺技术形成。在已形成沟槽109(图5B)之后，可以沉积诸如二氧化硅的任何适当的电介质材料，其可能伴随着氧化工艺，以便可靠地填充隔离结构110A、110B的沟槽，从而也形成电介质材料的某个表面层(未示出)。之后，例如可以基于广为接受的CMP配方执行材料去除，由此平坦化整个表面形貌并且最终暴露层105的层部分。应当理解，对应的工艺顺序还可以包括可能被需要来获得所需表面特性等的任何最终的抛光工艺。因此，在该制造阶段中，可以应用广为接受的的工艺技术，由此形成隔离结构110A、110B，并且通过填充电介质材料110也可靠地包封电容器电极108。应当理解，在对应的工艺顺序期间，可以引起层105的进一步材料去除，由此进一步减小层105的厚度，如厚度105S所示。然而，应注意，由于第二器件区域100B中的电容结构的掩埋性质可以基本上不影响用于形成隔离结构110A、110B的整个工艺顺序，因此厚度105S可以基本上对应于传统工艺技术中也遇到过的剩余层厚度。
图7A示意性地示出了在已执行用于提供相应的开口以便连接到衬底材料101的工艺顺序之后的半导体器件100的顶视图。在所示的实施例中，可以在第二器件区域100B中形成相应的凹陷111，从而提供到衬底材料101的访问(access)，这因此使能提供到充当共享电容器电极的该部分衬底材料的连接，如上已经讨论的。此外，如图7A所示，材料层105(参见图6B)可能已被去除，由此在相应的表面部分处暴露层104。
图7B示意性地示出了器件100的横截面图，其中如上所述，形成凹陷111以暴露第二器件区域100B内的衬底材料101的相应部分。此外，在相关表面区域处，可以暴露例如以二氧化硅形式的层104。
如图7A、7B所示的器件配置可以基于以下工艺技术来获得。基于如图6A、6B所示的基本上平坦的表面形貌，可以形成适当的掩模层(诸如抗蚀剂层等)，以便限定凹陷111的横向位置和尺寸。应该理解，可以在器件区域中同时形成任何其他的凹陷，这也需要曝光并由此到达衬底材料101。例如，用于形成衬底接触的一个或多个凹陷可以在相同的工艺顺序期间形成。在形成相应的掩模层之前或之后，可以去除剩余的缓冲层105(参见图6B)，从而暴露下伏的缓冲层104。之后，可以执行相应的蚀刻工艺以便通过使用广为接受的的工艺配方蚀刻穿过层104、103和102。最后，衬底材料101可以被暴露，从而限定凹陷111的底面。之后，可以去除对应的掩模层。应理解，所得到的表面形貌可以对应于在类似设计的未提供相应的掩埋电容结构的常规半导体器件中典型遇到的表面状况。因此，可以基于广为接受的工艺技术而继续进一步的处理，以便形成诸如晶体管的电路元件，在示例性实施例中，如上所述，该电路元件以完全耗尽晶体管的形式提供。
图8A示意性地示出了在相应的器件区域中形成诸如晶体管的电路元件之后的半导体器件100的顶视图。如所示出的，可以遍及半导体器件100的整个区域形成多个晶体管元件，其中，为了方便，在第一器件区域100A中仅示出了一个晶体管130。晶体管130可以表示任何类型的晶体管元件，诸如P沟道晶体管或N沟道晶体管，其中，如上所述，在一个示例性实施例中，晶体管130可以表示被理解为在非导电晶体管状态下具有基本电荷载流子耗尽沟道区的晶体管的完全耗尽晶体管。晶体管130可以包括符合器件100的总体设计和器件要求的栅电极结构132。特别地，栅电极结构132的横向尺寸可以符合总体设计规则，并且在复杂的应用中可以导致30nm以及更小的栅极长度。此外，可以提供晶体管130的栅极和漏极区域的相应的含金属的区域131。
在第二器件区域100B中，可以基于前面讨论的组件来提供电容结构140A、140B，其中一个或多个导电线132A、132B可以至少部分地形成在掩埋电容结构140A、140B上方，从而在半导体器件100的器件层级(即，在栅电极132的层级)提供附加的路由能力。在示例性实施例中，除了横向尺寸之外，导电线132A、132B可以具有与栅电极结构132基本相同的配置。
图8B示意性地示出了在根据图8A的线A-A的截面的横截面图中半导体器件100。如所示出的，晶体管130可以包括栅电极结构132，栅电极结构132进而可以包括任何适当的栅电极材料，例如与基于半导体的材料135B组合的含金属的材料135A。然而，应该理解，依赖于栅电极结构132的总体复杂性，材料135B还可以包括例如用在高度复杂的含高k金属的栅电极结构中的含金属的材料。此外，栅电极结构132可以包括将栅电极结构132的导电材料与沟道区域138分离的栅极电介质材料137，沟道区域138可以基本上对应于半导体层103的材料，或者可以包括附加的半导体组件以符合晶体管130的总体要求。特别地，如果考虑到完全耗尽晶体管，沟道区138可以具有基于初始层103的在10nm以及更小，例如5nm以及更小的范围内的厚度。应该进一步理解，依赖于总体器件要求，栅极电介质材料137可以包括不同的材料，诸如氮氧化硅、二氧化硅、氮化硅、高k电介质材料等。高k电介质材料应理解为具有10或更大的电介质常数k的材料。
此外，晶体管130可以包括与对应的含金属材料131结合的漏极和源极区域134，其中在复杂的应用中，漏极和源极区域134可以以升高的源极和漏极区域的形式提供，该升高的源极和漏极区域以在半导体层103的下伏材料上外延生长的任何适当掺杂的半导体材料的形式提供。此外，栅电极结构132可以包括具有任何适当配置的隔离物结构139。
在第二器件区域100B中，可以提供掩埋电容结构140A、140B以便包括通过充当电容器电介质材料的具有厚度107T的电介质材料107而与衬底材料101分离的电容器电极108。此外，如先前已讨论的，电容器电极108被电介质材料107和110包封。此外，凹陷111填充有高度掺杂的半导体材料，在示例性实施例中，该高度掺杂的半导体材料可以具有与升高的漏极和源极区域134基本相同的配置。因此，设置在凹陷111中的半导体材料也由相同的附图标号134表示。应注意，第二器件区域100B中的高度掺杂半导体材料134连接到衬底材料101，而升高的漏极和源极区域中的半导体材料134连接到半导体层103。类似地，含金属的区域可以形成在第二器件区域100B中的掺杂半导体材料134之中和之上，该含金属的区域也可以具有与第一半导体区域100A中的材料131基本相同的配置。此外，多个导电线132A、132B可以形成在第二器件区域100B中，并且因此可以至少部分地设置在相应的电容结构140A、140B上方。在示例性实施例中，除了横向尺寸之外，导电线可以表示具有与栅电极结构132相同的配置的电极线。因此，电极线132A、132B可以包括含金属的材料135A、另外的电极材料135B和侧壁隔离物139。应该理解，虽然在导电线132A、132B的上下文中未在图8B中示出栅极电介质材料137，但是该栅极电介质材料137也可以设置在相应的电极线132A、132B的下方。
因此，掩埋电容结构140A、140B上方的第二器件区域100B中的空间可以被有效地用于提供电极线132A、132B，由此提供在器件层级的路由能力。
应理解，在一些示例性实施例中，掩埋电容结构140A、140B中的至少一些可被适当地连接以获得组合电容，其可通过提供相应的器件设计来实现，其中例如，通过在形成相应的开口期间直接连接电容器电极108以及部分填充对应的开口来使电极108可以例如在“掩埋”层级被电连接。在其它示例性实施例中，可以基于相应的接触在器件层级中建立一些电极108之间的连接，如将在下文中更详细地讨论的，以便建立多个掩埋电容结构140A、140B的期望的并联连接。在另外的其他示例性实施例中，可以基于适当设计的开关机构来建立期望电容的动态调整，该开关机构例如可以包括诸如晶体管130的开关元件，其中可通过适当地将晶体管130切换到导电或非导电状态来建立一个或多个掩埋电容结构140A、140B之间的一个或多个连接。电容结构140A、140B和晶体管130中的两个或更多个的相应电连接可以在与导电电极线132A、132B结合的接触层级和/或在要形成在对应的接触层级上方的对应的金属化层级中实现。
在其他示例性实施例(未示出)中，第二器件区域中的衬底材料101形式的共享电极可以与包括其他掩埋电容结构的其他器件区域的其他共享电极电隔离，这可以例如在阱掺杂工艺期间提供相应的掺杂区域来实现。在这种情况下，甚至可以建立包括诸如结构140A、140B的相应掩埋电容结构的两个或更多个器件区域的串联连接。而且，在这种情况下，连接可以以静态或动态的方式实现，也就是，通过永久连接或通过基于开关元件、熔断器等的可控连接来实现。
如图8A、8B所示的半导体器件100可以根据任何广为接受的可以被用于形成具有期望的总体配置的晶体管130的工艺技术来形成。为此，可以执行任何所需的阱掺杂工艺，以便为不同类型的晶体管等限定各种阱区。特别地，在一些示例性实施例中，可以在第二器件区域100B和其他器件区域中的衬底材料101中提供期望的掺杂剂分布(未示出)。如果需要，这样的掺杂剂分布可用于有效地将第二器件区域100B中的衬底材料101连接到第二器件区域中的高度掺杂半导体材料134，以获得低欧姆连接。而且，如果需要，掺杂物分布可以使能第二器件区域100B与其他器件区域(诸如第一器件区域100A或其他第二器件区域)的电隔离，如上已讨论的。
之后，可以通过形成电介质材料137和一个或多个栅电极材料135B来形成栅电极结构132，电介质材料137和一个或多个栅电极材料135B可以基于相应的光刻和蚀刻技术被适当地图案化。此外，在栅极图案化工艺的任何适当状态下，可以形成侧壁隔离物139。如上所述，在示例性实施例中，电极线132A、132B可以同时形成以具有与栅电极结构132基本相同的配置。之后，可以在第一器件区100A中形成漏极和源极区域134，而同时也在第二器件区域100B的凹陷111中形成对应的高度掺杂晶体半导体材料134。之后，可以执行相应的退火工艺，如果需要，随后形成含金属的区域131、135A，这可以基于诸如镍等的任何适当的金属物质和诸如硅化等的相应的工艺技术来实现。应该理解，除了示例性实施例中的不同的总体器件设计之外，可能不需要用于形成晶体管130和电极线132A、132B的一般工艺流程的进一步改变。
图9A示意性示出了在进一步的高级制造阶段的半导体器件100的顶视图。如所示出的，在第一器件区域100A中的接触层级的绝缘材料151中形成相应的接触元件155A，而在第二器件区域100B中提供接触元件155B、155C以便连接到下伏的掩埋电容结构。
图9B示意性地示出了半导体器件100的横截面图。如所示出的，可以形成包括例如以氮化硅材料等形式的第一电介质层152和诸如二氧化硅等的一个或多个第二电介质材料151的接触层级150，以便覆盖并基本钝化以晶体管130等和电极线132A、132B形式的电路元件。由此，接触元件155A延伸穿过材料151、152并且连接到晶体管130的漏极和源极区域，并且如果需要，连接到半导体器件100中的任何适当位置处的栅电极结构132。为了方便起见，未示出任何连接到栅电极结构132的接触元件。类似地，接触元件155B可以分别连接到掩埋电容结构140A、140B。更确切地说，接触元件155B可以连接到相应的电容器电极108，从而使能根据总体设计要求单独使用电容结构。另一方面，接触元件155C建立到衬底材料101的连接，该衬底材料101可以代表电容结构140A、140B的被指示为101B的共享电容器电极。如上所述，接触元件155C经由含金属的材料131和高度掺杂半导体材料134连接到共享电容器电极101B。应该进一步理解，第二器件区域100B中的衬底材料101可以在其中并入任何适当的掺杂剂物质，以有效地连接到高度掺杂材料134，其中可以在任何适当的制造阶段已并入任何这样的掺杂剂物质，例如，如上所述，在半导体器件100的其他部分中形成相应的阱区时。此外，如上已讨论的，如果需要，基于形成在接触层级150中的接触元件，可以并联连接电容结构140A、140B中的两个或更多个以获得期望的高电容。在其他情况下，诸如晶体管130的开关元件可以连接到电容结构140A、140B的接触元件155B，以便在将晶体管130切换到导电状态时使能这些电容结构的受控电连接。此外，如果认为适当，可以提供诸如晶体管130的多个开关元件，以便使能以动态方式调整期望的电容值。在其它情况下，多个第一电容结构可以与晶体管130的漏极同时连接，而另外的多个电容结构可以与晶体管130的源极侧连接，从而使能在适当地控制晶体管130时动态地调整电容。应当理解，如果认为适当，可以基于电极线132A、132B中的一个或多个建立多个电容结构的任何这种连接的部分路由。因此，可以通过在相应的电容结构之间提供对应的不可控的永久连接的静态方式，以及/或者通过提供用于可控制地建立一个或多个电容结构之间的相应连接的至少一个开关元件、熔断器等的动态的方式来建立任何期望的电容值。如上所述，只要不同的第二区域100B中的共享电极101B可以保持在不同的电势(如上所述，其可以通过提供适当的掺杂剂分布来实现)上，也可以建立串联连接。
如图9A、9B所示的器件层级150可以根据广为接受的工艺技术形成，例如，通过沉积电介质材料152、151并平坦化所得到的表面形貌。之后，可以通过广为接受的工艺策略形成相应的开口，其中，在一些示例性实施例中，可以应用公共工艺顺序以形成用于接触元件155A、155B和155C的开口。应该理解，在整个蚀刻顺序期间，可以容易地考虑到蚀刻穿过形成在电容器电极108上方的电介质材料110所需的相应附加的蚀刻时间，而基本上不会负面地影响用于接触元件155A、155C的相应开口，因为金属区域131可以充当有效的蚀刻停止材料。此外，可以调整接触元件155B的横向尺寸和形状，以允许电容结构140A、140B的可靠接触而不会负面地影响导电线132A、132B。例如，如图9B所示，可以适当地减小接触元件155B在晶体管130的长度方向(即，图9B中的水平方向)上的横向尺寸，从而避免与导电线132A、132B的不适当的干扰。
之后，可以根据广为接受的工艺技术通过在接触层级150上形成一个或多个金属化层级来继续进一步的处理。应该理解，除了提供接触元件155B、155C之外，第二器件区域100B上方的任何空间仍然可用于形成相应的金属线，使得与用于并入电容器的常规方法相比，由于电容结构140A、140B的掩埋性质，可以提供高度空间效率的设计，如以上在本申请的引言部分中所讨论的。
结果，本公开提供了半导体器件和制造技术，其中可以在SOI器件的掩埋绝缘层的层级处提供掩埋电容结构，其中在示例性实施例中，可能仅需要一个附加的光刻和图案化工艺来形成容纳一个电容器电极的相应开口，而另一电容器电极可以以衬底材料的形式提供以作为共享电容器电极。因此，与常规方法相比，减少了工艺复杂性，同时仍然可以提供包封的掩埋的含金属的电容器电极。由于在独立电极的顶部处包括绝缘材料(其可以具有与沟槽隔离结构的绝缘材料相同的配置)，因此获得基本上与常规器件的表面条件对应的基本平坦的表面形貌，从而在广为接受的工艺配方的基础上使能进一步的处理。由于电容结构可以被提供为独立的包封电容器电极与共享电容器电极结合，因此可以通过静态或动态地连接相应的包封的电容器电极来实现总体电容的有效调节，从而提供所得到的半导体器件的优异的设计效率和性能。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (20)

1.一种半导体器件，包括：
由第一浅沟槽隔离结构横向包围的第一器件区域，所述第一浅沟槽隔离结构穿过半导体层和位于所述半导体层下方的掩埋绝缘层延伸到衬底材料中；
由第二浅沟槽隔离结构横向包围的第二器件区域，所述第二浅沟槽隔离结构穿过所述半导体层和所述掩埋绝缘层延伸到所述衬底材料中；
形成在所述第一器件区域之中和之上的完全耗尽晶体管元件；
形成在所述第二器件区域中的穿过所述半导体层和所述掩埋绝缘层并进入到所述衬底材料中的多个开口；
形成在所述多个开口中的每一个的侧壁和底面上的第一绝缘材料，其中，所述第一绝缘材料包括位于所述侧壁上的部分和位于所述底面上的中央部分，所述第一绝缘材料的所述部分的厚度与所述中央部分的厚度相比增加；
形成在所述第二器件区域中的多个电容结构，以便具有上部电容器电极、包括所述衬底材料的共享电容器电极和位于所述上部电容器电极与所述共享电容器电极之间的所述第一绝缘材料的所述中央部分，所述上部电容器电极的高度层级被设置为低于所述半导体层的高度层级；以及
位于所述上部电容器电极上方并与其接触的第二绝缘材料。
2.根据权利要求1所述的半导体器件，其中所述多个电容结构中的每一个包括含金属的电极和含掺杂半导体材料的电极中的一个。
3.根据权利要求2所述的半导体器件，其中，所述第二绝缘材料位于所述含金属的电极和含掺杂半导体材料的电极中的所述一个上方，所述第二绝缘材料包括与所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的材料相同的材料。
4.根据权利要求1所述的半导体器件，进一步包括位于所述第二器件区域上方的一个或多个导电线，其中所述一个或多个导电线中的至少一些具有与所述完全耗尽晶体管元件的栅电极结构对应的配置。
5.根据权利要求1所述的半导体器件，进一步包括电连接到所述多个电容结构中的至少一些的开关元件，其中所述开关元件适于能够在所述多个电容结构中的所述至少一些中的至少两个之间实现受控的电连接。
6.根据权利要求5所述的半导体器件，其中所述开关元件包括所述完全耗尽晶体管元件。
7.根据权利要求1所述的半导体器件，进一步包括连接到所述共享电容器电极的掺杂半导体材料，其中所述掺杂半导体材料具有与所述完全耗尽晶体管元件的升高的漏极和源极区域相同的配置。
8.根据权利要求2所述的半导体器件，进一步包括连接到所述完全耗尽晶体管元件的多个第一接触元件以及连接到所述多个电容结构的所述含金属的电极中的至少一些的多个第二接触元件。
9.一种半导体器件，包括：
位于第一器件区域之中和上方的晶体管元件，所述第一器件区域被限定在位于掩埋绝缘层上的半导体层中；
位于第二器件区域中的穿过所述半导体层和所述掩埋绝缘层并进入到衬底材料中的多个开口；
位于所述多个开口中的每一个的侧壁和底面上的第一绝缘材料，其中，所述第一绝缘材料包括位于所述侧壁上的部分和位于所述底面上的中央部分，所述第一绝缘材料的所述部分的厚度与所述中央部分的厚度相比增加；
位于所述第二器件区域中的多个电容结构，所述多个电容结构中的每一个包括含金属的电容器电极和含掺杂半导体材料的电极中的一者，所述多个电容结构中的每一个进一步包括位于所述含金属的电容器电极下方的共享电容器电极的部分和位于所述含金属的电容器电极和所述含掺杂半导体材料的电极中的所述一者与所述共享电容器电极的部分之间的所述第一绝缘材料的所述中央部分，所述含金属的电容器电极和所述含掺杂半导体材料的电极中的所述一者的高度层级被设置为低于所述半导体层的高度层级；
位于所述含金属的电容器电极和所述含掺杂半导体材料的电极中的所述一者上方并与其接触的第二绝缘材料；以及
多个电极线，其至少部分地位于所述电容结构之上并且具有与所述晶体管元件的栅电极相同的配置。
10.根据权利要求9所述的半导体器件，其中所述含金属的电容器电极和所述含掺杂半导体材料的电极中的所述一者的每一个由所述第二绝缘材料包封，覆盖所述含金属的电容器电极中的相应一个的顶表面的所述第二绝缘材料的部分具有与横向划分所述第一器件区域和所述第二器件区域的沟槽隔离结构的绝缘材料的类型相同的类型。
11.根据权利要求10所述的半导体器件，其中所述半导体层和所述掩埋绝缘层中的一部分横向位于所述含金属的电容器电极和含掺杂半导体材料的电极中的所述一者的两个相邻的包封的电极之间。
12.根据权利要求9所述的半导体器件，进一步包括位于所述第二器件区中并连接到所述共享电容器电极的掺杂半导体材料，其中所述掺杂半导体材料具有与所述晶体管元件的升高的漏极和源极区域中的掺杂半导体材料相同的配置。
13.根据权利要求9所述的半导体器件，进一步包括电连接到所述多个电容结构中的至少一些的开关元件，其中所述开关元件适于能够在所述多个电容结构中的所述至少一些中的至少两个之间实现受控的电连接。
14.根据权利要求9所述的半导体器件，其中所述含金属的电容器电极和含掺杂半导体材料的电极中的所述一者的导电材料分别包括钨和掺杂多晶硅中的一种。
15.根据权利要求9所述的半导体器件，其中所述晶体管元件是位于所述半导体层之中和之上的完全耗尽晶体管。
16.根据权利要求9所述的半导体器件，其中至少部分地位于所述第二器件区域上方的所述多个电极线中的至少一些与所述电容结构电去耦合并被用于所述半导体器件中的信号路由。
17.一种用于形成半导体器件的方法，包括：
在覆盖第一器件区域的同时，在半导体器件的第二器件区域中形成穿过半导体层和掩埋绝缘层并进入到衬底材料中的多个开口；
在所述多个开口中的每一个的侧壁和底面上形成第一绝缘材料，其中，所述第一绝缘材料包括位于所述侧壁上的部分和位于所述底面上的中央部分，所述第一绝缘材料的所述部分的厚度与所述中央部分的厚度相比增加；
在存在所述第一绝缘材料的情况下，通过使用导电材料部分地填充所述开口而在所述多个开口的每一个中形成电容器电极；
在形成所述电容器电极之后，形成沟槽隔离结构以横向划分所述第一器件区域和所述第二器件区域，所述沟槽隔离结构延伸穿过所述半导体层和所述掩埋绝缘层并延伸到所述衬底材料中，其中，所述电容器电极的高度层级被设置为低于所述半导体层的高度层级；以及
在所述电容器电极上方形成与其接触的第二绝缘材料。
18.根据权利要求17所述的方法，进一步包括在所述第二器件区域中形成凹陷以暴露所述衬底材料。
19.根据权利要求17所述的方法，进一步包括以共同的工艺顺序在所述第一器件区域上方形成晶体管元件的栅电极以及在所述第二器件区域上方形成多个电极线。
20.根据权利要求17所述的方法，其中在所述多个开口的每一个中形成所述电容器电极包括形成金属层以便过填充所述开口、执行平坦化工艺以及通过执行蚀刻工艺从所述多个开口去除所述金属层的部分。
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