TW201828420A - 扇出型半導體封裝 - Google Patents

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姜善荷
姜明杉
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Abstract

本揭露是有關於一種半導體封裝，更具體而言，是有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。在所述扇出型半導體封裝中，重佈線層的電路密度即便在有限的區域中亦可增加。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用] 本申請案主張2016年10月10日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0130928號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，與半導體晶片相關技術發展中的重要趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型半導體封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個樣態可提供一種扇出型半導體封裝，其中重佈線層的電路密度即便在有限的區域(area)中亦可增加。
根據本掲露的一個樣態，可提供一種扇出型半導體封裝，其中半導體晶片的連接墊及重佈線層可使用互連構件以特殊的形式彼此連接。
根據本掲露的一個樣態，扇出型半導體封裝可包括半導體晶片、互連構件、包封體及第一連接構件；半導體晶片具有主動面及非主動面，主動面具有連接墊配置於其上，而非主動面相對於主動面；互連構件貼附至半導體晶片的連接墊；包封體包封半導體晶片的非主動面的至少部分；第一連接構件配置於半導體晶片的主動面上。第一連接構件包括經由互連構件而電性連接至半導體晶片的連接墊的重佈線層；第一連接構件的重佈線層包括與互連構件接觸的接墊以及與接墊相連接的佈線；而在互連構件以及重佈線層的接墊之間的接合介面中，互連構件的面積大於重佈線層的接墊的面積。
根據本掲露的另一個樣態，扇出型半導體封裝可包括半導體晶片、包封體、絕緣層、互連構件及重佈線層；半導體晶片具有主動面及非主動面，主動面具有連接墊配置於其上，而非主動面相對於主動面；包封體包封半導體晶片的非主動面的至少部分；絕緣層配置於半導體晶片的主動面上；互連構件與半導體晶片的連接墊接觸並嵌入絕緣層中進而曝露互連構件的一表面；重佈線層配置於絕緣層上且連接至互連構件的所述曝露的表面。重佈線層包括無須使用接墊而與互連構件直接接觸的佈線。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」包涵物理連接及物理斷接的概念。應理解，當以「第一」及「第二」之類的詞語來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」的目的可能僅為將所述元件與其他元件區分開來，並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。 電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置母板1010。母板1010可包括物理連接或電性連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，亦可為如上所述其他電子裝置。 半導體封裝
一般而言，諸多精細的電路整合在半導體晶片中。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸在半導體晶片2220上形成，以重新分佈連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性並可以低成本進行生產。因此，許多安裝於智慧型電話中的元件已以扇入型半導體封裝形式製造。詳言之，已開發出許多安裝於智慧型電話中的元件以實施快速訊號傳遞，並同時具有小尺寸。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有很大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照所述圖式，舉例而言，在扇出型半導體封裝2100中，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142，以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝半導體晶片之外的方向配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無須使用單獨的中介基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至一個面積(area)大於半導體晶片2120的扇出區，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無須使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動裝置。因此，扇出型半導體封裝可實作成較使用印刷電路板（PCB）的一般堆疊式封裝（POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，PCB具有與扇出型半導體封裝不同的規格及目的等，且具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種扇出型半導體封裝，其中重佈線層的電路密度即便在有限的區域(area)中亦可增加。
圖9為說明扇出型半導體封裝的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
圖11A至圖11C為圖9的扇出型半導體封裝中互連構件及第一連接構件的重佈線層之間的連接形式的平面示意圖。
參照所述圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括半導體晶片120、互連構件125、包封體130以及第一連接構件140；半導體晶片120具有其上配置有連接墊122的主動面以及相對於主動面的非主動面；互連構件125 貼附至半導體晶片120的連接墊122；包封體130包封半導體晶片120的非主動面的至少部分；而第一連接構件140配置於半導體晶片120的主動面上。第一連接構件140亦可包括重佈線層142，且重佈線層142經由互連構件125電性連接至半導體晶片120的連接墊122。在此情況下，如圖11A所繪示，第一連接構件140的重佈線層142可包括與互連構件125接觸的接墊142P以及與接墊142P相連的佈線142L1；而在互連構件125及接墊142P之間的接合介面（bonding interface）中，互連構件125的面積可大於接墊142P的面積。同時，當從與半導體晶片120 之主動面垂直的方向觀看時，接墊142P可配置於互連構件125中。或者，如圖11B和圖11C所繪示，第一連接構件140的重佈線層142可包括無須使用單獨接墊而與互連構件125直接接觸的佈線142L2或佈線142L3。同時，當從與半導體晶片120 之主動面垂直的方向觀看時，佈線142L2的末端部分可配置於互連構件125中。或者，當從與半導體晶片120 之主動面垂直的方向觀看時，佈線142L3可橫跨（transverse）互連構件125。
近來已發展出在晶圓狀態時實施封裝的扇出型晶圓級封裝（fan-out wafer level package，FOWLP）產品。藉由在晶圓狀態時使用模製材料形成產品的框架（frame），然後再使用晶圓製程（wafer process）在鄰近於半導體晶片的連接墊的部分上形成電路層，此技術可取代扮演互連角色的中介基板。同時，通常在晶圓級封裝中，為了讓半導體晶片的連接墊和電路層彼此電性連接，會在鄰近於半導體晶片的連接墊的部分上形成感光絕緣層，而感光絕緣層中會形成通孔。以此種方式形成的通孔會與在感光絕緣層上佔據相當大面積的接墊相連，因此，在形成重佈線層的電路等時，要在有限空間中增加電路密度是有所侷限的。此外，通孔是在施加絕緣材料之後的後續製程中形成的，因空隙生成和電鍍不穩定所造成的連接力（connection force）降低問題亦經常發生。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，可引入互連構件125以將半導體晶片120的連接墊122連接至重佈線層142。互連構件125可例如為具有精細尺寸的銅（Cu）柱，而藉由引入互連構件125，連接至絕緣層141上互連構件125的接墊142P可顯著縮小尺寸，或者省略接墊142P。因此，可以最大程度確保其中有電路（例如佈線142L1、142L2及142L3）形成的空間，亦可增加電路密度。此外，互連構件125可在絕緣層141形成前引入，並可將互連構件125嵌入絕緣層141中以使互連構件125具有曝露的表面。因此，重佈線層142和互連構件125之間的連接力可獲得改善，該重佈線層142形成於絕緣層141上並與互連構件125接觸。同時，互連構件125及重佈線層142之間的介面可配置在對應於絕緣層141及重佈線層142之間的介面的水平高度上；而重佈線層142可形成於如上所述的平坦表面上，進而使得連結至互連構件125的接墊142P可顯著縮小尺寸，亦可省略接墊142P。此外，可增加連接力。同時，此處使用的詞語「對應的水平高度」意指相同的水平高度，而此一概念包括水平高度大致相同的例子，亦即，包括水平高度在其間的製程中出現輕微落差的例子，也包括水平高度彼此之間完全相同的例子。這點在以下類似的情況中同樣適用。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如中央處理單元）、圖形處理器（例如圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各式各樣的電路可形成於本體121上。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可例如為鋁（Al）等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等，或氧化物層與氮化物層所構成的雙層。連接墊122的下表面透過鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122下表面的現象。絕緣層（未繪示）等亦可在其他需要的位置中進一步配置。
互連構件125 可為柱狀，且包括已知的導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。舉一個非限制性例子來說明，互連構件125可為銅柱，但不以此為限。互連構件125可嵌入第一連接構件140的絕緣層141中以使互連構件125具有曝露的表面，而互連構件125的曝露的表面可經由如下所述的平坦化製程(planarization process)變平。互連構件125可具有精細的尺寸，舉例而言，直徑為25微米或更小，例如15微米至25微米之間的直徑。
包封體130可保護半導體晶片120。包封體130的包封形式不受特別限制，且形式可為包封體130環繞半導體晶片120的至少部分。舉例而言，包封體130可包封第二連接構件110（描述於下）以及半導體晶片120的非主動面，且可填充貫穿孔110H的孔壁（描述於下）及半導體晶片120的側面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與第一連接構件140之間的至少一部分空間。同時，包封體130可填充貫穿孔110H，因而充當黏合劑，且視特定材料而減少半導體晶片120的彎曲（buckling）情況。
絕緣層130可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（photoimagable dielectric，PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（EMC）等。或者，材料中有熱固性樹脂或熱塑性樹脂浸入於無機填料及/或核心材料，核心材料例如玻璃纖維（或玻璃布，或玻璃纖維布），則該材料亦可用來當絕緣材料使用。
第一連接構件140可經配置以對半導體晶片120的連接墊122進行重新分佈。具有各種功能的數十至數百個連接墊122可藉由第一連接構件140而進行重新分佈，並可視功能而定，經由連接端子170（描述於下）而實體連接或電性連接至外源。第一連接構件140可包括絕緣層141以及配置於絕緣層141上的重佈線層142。在根據例示性實施例的扇出型半導體封裝100A中，第一連接構件140可包括單層，亦可包括多層。當第一連接構件140包括多層時，可引入上述之互連構件等以讓形成於不同層上的重佈線層彼此之間電性相連。
各個絕緣層141的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界可為不明顯。絕緣層141及重佈線層142之間的介面可配置在對應於互連構件125及重佈線層142之間的介面的水平高度上。在此情況下，重佈線層142可形成於平坦表面上，進而使得連結至互連構件125的接墊142P可顯著縮小尺寸，如圖11A所繪示，或亦可省略接墊142P，如圖11B 和圖11C所繪示。
重佈線層142可用於對連接墊122實質上進行重新分佈。各個重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層142可包括接墊等。在互連構件125及接墊142P之間的接合介面(bonding interface)中，互連構件125的面積(area)可能大於接墊142P的面積。或者，第一連接構件140的重佈線層142可包括無須使用單獨接墊而與互連構件125直接接觸的佈線142L2或佈線142L3。同時，當從與半導體晶片120 之主動面垂直的方向觀看時，接墊142P可配置於互連構件125中。或者，當從與半導體晶片120 之主動面垂直的方向觀看時，佈線142L2的末端部分可配置於互連構件125中。或者，當從與半導體晶片120 之主動面垂直的方向觀看時，佈線142L3可橫跨（transverse）互連構件125。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括具有貫穿孔110H的第二連接構件110。第二連接構件110可視特定材料而保持扇出型半導體封裝100A的剛性，且用於確保包封體130的厚度均勻性。經由第二連接構件110，扇出型半導體封裝100A可作為堆疊式封裝（POP）的一部分使用。當第二連接構件110包括重佈線層112a及112b時，第一連接構件140的層數可減少，進而使得扇出型半導體封裝100A可變薄，而因第一連接構件140製程中出現的缺陷而導致的產率問題亦可獲得抑制。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與第二連接構件110以預定距離彼此間隔。半導體晶片120的側面可被第二連接構件110環繞。然而，此形式僅為一舉例說明，並可經各式修改以具有其他形式，而第一連接構件110可依此形式而執行另外的功能。
第二連接構件110可包括絕緣層111、第一重佈線層112a以及第二重佈線層112b；第一重佈線層112a接觸互連構件125且嵌入絕緣層111中；第二重佈線層112b配置於絕緣層111的另一表面上，且此另一表面與嵌有第一重佈線層112a的絕緣層111的表面相對。第一重佈線層112a及第二重佈線層112b可經由通孔113彼此電性相連。由於第一重佈線層112a嵌入絕緣層111中，第一連接構件140的絕緣層141的絕緣距離可為實質上恆常。第一重佈線層112a可經由互連構件125以上述形式連接至第一連接構件140的重佈線層142。第二連接構件110的重佈線層112a及重佈線層112b的厚度可大於第一連接構件140的重佈線層142的厚度。由於第二連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第二連接構件110的規格，可形成具有較大尺寸的重佈線層112a及重佈線層112b。另一方面，考量薄度（thinness）可形成具有相對較小尺寸的第一連接構件140的重佈線層142。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括鈍化層150。鈍化層150可附加地用於保護第一連接構件140免受外部物理或化學損傷。鈍化層150可具有開口151，且開口151曝露第一連接構件140的重佈線層142的至少部分。開口可以數十到數千的數量提供。
鈍化層150的材料沒有特定限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂不包括核心材料但包括填料，例如包括無機填料及環氧樹脂的ABF。當使用包括無機填料以及絕緣樹脂但不包括如ABF等的核心材料的絕緣材料作為鈍化層150的材料時，鈍化層150及樹脂層182（描述於下）可對彼此具有相反的效果（opposite effect），並可控制翹曲的擴散（warpage dispersion），這對於控制翹曲而言可更加有效。當使用包括無機填料以及例如ABF等的絕緣樹脂的絕緣材料作為鈍化層150的材料時，第一連接構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150中所包括的無機填料的重量百分比可大於第一連接構件140的絕緣層141中所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數（CTE），且可用來控制翹曲。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括凸塊下金屬層160。凸塊下金屬層160可另外用以改良連接端子170的連接可靠性，並改良扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可經由鈍化層150的開口151連接至第一連接構件140的重佈線層142。可藉由習知金屬化方法，使用習知導電金屬（例如金屬）以在鈍化層150的開口151中形成凸塊下金屬層160，但不限於此。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括連接端子170。連接端子170可另外用以在外部實體連接或電連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。各個連接端子170可由例如焊料等的導電材料形成。然而，此僅為舉例說明，而各個連接端子170的材料並不特別以此為限。各個連接端子170可為接腳（land）、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數目、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可配置為數十至數千的數量，但不以此為限，且亦可配置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊料球時，連接端子170可包封凸塊下金屬層160的側面，凸塊下金屬層160的側面延伸至鈍化層150的一表面上，而連接可靠性可更加優異。
連接端子170中至少一者可配置於扇出區中。所述扇出區為除配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝無須單獨的板即可安裝於電子裝置上。因此，扇出型封裝可被製造成具有相對較小的厚度，且可具有價格競爭力。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括強化層181。強化層181可改良扇出型半導體封裝100A的剛性。強化層181具有的彈性係數（elastic modulus）可相對大於包封體130的彈性係數，強化層181具有的熱膨脹係數（CTE）可小於包封體130的熱膨脹係數。在此情況下，翹曲抑制之效果可為優異的。強化層181可包括絕緣樹脂、核心材料、填料等。舉例而言，強化層181可由未包封的敷銅層板（copper clad laminate，CCL）、預浸體（prepreg）等形成。當強化層181包括如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料時，強化層181可在具有相對大的彈性係數的情況下實施；而當強化層181包括填料時，藉由調整填料的內容，強化層181可在具有相對小的熱膨脹係數的情況下實施。強化層181 可於c-階段（c-stage）時貼附至包封體130。在此情況下，包封體130和強化層181之間的介面可大致為直線（linearly），但不以此為限。在一些情況下，強化層181可於b-階段（b-stage）時貼附至包封體130，進而使得包封體130和強化層181之間的介面可大致非直線（non-linearly）。同時，填料可為例如二氧化矽（silica）、氧化鋁（alumina）等的無機填料，而絕緣樹脂可為例如環氧樹脂的熱固性樹脂或是例如聚醯亞胺樹脂的熱塑性樹脂。
在根據例示性實施例的扇出型半導體封裝100A中，若有必要，可進一步包括樹脂層182。樹脂層182可配置於強化層181上。樹脂層182可由與包封體130相同或相似的材料形成，舉例而言，包括絕緣樹脂及填料但不包括如ABF等的核心材料的一種絕緣材料。當強化層181包括核心材料等時，在強化層181本身上形成開口183是有困難的，不過，一旦加上樹脂層182，開口183便可容易形成。以此觀點來說，開口183亦可貫穿樹脂層182。絕緣層可為例如環氧樹脂的熱固性樹脂或是例如聚醯亞胺樹脂的熱塑性樹脂。填料可為例如二氧化矽（silica）、氧化鋁（alumina）等的無機填料。
同時，雖然圖式中未繪示，若有必要，貫穿孔110H的孔壁上可進一步配置金屬層。金屬層可用於有效散出半導體晶片120所產生的熱。另外，金屬層亦可用於阻擋電磁波。另外，貫穿孔110H中可進一步配置單獨的被動組件，例如電容器、感應器等。另外，貫穿孔110H中可配置多個半導體晶片120。另外，貫穿孔110H的數目可為多個，而半導體晶片120或被動組件可分別配置於貫穿孔110H中。除了上述的結構外，亦可使用習知技術中已知的結構。
圖12A和圖12B為說明圖9中扇出型半導體封裝製程之實例的示意圖。
參照圖12A，首先可製備第二連接構件110。接著，第二連接構件110可貼附至例如黏著膜等的暫時膜200。接著，半導體晶片120可貼附至貫穿孔110H所曝露的暫時膜200，以面朝下形式從而配置於貫穿孔110H中。接著，可使用包封體130包封半導體晶片120的至少部分。包封體130可以已知的方法形成。舉例而言，包封體130的形成方法可為在暫時膜200上層疊包封體130的前驅物（precursor），接著再使前驅物硬化。或者，包封體130的形成方法可為將預包封體（pre-encapsulant）施加於暫時膜200以包封半導體晶片120，接著再使預包封體硬化。接著，可移除暫時膜200。接著，互連構件125可在移除暫時膜200的區域中形成。互連構件125的形成方法可為黃光通孔製程（litho via process），亦可為將銅柱等貼附至晶圓上的連接墊122區域，但不以此為限。
參照圖12B，接著，可形成絕緣層141。接著，研磨製程可於互連構件125上及絕緣層141上進行，以形成平坦表面。接著，可使用濺鍍（sputtering）等形成晶種層，可使用乾膜光阻（dry film resist，DFR）等形成接墊及/或電路設計，可經由電鍍等填充空洞部分以形成重佈線層142，由此形成第一連接構件140。可經由蝕刻製程等移除乾膜光阻及非必要的晶種層。可使用乾膜光阻於平坦表面上進行曝光（exposure）及顯影（development），以在特定區域中精密地實作出接墊及電路。因此，由於電路密度增加，同區域的設計自由度亦可增加。若有必要，鈍化層150、強化層181及樹脂層182可用習知層疊方法等形成。此外，凸塊下金屬層160可用習知金屬化方法形成。再者，連接端子170可用習知方法形成。
圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照所述圖式，根據本揭露另一例示性實施例，在扇出型半導體封裝100B中，第二連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c；第一重佈線層112a接觸互連構件125且嵌入第一絕緣層111a中；第二重佈線層112b配置於第一絕緣層111a的另一表面上，所述另一表面相對於第一絕緣層111a的有第一重佈線層112a嵌入的一個表面；第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b；第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可電性連接至連接墊122。分別來說，第一重佈線層112a及第二重佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性相連，而第二重佈線層112b及第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性相連。
由於第一重佈線層112a嵌入第一絕緣層111a中，第一連接構件140的絕緣層141的絕緣距離可為實質上恆常，如上所述。由於第二連接構件110可包括大量的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第一連接構件140。因此，因第一連接構件140形成製程中出現的缺陷而導致的良率下降問題可獲得抑制。第一重佈線層112a可凹陷於絕緣層111中，進而使得在第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階。因此，當包封體130形成時，可防止包封體130的材料滲透以致污染第一重佈線層112a的現象。
第二連接構件110的第一重佈線層112a的下表面可配置在高於半導體晶片120的連接墊122的下表面的水平高度上。另外，第一連接構件140的重佈線層142與第二連接構件110的第一重佈線層112a之間的距離可大於第一連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於，第一重佈線層112a可凹陷於第一絕緣層111a中。第二連接構件110的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。第二連接構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第二連接構件110中的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第二連接構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第一連接構件140的重佈線層142的厚度。由於第二連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第二連接構件110的規格，可形成具有較大尺寸的重佈線層112a、重佈線層112b及重佈線層112c。另一方面，考量薄度（thinness），可形成具有相對較小尺寸的第一連接構件140的重佈線層142。
以下將省略關於配置及製造方法與上述重疊的描述。
圖14為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖式，根據本揭露另一例示性實施例，在扇出型半導體封裝100C中，第二連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的相對表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上且覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可電性連接至連接墊122。由於第二連接構件110可包括較大量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第一連接構件140。因此，因第一連接構件140形成製程中出現的缺陷而導致的良率下降問題可獲得抑制。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大量的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可為包括例如核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。類似來說，第一通孔113a的直徑可大於第二通孔113b及第三通孔113c的直徑。
第二連接構件110的第三重佈線層112c的下表面可配置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，第一連接構件140的重佈線層142與第二連接構件110的第三重佈線層112c之間的距離可小於第一連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第一連接構件140。第二連接構件110的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。第二連接構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第二連接構件110中的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第二連接構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第一連接構件140的重佈線層142的厚度。由於第二連接構件110的厚度可等於或大於半導體晶片120的厚度，因此可形成具有較大尺寸的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d。另一方面，考量薄度（thinness），可形成具有相對較小尺寸的第一連接構件140的重佈線層142。
以下將省略關於配置及製造方法與上述重疊的描述。
如上所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，其中重佈線層的電路密度即便在有限的區域(area)中亦可增加。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113‧‧‧通孔
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125‧‧‧互連構件
130‧‧‧包封體
140‧‧‧第一連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
142P‧‧‧接墊
142L1‧‧‧佈線
142L2‧‧‧佈線
142L3‧‧‧佈線
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
181‧‧‧強化層
182‧‧‧樹脂層
183‧‧‧開口
200‧‧‧暫時膜
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線I-I’
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖面示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖； 圖7為說明扇出型半導體封裝的剖面示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖； 圖9為說明扇出型半導體封裝的實例的剖面示意圖； 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖； 圖11A至圖11C為圖9的扇出型半導體封裝中互連構件及第一連接構件的重佈線層之間的連接形式的平面示意圖； 圖12A和圖12B為說明圖9中扇出型半導體封裝製程之實例的示意圖； 圖13是說明扇出型半導體封裝的另一實例的剖面示意圖；以及 圖14為說明扇出型半導體封裝的另一實例的剖面示意圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 具有主動面及非主動面的半導體晶片，所述主動面具有連接墊配置於其上，而所述非主動面相對於所述主動面； 互連構件，貼附至所述半導體晶片的所述連接墊； 包封體，包封所述半導體晶片的所述非主動面的至少部分；以及 第一連接構件，配置於所述半導體晶片的所述主動面上， 其中所述第一連接構件包括經由所述互連構件而電性連接至所述半導體晶片的所述連接墊的重佈線層， 所述第一連接構件的所述重佈線層包括與所述互連構件接觸的接墊以及與所述接墊相連接的佈線，以及 在所述互連構件以及所述重佈線層的所述接墊之間的接合介面中，所述互連構件的面積大於所述重佈線層的所述接墊的面積。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中當從與所述半導體晶片的所述主動面垂直的方向觀看時，所述重佈線層的所述接墊配置於所述互連構件中。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述互連構件包括銅柱。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件進一步包括配置於所述半導體晶片的所述主動面上的絕緣層，所述互連構件嵌入所述絕緣層中以使所述互連構件具有曝露的表面，且所述重佈線層配置於所述絕緣層上以連接至所述互連構件的所述曝露的表面，且 所述重佈線層與所述互連構件之間的介面以及所述重佈線層與所述絕緣層之間的介面配置在對應的水平高度上。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括具有貫穿孔的第二連接構件， 其中所述半導體晶片配置於所述貫穿孔中。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第二連接構件包括第一絕緣層、第一重佈線層及第二重佈線層，所述第一重佈線連接於所述互連構件且嵌入所述第一絕緣層中，所述第二重佈線層配置於所述第一絕緣層的另一表面上，所述另一表面相對於所述第一絕緣層的有所述第一重佈線層嵌入的一個表面，且 所述第一重佈線層與所述第二重佈線層電性連接至所述半導體晶片的所述連接墊。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第二連接構件更包括配置於所述第一絕緣層上且覆蓋所述第二重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層，且 所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二重佈線層配置在所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  9. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一連接構件的所述重佈線層與所述第一重佈線層之間的距離可大於所述第一連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  10. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第二連接構件包括第一絕緣層、分別配置於所述第一絕緣層的相對表面上的第一重佈線層及第二重佈線層、配置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層，且 所述第一重佈線層、所述第二重佈線層及所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二連接構件更包括配置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層，且 所述第四重佈線層電性連接至所述半導體晶片的所述連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一重佈線層配置在所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  14. 一種扇出型半導體封裝，包括： 具有主動面及非主動面的半導體晶片，所述主動面具有連接墊配置於其上，而所述非主動面相對於所述主動面； 包封體，包封所述半導體晶片的所述非主動面的至少部分； 絕緣層，配置於所述半導體晶片的所述主動面上； 互連構件，與所述半導體晶片的所述連接墊接觸並嵌入所述絕緣層中進而曝露所述互連構件的一表面；以及 重佈線層，配置於所述絕緣層上且連接至所述互連構件的所述曝露的表面， 其中所述重佈線層包括無須使用接墊而與所述互連構件直接接觸的佈線。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中當從與所述半導體晶片的所述主動面垂直的方向觀看時，所述佈線的末端部分配置於所述互連構件中。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中當從與所述半導體晶片的所述主動面垂直的方向觀看時，所述佈線橫跨所述互連構件。
  17. 一種製造扇出型半導體封裝的方法，包括： 以包封體包封第二連接構件以及配置於所述第二連接構件的貫穿孔中的半導體晶片； 至少在所述半導體晶片的連接墊上形成多個互連構件； 形成絕緣層，覆蓋所述第二連接構件的表面以及所述半導體晶片的表面； 研磨所述多個互連構件以及所述絕緣層以形成平坦表面；且 在所述平坦表面上形成第一連接構件，所述第一連接構件包括經由所述多個互連構件而電性連接至所述半導體晶片的所述連接墊的重佈線層。
  18. 如申請專利範圍第17項所述的製造扇出型半導體封裝的方法，其中所述第一連接構件的絕緣層及所述第一連接構件的所述重佈線層接觸所述多個互連構件的至少一者。
  19. 如申請專利範圍第17項所述的製造扇出型半導體封裝的方法，其中在形成覆蓋所述第二連接構件的所述表面以及所述半導體晶片的所述表面的所述絕緣層之前，形成所述多個互連構件。
  20. 如申請專利範圍第17項所述的製造扇出型半導體封裝的方法，進一步包括： 在研磨所述多個連接構件及所述絕緣層之後且在形成所述第一連接構件之前，在所述平坦表面上形成晶種層。
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