TW201826415A - 封裝基板及其製法 - Google Patents

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Abstract

一種封裝基板之製法，係先以電鍍方式形成線路層於一第一承載件上，再形成一具有複數第一開孔之第一絕緣保護層於該第一承載件上，接著，移除該第一承載件，之後形成一具有複數第二開孔之第二絕緣保護層於該第一絕緣保護層與該線路層上，俾藉由電鍍方式形成該線路層，以得到較小的線寬/線距。

Description

封裝基板及其製法
本發明係有關一種封裝基板之製法，尤指一種單層線路之封裝基板及其製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態，而針對不同之封裝結構，亦發展出各種封裝用之封裝基板，以供接置半導體晶片，其中，為滿足半導體封裝件薄型化的封裝需求，遂而研發出一種無核心(coreless)之封裝基板之技術。
第1圖係為習知半導體封裝件3之剖視示意圖，該半導體封裝件3之製法係將半導體元件30藉由黏著層33結合於一具有第一線路層11及第二線路層12之封裝基板1上，再以複數銲線31電性連接該半導體元件30與該第一線路層11，之後以封裝材32包覆該些銲線31與該半導體元件30。
再者，該封裝基板1之製法係先提供一金屬板，再以多次蝕刻方式形成該第一線路層11及第二線路層12，並以防銲層10包覆該第一線路層11及第二線路層12。
惟，於習知該封裝基板之製法中，須經過多次蝕刻製程以形成所需的線路層，然而受限於蝕刻製程之能力，致使該線路層之線寬/線距之細化程度有限，因而難以降低該線路層的厚度，進而難以降低該封裝基板之厚度，故在該封裝基板之厚度難以降低的情況下，半導體封裝件之整體厚度亦難以降低。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板之製法，係包括：以電鍍方式形成線路層於一第一承載件上，其中，該線路層具有相對之第一表面與第二表面，並以該第二表面結合該第一承載件；形成一具有複數第一開孔之第一絕緣保護層於該第一承載件上，以令該線路層之第一表面外露於該第一開孔，其中，該第一絕緣保護層具有相對之第一側與第二側，並以該第二側結合該第一承載件；移除該第一承載件，以外露該線路層之第二表面與該第一絕緣保護層之第二側；以及形成一具有複數第二開孔之第二絕緣保護層於該第一絕緣保護層之第二側與該線路層之第二表面上，以令該線路層之第二表面外露於該些第二開孔。
本發明復提供一種封裝基板，係包括：第一絕緣保護層，係具有相對之第一側及第二側；線路層，係設於該第一絕緣保護層中且具有相對之第一表面及第二表面，其 中，該線路層之第一表面與該第一絕緣保護層之第一側間形成有段差，該線路層之第二表面與該第一絕緣保護層之第二側齊平，且第一絕緣保護層形成有複數第一開孔以外露出該線路層之第一表面；以及第二絕緣保護層，係設於該第一絕緣保護層之第二側與該線路層之第二表面上，且第二絕緣保護層形成有複數第二開孔以外露出該線路層之第二表面。
前述之封裝基板與製法中，該線路層之線寬係為35um以下。
前述之製法中，該線路層之製程係包括：於該第一承載件上形成阻層，且該阻層形成有複數開口區，以令該第一承載件之部分表面外露於該些開口區；以電鍍方式形成該線路層於該些開口區中；以及移除該阻層。
前述之封裝基板與製法中，該線路層之第一表面係具有複數銲墊，令該些銲墊外露於該些第一開孔。
前述之封裝基板與製法中，該線路層之第二表面係具有複數電性接觸墊，令該些電性接觸墊外露於該些第二開孔。
前述之封裝基板與製法中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度係等於該第二絕緣保護層的厚度。
前述之封裝基板與製法中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度、該線路層之厚度與該第二絕緣保護層的厚度係均等。
前述之封裝基板與製法中，該第一絕緣保護層係為防銲層，且該第二絕緣保護層係為防銲層。
前述之製法中，復包括於移除該第一承載件之前，設置一第二承載件於該第一絕緣保護層之第一側與該線路層之第一表面上。例如，該線路層之第一表面與該第二承載件之間具有間隙，且該第一絕緣保護層之第一側與該第二承載件係直接相接觸。
另外，前述之封裝基板與製法中，復包括形成表面處理層於該些第二開孔中之該線路層之第二表面上。
由上可知，本發明之封裝基板及其製法，係以電鍍方式形成該線路層，因而可得到較小的線寬/線距(如線寬35um以下及/或線距35um以下)，故本發明有利於該封裝基板之薄型化，並使該封裝基板有較佳的佈線能力。
1,2‧‧‧封裝基板
11‧‧‧第一線路層
12‧‧‧第二線路層
200‧‧‧銲墊
201‧‧‧電性接觸墊
10‧‧‧防銲層
20‧‧‧線路層
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧第一絕緣保護層
21a‧‧‧第一側
21b‧‧‧第二側
210‧‧‧第一開孔
22‧‧‧第二絕緣保護層
220‧‧‧第二開孔
23‧‧‧表面處理層
3‧‧‧半導體封裝件
30‧‧‧半導體元件
31‧‧‧銲線
32‧‧‧封裝材
33‧‧‧黏著層
4‧‧‧承載件
7‧‧‧阻層
70‧‧‧開口區
8‧‧‧第一承載件
80‧‧‧金屬層
9‧‧‧第二承載件
t‧‧‧段差
r,h,d‧‧‧厚度
第1圖係為習知半導體封裝件之剖視示意圖；以及第2A至2G圖係為本發明之封裝基板之製法之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2G圖，係為本發明之單層線路之封裝基板2之製法之剖視示意圖。
如第2A至2C圖所示，係於一表面具有金屬層80之第一承載件8上以電鍍方式形成一線路層20。
例如，先於該第一承載件8之金屬層80上形成一如光阻之阻層7，該阻層7經曝光顯影製程後形成有複數開口區70，以外露該金屬層80之部分表面，再於該些開口區70中電鍍如銅之金屬材以形成該線路層20，之後移除該阻層7。
於本實施例中，該第一承載件8係為銅箔基板，即該金屬層80係為銅箔且佈設於該第一承載件8之相對兩側上，且該線路層20可同時形成於承載板8相對兩側之金屬層80上或僅形成於單側之金屬層80上。
再者，該線路層20之線寬及/或線距係為35um以下，且該線路層20係具有相對之第一表面20a與第二表面20b，並以其第二表面20b係結合該金屬層80。
如第2D圖所示，形成一第一絕緣保護層21於該第一承載件8之金屬層80上，且該第一絕緣保護層21形成有複數第一開孔210，使該線路層20之第一表面20a外露於該第一開孔210，俾供作為銲墊200。
於本實施例中，該第一絕緣保護層21係為防銲層，且其具有相對之第一側21a及第二側21b，並以該第二側21b結合該金屬層80。
如第2E圖所示，設置一第二承載件9於該第一絕緣保護層21之第一側21a與該線路層20之第一表面20a上，以遮蓋該線路層20之第一表面20a。接著，移除該第一承載件8，以外露該線路層20之第二表面20b與該第一絕緣保護層21之第二側21b。另外，移除該第一承載件8更包括移除該金屬層80以外露該線路層20之第二表面20b，且使該線路層20之第二表面20b與第一絕緣保護層21之第二側21b齊平。
於本實施例中，該線路層20之第一表面20a與該第二承載件9之間具有間隙，且該第一絕緣保護層21之第一側21a與該第二承載件9係直接相接觸，亦即該線路層20之第一表面20a與該第一絕緣保護層21之第一側21a形成有段差t，另該線路層20之第二表面20b與該第一絕緣保護層21之第二側21b齊平。
如第2F圖所示，形成一第二絕緣保護層22於該第一絕緣保護層21與該線路層20之第二表面20b上，且該第二絕緣保護層22形成有複數第二開孔220，以令該些線路 層20之第二表面20b外露於該些第二開孔220，俾供作為電性接觸墊201。
於本實施例中，該第二絕緣保護層22係為防銲層。
再者，該第一絕緣保護層21之第一側21a相對該線路層20之第一表面20a的厚度r係等於該第二絕緣保護層22的厚度h(即r=h)。或者，該第一絕緣保護層21之第一側21a相對該線路層20之第一表面20a的厚度r、該線路層20之厚度d與該第二絕緣保護層22的厚度h係均等(即r=h=d)。
如第2G圖所示，復可形成一表面處理層23於該些第二開孔220中之線路層20之第二表面20b(即電性接觸墊201)上。
於本實施例中，形成該表面處理層23之材料係包含電鍍鎳/金、化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)或有機保焊劑(Organic Solderability Preservative，簡稱OSP)。
另外，於後續製程中，可移除該第二承載件9。
透過前述製法，本發明復揭示一種封裝基板2，該封裝基板2係包括一第一絕緣保護層21、設於該第一絕緣保護層21中之線路層20以及設於該第一絕緣保護層21上之第二絕緣保護層22。
該第一絕緣保護層21具有相對之第一側21a及第二側21b。
該線路層20係設於該第一絕緣保護層21中且具有相 對之第一表面20a及第二表面20b，其中，第一絕緣保護層21形成有複數第一開孔210以外露出該線路層20之第一表面20a，該線路層20之第一表面20a與該第一絕緣保護層21之第一側21a間形成有段差t，且該線路層20之第二表面20b與該第一絕緣保護層21之第二側21b齊平。
該第二絕緣保護層22係設於該第一絕緣保護層21之第二側21b與該線路層20之第二表面20b上，且形成有複數第二開孔220以外露出該線路層20之第二表面20b。
綜上所述，本發明之封裝基板2及其製法，主要藉由電鍍形成該線路層20，因而能得到較小的線寬/線距(如線寬35um以下及/或線距35um以下)，以利於該封裝基板2之薄型化，且使該封裝基板2有較佳的佈線能力。
再者，相較於習知技術之蝕刻製程，本發明之電鍍製程因可減少曝光、顯影等製程之次數而可節省成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (19)

  1. 一種封裝基板之製法，係包括：以電鍍方式形成線路層於一第一承載件上，其中，該線路層具有相對之第一表面與第二表面，並以該第二表面結合該第一承載件；形成一具有複數第一開孔之第一絕緣保護層於該第一承載件上，以令該線路層之第一表面外露於該第一開孔，其中，該第一絕緣保護層具有相對之第一側與第二側，並以該第二側結合該第一承載件；移除該第一承載件，以外露該線路層之第二表面與該第一絕緣保護層之第二側；以及形成一具有複數第二開孔之第二絕緣保護層於該第一絕緣保護層之第二側與該線路層之第二表面上，且令該線路層之第二表面外露於該第二開孔。
  2. 如申請專利範圍第1項所述之封裝基板之製法，其中，該線路層之線寬及/或線距係為35um以下。
  3. 如申請專利範圍第1項所述之封裝基板之製法，其中，該線路層之製程係包括：於該第一承載件上形成阻層，且該阻層形成有複數開口區，以令該第一承載件之部分表面外露於該些開口區；以電鍍方式形成該線路層於該些開口區中；以及移除該阻層。
  4. 如申請專利範圍第1項所述之封裝基板之製法，其中， 該線路層之第一表面係具有複數銲墊，且令該銲墊外露於該第一開孔。
  5. 如申請專利範圍第1項所述之封裝基板之製法，其中，該線路層之第二表面係具有複數電性接觸墊，且令該電性接觸墊外露於該第二開孔。
  6. 如申請專利範圍第1項所述之封裝基板之製法，其中，該線路層之第二表面與該第一絕緣保護層之第二側齊平。
  7. 如申請專利範圍第1項所述之封裝基板之製法，其中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度係等於該第二絕緣保護層的厚度。
  8. 如申請專利範圍第1項所述之封裝基板之製法，其中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度、該線路層的厚度與該第二絕緣保護層的厚度係均等。
  9. 如申請專利範圍第1項所述之封裝基板之製法，復包括於移除該第一承載件之前，設置一第二承載件於該第一絕緣保護層之第一側與該線路層之第一表面上。
  10. 如申請專利範圍第9項所述之封裝基板之製法，其中，該線路層之第一表面與該第二承載件之間具有間隙。
  11. 如申請專利範圍第9項所述之封裝基板之製法，其中，該第一絕緣保護層之第一側與該第二承載件係直接相接觸。
  12. 如申請專利範圍第1項所述之封裝基板之製法，復包括 形成表面處理層於該些第二開孔中之該線路層之第二表面上。
  13. 一種封裝基板，係包括：第一絕緣保護層，係具有相對之第一側及第二側；線路層，係設於該第一絕緣保護層中且具有相對之第一表面及第二表面，其中，該線路層之第一表面與該第一絕緣保護層之第一側間形成有段差，該線路層之第二表面與該第一絕緣保護層之第二側齊平，且第一絕緣保護層形成有複數第一開孔以外露出該線路層之第一表面；以及第二絕緣保護層，係設於該第一絕緣保護層之第二側與該線路層之第二表面上，且第二絕緣保護層形成有複數第二開孔以外露出該線路層之第二表面。
  14. 如申請專利範圍第13項所述之封裝基板，其中，該線路層之線寬及/或線距係為35um以下。
  15. 如申請專利範圍第13項所述之封裝基板，其中，該線路層之第一表面係具有複數銲墊，且令該銲墊外露於該第一開孔。
  16. 如申請專利範圍第13項所述之封裝基板，其中，該線路層之第二表面係具有複數電性接觸墊，且令該電性接觸墊外露於該第二開孔。
  17. 如申請專利範圍第13項所述之封裝基板，其中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度係等於該第二絕緣保護層的厚度。
  18. 如申請專利範圍第13項所述之封裝基板，其中，該第一絕緣保護層之第一側相對該線路層之第一表面的厚度、該線路層的厚度與該第二絕緣保護層的厚度係均等。
  19. 如申請專利範圍第13項所述之封裝基板，復包括表面處理層，係形成於該第二開孔中之該線路層之第二表面上。
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI337058B (en) * 2007-02-16 2011-02-01 Unimicron Technology Corp Circuit board process
TWI496258B (zh) * 2010-10-26 2015-08-11 Unimicron Technology Corp 封裝基板之製法
TWI419278B (zh) * 2010-10-26 2013-12-11 Unimicron Technology Corp 封裝基板及其製法
TWI487444B (zh) * 2013-05-07 2015-06-01 Unimicron Technology Corp 承載基板及其製作方法
TWI525769B (zh) * 2013-11-27 2016-03-11 矽品精密工業股份有限公司 封裝基板及其製法
TWI557865B (zh) * 2014-01-29 2016-11-11 矽品精密工業股份有限公司 堆疊組及其製法與基板結構
TWI548043B (zh) * 2014-11-17 2016-09-01 矽品精密工業股份有限公司 封裝結構及其製法
TWI624011B (zh) * 2015-06-29 2018-05-11 矽品精密工業股份有限公司 封裝結構及其製法

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