TW201820596A - 半導體裝置之製造方法、基板處理裝置及程式 - Google Patents

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島本聰
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Abstract

本發明課題在於提供：即便於三維構造的快閃記憶體，仍可形成良好特性的半導體裝置。
為達成上述課題，本發明係提供將：在基板上形成絕緣膜的絕緣膜形成步驟；在上述絕緣膜上形成犧牲膜的犧牲膜形成步驟；以及依降低上述犧牲膜與上述絕緣膜之膜應力差的方式，進行改質的改質步驟，設為一個組合，重複施行複數次，而形成由上述絕緣膜與上述犧牲膜積層之積層構造的技術。

Description

半導體裝置之製造方法、基板處理裝置及程式
本發明係關於半導體裝置之製造方法、基板處理裝置及程式。
近年半導體裝置有高積體化的傾向。實現此傾向的方法之一有提案將電極等呈三維式排列的三維構造。此種半導體裝置係例如專利文獻1所揭示。
在快閃記憶體的三維構造形成過程中，必須將絕緣膜與犧牲膜呈交錯積層。但是，因為絕緣膜與犧牲膜的熱膨脹率差異等理由，會對矽晶圓施加應力，導致在形成過程中會有造成積層膜遭破壞的可能性。
此種現象會有牽連至半導體裝置特性降低的可能性。
緣是，本發明之目的在於提供：即便於三維構造的快閃記憶體，仍可形成良好特性半導體裝置的技術。
[專利文獻1]日本專利特開2015-50466
為解決上述課題，本發明提供：將在基板上形成絕緣膜的絕緣膜形成步驟、在上述絕緣膜上形成犧牲膜的犧牲膜形成步驟、以及依降低上述犧牲膜與上述絕緣膜之膜應力差的方式，進行改質的改質步驟，設為一個組合，重複施行複數次，而形成由上述絕緣膜與上述犧牲膜積層的積層構造之技術。
根據本發明的技術，可提供即便於三維構造的快閃記憶體，仍可形成良好特性半導體裝置的技術。
12‧‧‧電極
100‧‧‧晶圓(基板)
101‧‧‧共同源極線
102、105‧‧‧絕緣膜
103‧‧‧犧牲膜
104‧‧‧改質犧牲膜
106‧‧‧洞
107‧‧‧保護膜
108‧‧‧閘極間絕緣膜-電荷捕捉膜-通道絕緣膜的積層膜
109‧‧‧通道多晶矽膜
110‧‧‧填充絕緣膜
111‧‧‧空隙
112‧‧‧導電膜
113‧‧‧改質絕緣膜
114‧‧‧絕緣膜
200‧‧‧基板處理裝置
202‧‧‧處理容器(處理室)
202a‧‧‧上部容器
202b‧‧‧下部容器
203‧‧‧閘閥
204‧‧‧基板搬入搬出口
205‧‧‧處理空間
206‧‧‧搬送空間
207‧‧‧升降銷
208‧‧‧隔間板
210‧‧‧基板支撐部
211‧‧‧基板載置面
212‧‧‧基板載置台
213‧‧‧加熱器
214、231a、234a‧‧‧貫通孔
215‧‧‧偏壓電極
217‧‧‧軸
218‧‧‧升降部
219‧‧‧蛇腹管
220‧‧‧溫度控制部
230‧‧‧噴淋頭
231‧‧‧蓋
232‧‧‧緩衝空間
233‧‧‧支撐塊
233a‧‧‧凸緣
234‧‧‧分散板
242‧‧‧共通氣體供應管
243‧‧‧第一氣體供應系統
243a‧‧‧第一氣體供應管
243b‧‧‧第一氣體源
243c、244c、245c、246c‧‧‧質量流量控制器(MFC)
243d、244d、245d、246d、267‧‧‧閥
244‧‧‧第二氣體供應系統
244a‧‧‧第二氣體供應管
244b‧‧‧第二氣體源
244e、245e、246e‧‧‧遠端電漿單元
245‧‧‧第三氣體供應系統
245a‧‧‧第三氣體供應管
245b‧‧‧第三氣體源
246‧‧‧改質氣體供應系統
246a‧‧‧改質氣體供應管
246b‧‧‧改質氣體源
262‧‧‧排氣管
266‧‧‧APC
269‧‧‧DP
270‧‧‧上位裝置
280‧‧‧控制器
280a‧‧‧演算部(CPU)
280b‧‧‧暫存記憶部
280c‧‧‧記憶部
280d‧‧‧I/O埠
280e‧‧‧傳接收指示部
281‧‧‧輸出入裝置
282‧‧‧外部記憶裝置
283‧‧‧接收部
圖1係說明第一實施形態之半導體裝置之製造流程的說明圖。
圖2係說明第一實施形態之晶圓處理狀態的說明圖。
圖3係說明第一實施形態之晶圓處理狀態的說明圖。
圖4係說明第一實施形態之晶圓處理狀態的說明圖。
圖5係說明第一實施形態之晶圓處理狀態的說明圖。
圖6(a)及(b)係說明第一實施形態之晶圓處理狀態的說明圖。
圖7係說明第一實施形態之晶圓處理狀態的說明圖。
圖8係說明第一實施形態之晶圓處理狀態的說明圖。
圖9係說明第一實施形態之晶圓處理狀態的說明圖。
圖10係說明第一實施形態之基板處理裝置的說明圖。
圖11係說明第一實施形態之基板處理裝置的說明圖。
圖12係說明第二實施形態之半導體裝置之製造流程的說明圖。
圖13係說明第二實施形態之晶圓處理狀態的說明圖。
圖14係說明第二實施形態之晶圓處理狀態的說明圖。
圖15係說明第二實施形態之晶圓處理狀態的說明圖。
圖16(a)及(b)係說明第二實施形態之晶圓處理狀態的說明圖。
圖17係說明第二實施形態之晶圓處理狀態的說明圖。
圖18係說明第二實施形態之晶圓處理狀態的說明圖。
圖19係說明比較例之晶圓處理狀態的說明圖。
(第一實施形態)
以下，針對本發明之第一實施形態進行說明。
使用圖1，針對半導體裝置之製造步驟的一步驟進行說明。該步驟係形成三維式構成電極的三維構造半導體裝置。該半導體裝置係如圖9所記載，在晶圓100上由絕緣膜102與電極112呈交錯積層的積層構造。
以下針對具體的流程進行說明。
(S102)
針對第一絕緣膜形成步驟S102，使用圖2進行說明。圖2所示係在半導體晶圓100上形成絕緣膜102的說明圖。晶圓100形成有共同源極線(CSL、Common Source Line)101。絕緣膜102亦稱「第 一絕緣膜」。
於此在晶圓100上形成絕緣膜102。絕緣膜102係由氧化矽(SiO)膜構成。SiO膜係將晶圓100加熱至既定溫度，同時將以矽成分為主成分的含矽氣體、及以氧成分為主成分的含氧氣體，供應於晶圓100上而形成。另外，含矽氣體係如後述含有例如氯等雜質。此處將本步驟所使用含矽氣體與含氧氣體統籌稱為「第一絕緣膜形成氣體」。另外，第一絕緣膜形成氣體亦簡稱為「絕緣膜形成氣體」。
(S104)
針對犧牲膜形成步驟S104，使用圖3進行說明。圖3所示係在絕緣膜102上形成犧牲膜103。犧牲膜103係利用後述的犧牲膜除去步驟S116而被除去，對絕緣膜102具有蝕刻選擇性。所謂「具有蝕刻選擇性」係表示曝曬於蝕刻液時，犧牲膜會被蝕刻，而絕緣膜則不會被蝕刻的性質。
犧牲膜103係由例如氮化矽(SiN)膜構成。SiN膜係將晶圓100加熱至既定溫度，同時將以矽成分為主成分的含矽氣體、及以氮成分為主成分的含氮氣體，供應於晶圓100上而形成。另外，含矽氣體係如後述含有例如氯等雜質。容後詳述。另外，依照形成機制不同，晶圓100的加熱溫度會有不同於絕緣膜形成步驟S102的情況。此處，將本步驟所使用之含矽氣體與含氮氣體統籌稱為「犧牲膜形成氣體」。
(S106)
針對犧牲膜改質步驟S106使用圖4進行說明。犧牲膜改質步驟亦簡稱為「改質步驟」。104係犧牲膜103經改質過的改質犧牲膜。此處所謂「改質」係指使犧牲膜103之膜應力接近絕緣膜102之膜應力的改質。
以下，針對施行改質的理由，使用屬於比較例的圖19進行說明。圖19所示係犧牲膜103未經改質的情況。即，在未施行本步驟情況下，將絕緣膜102與犧牲膜103交錯積層。絕緣膜102係構成從下方起依序為絕緣膜102(1)、絕緣膜102(2)、…、絕緣膜102(8)。又，犧牲膜103係構成從下方起依序為犧牲膜103(1)、犧牲膜103(2)、…、犧牲膜103(8)。如前述，在形成絕緣膜102之際，將晶圓100加熱至既定溫度，同時將含矽氣體與含氧氣體供應於晶圓100上而形成。又，形成犧牲膜103之際，將晶圓100加熱至不同於絕緣膜102的既定溫度，同時將含矽氣體與含氮氣體供應於晶圓100上而形成。
但是，一般已知SiO膜的壓縮應力較高，而SiN膜的拉伸應力較高。即，SiO膜與SiN膜係相關膜應力具有相反的特性。該等應力的性質在膜被加熱時較為明顯。
圖19中，由SiO膜構成的絕緣膜102之形成、與由SiN膜構成的犧牲膜103之形成係重複形成，但其中一部分的膜係在絕緣膜102與犧牲膜103同時存在狀態下，對晶圓100施行加熱處理。所 以，絕緣膜102與犧性膜103間的應力差趨於明顯，會有例如絕緣膜102與犧牲膜103之間發生膜脫落等，且導致半導體裝置遭破壞、良率降低的可能性。
例如形成犧牲膜103(5)時，將晶圓100加熱至形成SiN膜的溫度。此時，從較犧牲膜103(5)更靠下方設置的絕緣膜102(1)起至絕緣膜102(5)的壓縮應力提高，從犧牲膜103(1)起至犧牲膜103(4)的拉伸應力提高。所以，絕緣膜102與犧牲膜103之間發生應力差。該應力差會有導致半導體裝置遭破壞的可能性。
為降低此種應力差，本步驟中將犧牲膜103予以改質而形成改質犧牲膜104，使犧牲膜103的膜應力接近於絕緣膜102的膜應力。改質方法的詳細內容且容後述。
(S108)
在此判斷上述絕緣膜形成步驟S102至犧牲膜改質步驟S106的組合，是否已實施既定次數。即，判斷圖5的絕緣膜102與改質犧牲膜104之組合，是否已積層既定數。本實施形態中，例如設為8層，交錯形成8層絕緣膜102(絕緣膜102(1)至絕緣膜102(8))及8層改質犧牲膜104(改質犧牲膜104(1)至改質犧牲膜104(8))。另外，改質犧牲膜104構成從下方起依序為改質犧牲膜104(1)、改質犧牲膜104(2)、…、改質犧牲膜104(8)。
若判斷尚未實施既定次數，便選擇「NO」，並移往第一絕緣膜 形成步驟S102。若判斷已實施既定次數(即，判斷已形成既定層數)，便選擇「YES」，且移往第二絕緣膜形成步驟S110。
(S110)
此處形成圖5所記載的絕緣膜105。絕緣膜105係依照與絕緣膜102同樣的方法形成，形成於改質犧牲膜104上。
(S112)
使用圖6進行說明。圖6(a)所示係從與圖5同樣地從側面觀看的圖，圖6(b)所示係圖6(a)的構成從上方觀看的圖。另外，圖6(b)中的α-α'切剖圖係相當於圖6(a)。
此處，針對絕緣膜102、105與改質犧牲膜104的積層構造，形成洞106。如圖6(a)所記載，洞106係形成露出CSL101狀態。洞106係如圖6(b)所記載，複數設置於絕緣膜105的面內。
(S114)
接著，針對洞填充步驟S114使用圖7進行說明。此處，利用電荷捕捉膜108等填充由S112所形成洞106內側的步驟。在洞106內從外周側起依序形成保護膜107、閘極間絕緣膜-電荷捕捉膜-通道絕緣膜的積層膜108、通道多晶矽膜109、填充絕緣膜110。各膜係構成筒狀。
例如保護膜107係由SiO、金屬氧化膜構成，而閘極間絕緣膜- 電荷捕捉膜-通道絕緣膜的積層膜108係由SiO-SiN-SiO膜構成。為避免除去改質犧牲膜104之際造成積層膜108遭受損傷，便在洞106的內壁表面上設置保護膜107而保護之。
(S116)
接著，使用圖8，針對犧牲膜除去步驟S116進行說明。犧牲膜除去步驟S116係利用濕式蝕刻除去經改質過的改質犧牲膜104。經除去的結果，在改質犧牲膜104所形成位置處形成空隙111。此處，構成從下方起依序形成空隙111(1)、空隙111(2)、…、空隙111(8)。
(S118)
接著，使用圖9，針對導電膜形成步驟S118進行說明。導電膜形成步驟S118係在空隙111中形成將成為電極的導電膜112。導電膜係由例如鎢等構成。此處，導電膜112係從下方起依序由導電膜112(1)、導電膜112(2)、…、導電膜112(8)構成。
接著，針對第一絕緣膜形成步驟S102、犧牲膜形成步驟S104所使用基板處理裝置200及形成方法進行說明。相關基板處理裝置200，使用圖10進行說明。
(基板處理裝置) (處理容器)
如圖例所示，基板處理裝置200係具備有處理容器(容器)202。容器202係構成例如橫切面呈圓形的扁平密閉容器。又，容器202 係由例如鋁(Al)、不銹鋼(SUS)等金屬材料構成。在容器202內形成：對矽晶圓等晶圓100施行處理的處理空間205，以及將晶圓100搬送至處理空間205時供晶圓100通過用的搬送空間206。容器202係由上部容器202a與下部容器202b構成。在上部容器202a與下部容器202b之間設有隔間板208。
在下部容器202b的側面設有鄰接閘閥203的基板搬入搬出口204，晶圓100係經由基板搬入搬出口204，在與未圖示之搬送室之間移動。在下部容器202b的底部設有複數升降銷207。
在處理空間205中配設有支撐著晶圓100的基板支撐部210。基板支撐部210主要係設有：載置晶圓100的基板載置面211、表面設有基板載置面211的基板載置台212、以及在基板載置台212內所設置當作加熱源用的加熱器213與偏壓電極215。在基板載置台212上，於升降銷207相對應位置處，分別設有供升降銷207貫通用的貫通孔214。加熱器213連接於未圖示的加熱器控制部，依照控制器280的指示加熱至所需溫度。偏壓電極215連接於未圖示的偏壓電極控制部，依照控制器的指示，調整晶圓100中的電漿吸入量。
基板載置台212係由軸217支撐著。軸217貫通處理容器202的底部，更在處理容器202的外部連接於升降部218。
升降部218主要係設有：支撐著軸217的支撐軸、以及使支撐 軸升降或旋轉的動作部。動作部係例如設有：為實現升降而含有馬達的升降機構、以及為使支撐軸旋轉的齒輪等旋轉機構。
藉由使升降部218產生動作而使軸217與基板載置台212進行升降，基板載置台212便可使載置面211上所載置的晶圓100進行升降。另外，軸217下端部的周圍被蛇腹管219包覆，藉此使處理空間205內保持氣密。
基板載置台212在晶圓100搬送時，會使基板載置面211下降至基板搬入搬出口204的相對向位置處，當施行晶圓100處理時，便如圖10所示，使晶圓100上升至處理空間205內的處理位置。
在處理空間205的上部(上游側)設有當作氣體分散機構用的噴淋頭230。在噴淋頭230的蓋231中設有貫通孔231a。貫通孔231a係連通於後述氣體供應管242。
噴淋頭230係具備有當作供使氣體分散用之分散機構的分散板234。該分散板234的上游側係緩衝空間232，下游側係處理空間205。在分散板234中設置複數貫通孔234a。分散板234係配置呈與基板載置面211相對向狀態。分散板234係構成例如圓盤狀。貫通孔234a係橫跨分散板234全面設置。
上部容器202a設有凸緣，在凸緣上載置支撐塊233並固定。支撐塊233設有凸緣233a，在凸緣233a上載置分散板234並固定。 又，蓋231被固定於支撐塊233的上面。
(供應部)
依與在噴淋頭230的蓋231上所設置氣體導入孔231a相連通方式，使蓋231連接於共通氣體供應管242。共通氣體供應管242連接於第一氣體供應管243a、第二氣體供應管244a、第三氣體供應管245a、改質氣體供應管246a。
(第一氣體供應系統)
第一氣體供應管243a從上游方向起依序設有：第一氣體源243b、屬於流量控制器(流量控制部)的質量流量控制器(MFC)243c、及屬於開關閥的閥243d。
第一氣體源243b係含有第一元素的第一氣體(亦稱「含第一元素氣體」。)源。含第一元素氣體係原料氣體(即處理氣體之一)。此處第一元素係矽(Si)。即，含第一元素氣體係含矽氣體。具體而言，含矽氣體係使用二氯矽烷(Cl2H2Si。亦稱「DCS」)、或六氯二矽烷(Si2Cl6。亦稱「HCDS」)氣體。
主要係由第一氣體供應管243a、質量流量控制器243c、及閥243d，構成第一氣體供應系統243(亦稱「含矽氣體供應系統」)。
(第二氣體供應系統)
第二氣體供應管244a從上游方向起依序設有：第二氣體源 244b、屬於流量控制器(流量控制部)的質量流量控制器(MFC)244c、及屬於開關閥的閥244d。
第二氣體源244b係含有第二元素的第二氣體(以下亦稱「含第二元素氣體」)源。含第二元素氣體係處理氣體之一。另外，含第二元素氣體亦可考慮當作反應氣體。
於此，含第二元素氣體係含有不同於第一元素的第二元素。第二元素係例如氧(O)、氮(N)、碳(C)中之任一者。本實施形態中，含第二元素氣體係設為例如含氮氣體。具體而言，含氮氣體係使用氨(NH3)氣體。
當針對晶圓100利用電漿狀態第二氣體施行處理時，亦可在第二氣體供應管中設置當作電漿生成部用的遠端電漿單元244e。
主要係由第二氣體供應管244a、質量流量控制器244c、及閥244d，構成第二氣體供應系統244(亦稱「反應氣體供應系統」)。第二氣體供應系統244亦可含有遠端電漿單元244e。
(第三氣體供應系統)
第三氣體供應管245a從上游方向起依序設有：第三氣體源245b、屬於流量控制器(流量控制部)的質量流量控制器(MFC)245c、及屬於開關閥的閥245d。在基板處理步驟中，將第三氣體形成電漿狀態時，亦可在第三氣體供應管245a中設置當作電 漿生成部用的遠端電漿單元245e。
第三氣體源245b係惰性氣體源。惰性氣體係例如氮(N2)氣體。
主要係由第三氣體供應管245a、質量流量控制器245c、及閥245d，構成第三氣體供應系統245。
從惰性氣體源245b供應的惰性氣體在基板處理步驟中，具有將容器202、噴淋頭230內滯留的氣體予以迫淨的迫淨氣體作用。
(改質氣體供應系統)
改質氣體供應管246a從上游方向起依序設有：改質氣體源246b、屬於流量控制器(流量控制部)的質量流量控制器(MFC)246c、及屬於開關閥的閥246d。當在基板處理步驟中將改質氣體形成電漿狀態時，亦可在改質氣體供應管246a中設置當作電漿生成部用的遠端電漿單元246e。
改質氣體源246b係改質氣體源。改質氣體係例如氬(Ar)等分子尺寸較大的氣體。
主要係由改質氣體供應管246a、質量流量控制器246c、及閥246d，構成改質氣體供應系統246。
從改質氣體源246b供應的改質氣體係在基板處理步驟中，將 氮化矽膜、氧化矽膜中之任一者、或者雙方予以改質的氣體。
(排氣系統)
針對將容器202的環境予以排氣的排氣系統進行說明。容器202依連通於處理空間205的方式，連接於排氣管262。排氣管262設置於處理空間205的側邊。在排氣管262中設有將處理空間205內控制成既定壓力之屬於壓力控制器的APC(AutoPressure Controller，壓力自動控制器)266。APC266設有能調整開啟度的閥體(未圖示)，配合來自控制器280的指示，調整排氣管262的電導。又，排氣管262在靠APC266上游側設有閥267。將排氣管262、閥267、及APC266統籌稱為「排氣系統」。
又，設有DP(Dry Pump。乾式泵)269。如圖示，DP269係經由排氣管262將處理空間205內的環境氣體予以排氣。
(控制器)
基板處理裝置200係具有控制著基板處理裝置200各部位動作的控制器280。控制器280係如圖11所記載，至少設有：演算部(CPU)280a、暫存記憶部280b、記憶部280c、I/O埠280d。
控制器280係經由I/O埠280d連接於基板處理裝置200的各構造，配合上位裝置270或使用者的指示，從記憶部280c中呼叫出程式、配方，再配合該內容針對各構造的動作進行控制。傳接收控制係由例如演算部280a內的傳接收指示部280e執行。另外，控制器280亦可構成專用電腦，亦可構成通用電腦。例如準備儲存有 上述程式的外部記憶裝置(例如：磁帶、軟碟或硬碟等磁碟；CD或DVD等光碟；MO等光磁碟；USB記憶體(USB Flash Drive)或記憶卡等半導體記憶體)282，藉由使用外部記憶裝置282將程式安裝於通用電腦中，便可構成本實施形態的控制器280。
再者，將程式提供給電腦的手段不僅侷限於經由外部記憶裝置282提供的情況。例如亦可使用網際網路、專用線路等通訊手段，亦可經由接收部283從上位裝置270接收資訊，構成在未經由外部記憶裝置282狀態下提供程式。又，亦可使用鍵盤、觸控板等輸出入裝置281，對控制器280進行指示。
另外，記憶部280c或外部記憶裝置282係由電腦可讀取的記錄媒體構成。以下，亦將該等統籌簡稱為「記錄媒體」。另外，本說明書中當使用「記錄媒體」一詞時，係有僅含記憶部280c單體的情況、僅含外部記憶裝置282單體的情況、或者雙方均含有的情況。
接著，針對圖1的犧牲膜形成步驟S104、犧牲膜改質步驟S106之詳細內容進行說明。
(犧牲膜形成步驟S104)
以下，針對第一處理氣體係使用HCDS氣體、第二處理氣體係使用氨(NH3)氣體，形成犧牲膜103的例子進行說明。犧牲膜係由氮化矽膜(SiN膜)構成。
若將已形成絕緣膜102的晶圓100搬入至處理室202內，便關閉閘閥203將處理室202內予以密閉。然後，藉由使基板載置台212上升，而在基板載置台212上所設置的基板載置面211上載置晶圓100，藉由使基板載置台212更進一步上升，便使在晶圓100上升至前述處理空間205內的處理位置(基板處理位置)。
將晶圓100載置於基板載置台212上之時，對基板載置台212內部所埋設的加熱器213供應電力，將晶圓100的表面控制成既定溫度。晶圓100的溫度係例如室溫以上且800℃以下、較佳係室溫以上且700℃以下。此時，加熱器213的溫度係根據由未圖示溫度感測器所檢測到的溫度資訊，由控制器280擷取控制值，再藉由利用溫度控制部220控制對加熱器213的通電程度而進行調整。
若晶圓100維持於既定溫度，便從第一氣體供應系統243將HCDS氣體供應給處理空間205，同時從第二氣體供應系統244供應NH3氣體。此時，NH3氣體利用遠端電漿單元244e呈電漿狀態。
在處理空間205中存在有：已熱分解的HCDS氣體、及電漿狀態的NH3氣體。即，在處理空間205中，Si、氯(Cl)、氮(N)、氫(H)等各成分係依混合狀態存在。其中，主要藉由Si與氮的鍵結，如圖3所記載，在晶圓100上形成由SiN膜所構成的犧牲膜103。若已形成所需膜厚的犧牲膜103，便調整朝處理空間205的HCDS氣體供應、NH3氣體供應，同時從處理空間205進行HCDS氣體、NH3氣體的排氣。施行排氣時，從第三氣體供應系統供應N2氣體，將 殘留氣體予以迫淨。
但是，如前述，因為除SiN膜主成分的Si與N之外，在處理空間205內尚亦同時存在屬於雜質之氯(Cl)、氫(H)等各成分，因而在形成SiN膜的過程中，會導致Si與Cl或H相鍵結、或者與Si鍵結的N再與Cl或H相鍵結。該等會進入SiN膜中。經發明者深入鑽研的結果，發現與雜質的鍵結成為拉伸應力之一肇因。
如前述，犧牲膜103的拉伸應力牽連到與絕緣膜102間之應力差。所以，本實施形態中，依使犧牲膜103的拉伸應力接近絕緣膜102的膜應力之方式，利用犧牲膜改質步驟S106施行改質處理。
(犧牲膜改質步驟S106)
接著，針對犧牲膜改質步驟S106的細節進行說明。此處，改質氣體係使用氬(Ar)氣體。若處理空間205中殘留的HCDS氣體、NH3氣體已被排氣，便從改質氣體供應系統246供應電漿狀態的Ar氣體。在供應Ar氣體的期間內，使偏壓電極215運轉，俾使犧牲膜103接近Ar氣體電漿的離子成分。
如前述，在犧牲膜103中存在有：Si與Cl鍵結的Si-Cl鍵、Si與H鍵結的Si-H鍵、Si-N與Cl鍵結的Si-NCl鍵、Si-N與H鍵結的Si-NH鍵。Ar電漿的離子成分碰撞犧牲膜103，而切斷各鍵結，便如圖4所示將犧牲膜予以改質。本實施形態中，將被改質的犧牲膜103稱為「改質犧牲膜104」。依此，藉由切斷與雜質間之鍵結， 便可降低屬於犧牲膜103之膜應力的拉伸應力。
但是，於本步驟中不僅是與雜質的鍵結，就連Si-N鍵亦有被切斷的可能性。假設被切斷，則會發生膜密度降低等，判斷會導致膜質惡化。然而，如圖8所記載，因為犧牲膜103會利用後續的犧牲膜除去步驟S116被除去，因而即便膜質惡化亦不會有問題。
依此，藉由將犧牲膜103改質為犧牲膜103之拉伸應力經降低的改質犧牲膜104，即便如圖5至圖7所示，由絕緣膜102與改質犧牲膜104呈交錯積層，仍可抑制因應力差等造成半導體裝置遭破壞或良率降低。
另外，本實施形態中，犧牲膜103之形成、與將犧牲膜103改質為改質犧牲膜104的步驟，係在單一的容器202內實施，惟並不僅侷限於此。例如亦可準備各步驟對應的各自容器，使晶圓在容器間移動而施行處理。此情況，例如因為不需要環境排氣等步驟間的處理條件調整，或設置離子植入裝置等專用設備，故而能提升生產性。另一方面，當如同本實施形態般利用相同容器施行處理時，因為不需要隨移動進行閘閥開閉，故而能抑制因此動作而造成之微塵產生。
(第二實施形態)
接著針對第二實施形態進行說明。
第二實施形態主要係下述之處不同於第一實施形態。第一相異 處在於所改質的膜不同。第二相異處在於沒有設計犧牲膜改質步驟S106，取而代之改為設計絕緣膜改質步驟S202、絕緣膜修復步驟S204。
以下使用圖12至圖18，就與第一實施形態的差異處為中心說明具體例。又，相關與第一實施形態同樣的內容均省略說明。
(S102)
第一絕緣膜形成步驟S102係與第一實施形態同樣，如圖2所記載，在晶圓100上形成絕緣膜102。此時，亦可利用圖10所記載的裝置形成絕緣膜102。此情況，針對第二氣體，在第一實施形態中係以含氮氣體(NH3氣體)為例進行說明，但第二實施形態則取而代之改為使用含氧氣體(O2氣體)。又，針對第一氣體，在第一實施形態中的含矽氣體係以HCDS氣體為例進行說明，但第二實施形態係置換為TEOS(正矽酸四乙酯、Si(OC2H5)4)氣體)。
形成絕緣膜102時，從第一氣體供應系統供應TEOS氣體，同時從第二氣體供應系統供應電漿狀O2氣體。若已形成所需膜厚的絕緣膜102，便停止朝處理空間205內的TEOS氣體供應、O2氣體供應，並從處理空間205中將殘留的TEOS氣體、O2氣體施行排氣。
(S202)
針對絕緣膜改質步驟S202使用圖13進行說明。在此將絕緣膜102施行改質而形成改質絕緣膜113。此處所謂「改質」係指使絕 緣膜102的膜應力，接近犧牲膜103之膜應力的改質。藉由施行此種改質，便如同第一實施形態，在形成積層膜的過程中與改質絕緣膜113間亦不會發生膜應力差。詳細容後述。
(S106至S108)
施行與第一實施形態同樣的處理，如圖14所示在改質絕緣膜113上形成犧牲膜103，更如圖15所記載形成由改質絕緣膜113與犧牲膜103交錯積層的積層膜。此處，改質絕緣膜113構成從下方起依序為改質絕緣膜113(1)、改質絕緣膜113(2)、…、改質絕緣膜113(8)。
(S110至S114)
施行與第一實施形態同樣的處理，形成絕緣膜105。然後再形成洞106，在洞106內從外周側起依序形成保護膜107、閘極間絕緣膜-電荷捕捉膜-通道絕緣膜的積層膜108、通道多晶矽膜109、填充絕緣膜110，而形成如圖15所示構造。
(S116)
接著，依照與第一實施形態同樣地施行犧牲膜除去步驟S116。在犧牲膜除去步驟中，利用濕式蝕刻除去犧牲膜103。經除去的結果，如圖16(a)所記載，在犧牲膜103所形成位置處形成空隙111。
(S204)
接著，針對絕緣膜修復步驟S204進行說明。此處所謂「絕緣 膜」係指改質絕緣膜113。故，絕緣膜修復步驟204亦稱為「改質絕緣膜修復步驟」。依如後述由改質步驟S202所形成的改質絕緣膜113會有濕式蝕刻耐性降低的問題。
所以，當利用犧牲膜除去步驟S116除去犧牲膜103時，改質絕緣膜113的表面亦會遭蝕刻，會有導致改質絕緣膜113的表面粗糙、或改質絕緣膜113的蝕刻量出現變動之可能性。圖16(b)所示係圖16(a)其中一部分的放大圖，前述表面粗糙、蝕刻量變動的說明圖。
若改質絕緣膜113的表面粗糙、蝕刻量出現變動，如圖16(b)所記載，改質絕緣膜113間的高度會發生變動、凹凸。改質絕緣膜的高度變動係指水平方向的高度變動，例如改質絕緣膜113(4)與改質絕緣膜113(5)間之距離h1、h2的變動。或者，垂直方向有出現變動，例如改質絕緣膜113(4)與改質絕緣膜113(4)的距離h1、以及改質絕緣膜113(3)與改質絕緣膜113(4)的距離h3之變動。
當依如圖16(b)所示狀態嘗試形成導電膜112的情況，會有水平方向或垂直方向上出現導電膜112高度不同的可能性。例如導電膜112(4)的高度在水平方向上出現不同的情況。或者，有導電膜112(3)與導電膜112(4)的高度出現不同的情況。若高度不同則會造成導電膜的電阻值不同，故而會有引發特性變動的問題。
再者，當蝕刻的寬深比較大，如圖16(b)所記載般在改質絕緣 膜113上形成凹凸時，在導電膜112上亦會形成對應於改質絕緣膜113形狀的凹凸形狀。因為導電膜112的凸部(例如形成β的導電膜)電場較集中，因而會有較凹部容易引發特性變動的問題。
此處，於本實施形態中，施行改質絕緣膜113表面修復的絕緣膜修復步驟S204。施行絕緣膜修復步驟S204而修復改質絕緣膜113表面。例如圖17所記載，在改質絕緣膜113表面上形成與改質絕絕緣膜113同樣組成的絕緣膜114。依此修復改質絕緣膜113的粗糙而減少凹凸，依抑制前述水平方向中的高度變動、垂直方向中的高度變動方式進行修復。另外，相關絕緣膜114的形成方法，容後再述。
再者，此處重新形成絕緣膜114，但只要能抑制改質絕緣膜113的表面粗糙、蝕刻量變動便可，亦可施行絕緣膜成分的氧成分之擴散等改質。
(S118)
接著，針對導電膜形成步驟S118進行說明。導電膜形成步驟S118中，如圖18所記載，在空隙111中形成將成為電極的導電膜112。導電膜係由例如鎢等構成。
接著，針對第一絕緣膜形成步驟S102、絕緣膜改質步驟S202、及絕緣膜修復步驟S204的詳細內容進行說明。
(S102)
以下，針對第一處理氣體係使用TEOS氣體、第二處理氣體係使用氧(O2)氣體，形成絕緣膜102的例子進行說明。絕緣膜係由氧化矽膜(SiO膜)構成。
若將晶圓100搬入處理室202內，便關閉閘閥203而將處理室202內予以密閉。然後，依照與第一實施形態同樣地使晶圓100上升至處理空間205內的處理位置(基板處理位置)。
當將晶圓100載置於基板載置台212上之際，對基板載置台212內部埋藏的加熱器213供應電力，依晶圓100表面成為既定溫度的方式進行控制。晶圓100的溫度係例如室溫以上且800℃以下、較佳係室溫以上且700℃以下。此時，加熱器213的溫度係根據由溫度感測器所檢測到的溫度資訊，由控制器280擷取控制值，藉由利用溫度控制部220控制對加熱器213的通電程度而進行調整。
若晶圓100維持既定溫度，便從第一氣體供應系統243將TEOS氣體供應給處理空間205，同時從第二氣體供應系統244供應O2氣體。此時，O2氣體係利用遠端電漿單元244e形成電漿狀態。
在處理空間205中存在有已熱分解的TEOS氣體與電漿狀態之O2氣體。即，在處理空間205中，Si、氧(O)、氫(H)、碳(C)的各成分係依混合狀態存在。其中，主要藉由Si與氧相鍵結，而如圖2所記載，在晶圓100上形成由氧化矽膜構成的絕緣膜102。若已形 成所需膜厚的絕緣膜102，便停止朝處理空間205的TEOS氣體供應、O2氣體供應，同時從處理空間205中進行TEOS氣體、O2氣體的排氣。
(絕緣膜改質步驟S202)
本步驟中，改質氣體係使用氬(Ar)氣體。但是，如前述因為除氧化矽膜主成分的Si與O之外，同時亦會存在雜質的氫(H)、碳(C)各成分，因而在形成氧化矽膜的過程中，會造成Si與C或O鍵結，或者與Si鍵結的O再與C或H鍵結。該等會存在於氧化矽膜中。根據發明者進行深入鑽研，結果發現與雜質的鍵結成為壓縮應力肇因之一。
如前述，犧牲膜103的拉伸應力牽連於與絕緣膜102間之應力差。此處，本實施形態中依絕緣膜102的壓縮應力接近犧牲膜103的膜應力方式，由絕緣膜改質步驟S202施行改質處理。
接著，針對絕緣膜改質步驟S202的詳細內容進行說明。若將處理空間205中殘留的TEOS氣體、O2氣體予以排氣，便從改質氣體供應系統246供應電漿狀態Ar氣體。在供應Ar氣體的期間內，使偏壓電極215運轉，俾使犧牲膜103接近Ar氣體電漿的離子成分。
如前述，在絕緣膜102中存在有Si與C鍵結的Si-C鍵、Si與H鍵結的Si-H鍵、Si-O與C鍵結的Si-OC鍵、Si-O與H鍵結的 Si-OH鍵。Ar電漿的離子成分碰撞絕緣膜102，切斷各鍵結，而如圖13所示而改質犧牲膜。本實施形態中，將經改質的絕緣膜102稱為「改質絕緣膜113」。依此，藉由切斷與雜質的鍵結，便降低屬於犧牲膜103之膜應力的壓縮應力。
(S204)
接著，針對絕緣膜修復步驟S204進行說明。
在絕緣膜改質步驟S202中，不僅是與雜質的鍵結，就連Si-O鍵亦有切斷的可能性。假設被切斷，膜密度會降低等，判斷將導致濕式蝕刻耐性降低。所以，如前述般，在犧牲膜除去步驟S116中，改質絕緣膜113會遭蝕刻。
所以，在本步驟中，修復遭蝕刻的改質絕緣膜113。以下針對具體的方法進行說明。此處，針對使用圖10所記載裝置的修復方法為例進行說明。
針對第一處理氣體係使用TEOS氣體、第二處理氣體係使用氧(O2)氣體，而形成絕緣膜114的例子進行說明。絕緣膜114係與絕緣膜102同樣地均由氧化矽膜(SiO膜)構成。
若將經犧牲膜除去步驟S116施行處理過的晶圓100搬入於處理室202內，便關閉閘閥203而將處理室202內予以密閉。然後，依照與第一實施形態同樣地，使晶圓100上升至處理空間205內的處理位置(基板處理位置)。
在將晶圓100載置於基板載置台212上時，對基板載置台212內部埋藏的加熱器213供應電力，依晶圓100表面成為既定溫度的方式進行控制。晶圓100的溫度係例如室溫以上且800℃以下、較佳係室溫以上且700℃以下。此時，加熱器213的溫度係根據由溫度感測器所檢測到的溫度資訊，由控制器280擷取控制值，再藉由利用溫度控制部220控制對加熱器213的通電程度而進行調整。
若晶圓100維持既定溫度，便從第一氣體供應系統243將TEOS氣體供應給處理空間205。經熱分解的TEOS氣體中，矽成分附著於改質絕緣膜113上，而形成含矽膜。經所需時間後，將TEOS氣體從處理空間205內排氣。此時，未附著於改質絕緣膜113上的H等雜質成分會被排氣。然後將O2氣體供應給處理空間205。O2氣體會與含矽膜產生反應，而形成由SiO構成的膜。進而，會與含矽膜中的C或H產生反應，而生成CO2或H2O，並成為氣體。經所需時間後，將O2氣體、CO2、H2O從處理空間205中排氣。將以上從TEOS氣體供應起至O2氣體排氣設為一個循環並重複施行，而積層SiO膜，使之成為所需厚度的SiO膜，形成絕緣膜114。依此修復改質絕緣膜113的凹凸。藉由施行修復，便可修復改質絕緣膜113的表面粗糙或蝕刻量變動。
另外，上述實施形態中調整絕緣膜或犧牲膜任一者的膜應力，惟並不僅侷限於此，例如亦可對雙方的膜應力均進行調整。
再者，上述實施形態中，針對含矽氣體係使用HCDS或TEOS，含氧氣體係使用O2，含氮氣體係使用NH3的例子進行說明，惟並不僅侷限於此。在能獲得同樣效果之前提下，當然均可適當取代。
再者，雖對第一實施形態中的絕緣膜之形成係使用不同於犧牲膜形成裝置的其他裝置形成之例子進行說明，惟並不僅侷限於此，例如亦可使用相同裝置形成。此情況，因為第一絕緣膜形成步驟、犧牲膜形成步驟，與該等改質步驟可在單一容器實施，因而可抑制絕緣膜與犧牲膜間混入雜質，所以能明顯提升半導體裝置的特性。
再者，本實施形態中，改質係利用電漿狀態的Ar實施，惟並不僅侷限於此，例如亦可另外準備離子植入裝置，將由其所生成的離子植入犧牲膜中，而切斷與雜質間之鍵結。此情況，不限於Ar，最好使用例如鍺(Ge)等不會對膜特性有直接影響的離子尺寸較大之成分。
再者，本實施形態中，針對因絕緣膜與犧牲膜的熱膨脹率差，而導致半導體裝置遭破壞的例子進行說明，惟並不僅侷限於此。例如在形成圖6所記載之洞106之際，因絕緣膜或犧牲膜的膜應力問題，會有導致半導體裝置遭破壞的可能性。然而，如上述實施形態般，藉由降低絕緣膜的膜應力、或者降低犧牲膜的膜應力，便可防止洞106形成之際出現半導體裝置遭破壞之情形。

Claims (17)

  1. 一種半導體裝置之製造方法，係將下述步驟設為一個組合：在基板上形成絕緣膜的絕緣膜形成步驟；在上述絕緣膜上形成犧牲膜的犧牲膜形成步驟；以及依降低上述犧牲膜與上述絕緣膜之膜應力差的方式，進行改質的改質步驟；重複施行該組合複數次，而形成由上述絕緣膜與上述犧牲膜積層的積層構造。
  2. 如請求項1之半導體裝置之製造方法，其中，在上述犧牲膜形成步驟中，使用至少含有矽成分與雜質的含矽氣體、與含有氮成分的含氮氣體，形成上述犧牲膜；在上述改質步驟中，依將上述犧牲膜中的上述氮成分與上述雜質的鍵結、或者上述矽成分與上述雜質的鍵結予以切斷，而降低上述犧牲膜拉伸應力之方式施行改質。
  3. 如請求項2之半導體裝置之製造方法，其中，上述改質步驟係在從上述犧牲膜形成步驟結束起至上述絕緣膜形成步驟開始為止的期間內實施。
  4. 如請求項3之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  5. 如請求項2之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；以及 在上述空隙中形成導電膜的導電膜形成步驟。
  6. 如請求項1之半導體裝置之製造方法，其中，上述改質步驟係在從上述犧牲膜形成步驟結束起至上述絕緣膜形成步驟開始為止的期間內實施。
  7. 如請求項6之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  8. 如請求項1之半導體裝置之製造方法，其中，在上述絕緣膜形成步驟中，使用至少含有矽成分與雜質的含矽氣體、與含有氧成分的含氧氣體，形成上述絕緣膜；在上述改質步驟中，依將上述絕緣膜中的上述氧成分與上述雜質的鍵結、或者上述矽成分與上述雜質的鍵結予以切斷，而降低上述絕緣膜拉伸應力之方式施行改質。
  9. 如請求項1之半導體裝置之製造方法，其中，上述改質步驟係在從上述絕緣膜形成步驟結束起至上述犧牲膜形成步驟開始為止的期間內實施。
  10. 如請求項9之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；在形成上述空隙之後，修復上述絕緣膜的絕緣膜修復步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  11. 如請求項8之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有： 除去上述犧牲膜而形成空隙的犧牲膜除去步驟；在形成上述空隙之後，修復上述絕緣膜的絕緣膜修復步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  12. 如請求項1之半導體裝置之製造方法，其中，上述改質步驟係在從上述絕緣膜形成步驟結束起至上述犧牲膜形成步驟開始為止的期間內實施。
  13. 如請求項12之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；在形成上述空隙之後，修復上述絕緣膜的絕緣膜修復步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  14. 如請求項1之半導體裝置之製造方法，其中，在形成上述積層構造之後，具有：除去上述犧牲膜而形成空隙的犧牲膜除去步驟；在形成上述空隙之後，修復上述絕緣膜的絕緣膜修復步驟；以及在上述空隙中形成導電膜的導電膜形成步驟。
  15. 一種半導體裝置之製造方法，係包括有：將表面已形成有絕緣膜的基板，載置於在處理空間內所配設基板載置部上的步驟；在上述絕緣膜上，使用至少含有矽成分與雜質的含矽氣體、與至少含有氧成分的含氧氣體形成犧牲膜的犧牲膜形成步驟；以及依降低上述犧牲膜與上述絕緣膜之膜應力差的方式，進行改質的改質步驟。
  16. 一種基板處理裝置，係具有： 基板載置部，其係配設於處理空間內，並載置基板；氣體供應部，其係朝上述處理空間內供應氣體；以及控制部，其係將下述處理設為一個組合：從上述氣體供應部供應絕緣膜形成氣體，而在上述基板上形成絕緣膜的處理；從上述氣體供應部供應犧牲膜形成氣體，而在上述絕緣膜上形成犧牲膜的處理；以及從上述氣體供應部供應改質氣體，並依降低上述犧牲膜與上述絕緣膜之膜應力差的方式施行改質的改質處理；控制成重複施行該組合複數次，形成由上述絕緣膜與上述犧牲膜積層的積層構造。
  17. 一種程式，係利用電腦使基板處理裝置實行下述順序：在基板上形成絕緣膜的順序；在上述絕緣膜上形成犧牲膜的順序；依降低上述犧牲膜與上述絕緣膜之膜應力差的方式，進行改質的順序；以及將上述順序設為一個組合並重複施行複數次，而形成上述第一絕緣膜與上述犧牲膜之積層膜的順序。
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KR102505902B1 (ko) 2017-08-04 2023-03-06 마이크로머티어리얼즈 엘엘씨 개선된 금속 콘택 랜딩 구조
JP6863940B2 (ja) * 2018-09-26 2021-04-21 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP7461396B2 (ja) 2022-03-24 2024-04-03 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1265276B1 (en) * 2000-03-13 2011-06-22 Tadahiro Ohmi Method for forming dielectric film
JP4903374B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4415984B2 (ja) * 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
JP5106933B2 (ja) * 2007-07-04 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置
JP5374749B2 (ja) * 2008-02-08 2013-12-25 東京エレクトロン株式会社 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP5841222B2 (ja) * 2010-04-12 2016-01-13 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
KR101660262B1 (ko) * 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
KR101209003B1 (ko) * 2010-10-14 2012-12-06 주식회사 유진테크 3차원 구조의 메모리 소자를 제조하는 방법 및 장치
KR101855324B1 (ko) * 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application
JP6032988B2 (ja) * 2012-07-25 2016-11-30 株式会社フジクラ 計算方法、計算装置、プログラム、及び記録媒体
US8614126B1 (en) * 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
KR20140028548A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 소자의 제조방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP6013313B2 (ja) * 2013-03-21 2016-10-25 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置
US8895415B1 (en) * 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
US9524981B2 (en) * 2015-05-04 2016-12-20 Sandisk Technologies Llc Three dimensional memory device with hybrid source electrode for wafer warpage reduction
KR102264675B1 (ko) * 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
KR102437416B1 (ko) * 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US9660076B2 (en) * 2015-09-03 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10147736B2 (en) * 2015-09-03 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9716098B2 (en) * 2015-09-04 2017-07-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

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